Report

TRƯỜNG ĐẠI HỌC BÁCH KHOA
ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH
BÀI TIỂU LUẬN
MÔN HỌC : THIẾT KẾ VI MẠCH NÂNG CAO
GVHD: PGS.TS HOÀNG TRANG
Sinh viên thực hiện:
Nguyễn Thành Đạt 2012939
TP.HCM 5/2023
MỤC LỤC
NỘI DUNG.....................................................................................................................1
1 Thí nghiệm 1: Mạch số cơ bản................................................................................1
1.1 Lý thuyết các mạch cơ bản................................................................................1
1.1.1 Cổng NAND...............................................................................................1
1.1.2 Cổng NOR..................................................................................................2
1.1.3 Cổng AND..................................................................................................3
1.1.4 Cổng OR.....................................................................................................3
1.1.5 Cổng XOR..................................................................................................4
1.2 Thiết kế sơ đồ mạch...........................................................................................5
1.2.1 Cổng NAND...............................................................................................5
1.2.2 Cổng NOR................................................................................................10
1.2.3 Cổng AND................................................................................................14
1.2.4 Cổng OR...................................................................................................18
1.2.5 Cổng XOR................................................................................................22
1.3 Thực hiện thiết kế layout.................................................................................26
1.3.1 Cổng NAND.............................................................................................26
1.3.2 Cổng NOR................................................................................................28
1.3.3 Cổng AND................................................................................................30
1.3.4 Cổng OR...................................................................................................32
1.3.5 Cổng XOR................................................................................................34
2 Thí nghiệm 2: Mạch số nâng cao..........................................................................37
2.1 Lý thuyết các mạch cơ bản..............................................................................37
2.2 Thiết kế sơ đồ mạch.........................................................................................38
2.3 Thiết kế layout.................................................................................................43

2.3.1 Cách 1: định lý Eule..................................................................................43
2.3.2 Cách 2: vẽ layout từ những mạch có sẵn..................................................44
3 Thí nghiệm 3: Mạch tương tự cơ bản....................................................................46
3.1 Lý thuyết về mạch khuếch đại đơn tầng..........................................................46
3.1.1 Mạch khuếch đại cực nguồn chung (Common Source – CS)...................46
3.1.2 Mạch khuếch đại cực máng chung (Common Drain – CD).....................47
3.1.3 Mạch khuếch đại cực cổng chung (Common Gate – CG)........................48
3.2.1 Mạch khuếch đại cực nguồn chung...........................................................48
3.2.2 Mạch khuếch đại cực máng chung............................................................52
3.2.3 Mạch khuếch đại cực cổng chung.............................................................56
3.3 Thực hiện thiết kế layout.................................................................................60
3.3.1 Mạch khuếch đại cực nguồn chung...........................................................60
3.3.2 Mạch khuếch đại cực máng chung............................................................62
3.3.3 Mạch khuếch đại cực cổng chung.............................................................65
4 Thí nghiệm 4: Mạch tương tự nâng cao................................................................68
4.1 Lý thuyết về mạch khuếch đại vi sai................................................................68
4.3 Thiết kế layout.................................................................................................74
KẾT LUẬN...................................................................................................................78
DANH MỤC HÌNH ẢNH
Hình 1. Schematic cổng NAND......................................................................................1

Hình 2. Ký hiệu cổng NAND..........................................................................................1
Hình 3. Schematic cổng NOR.........................................................................................2
Hình 4. Kí hiệu cổng NOR..............................................................................................2
Hình 5. Schematic cổng AND.........................................................................................3
Hình 6. Kí hiệu cổng AND..............................................................................................3
Hình 7. Schematic cổng OR............................................................................................4
Hình 8. Ký hiệu cổng OR................................................................................................4
Hình 9. Schematic cổng XOR.........................................................................................5
Hình 10. Ký hiệu cổng XOR...........................................................................................5
Hình 11. Schematic cổng NAND....................................................................................6
Hình 12. Đo DC cổng NAND.........................................................................................6
Hình 13. Đo DC cổng NAND.........................................................................................7
Hình 14. Sự thay đổi hoạt động của MOS theo Vin.........................................................7
Hình 15. Các trạng thái hoạt động của NMOS và PMOS...............................................7
Hình 16. Thông số testbench...........................................................................................8
Hình 17. Dạng sóng thu đuợc của cổng NAND..............................................................8
Hình 18. Schematic cổng NAND trường hợp 2..............................................................9
Hình 19. Đo DC cổng NAND với VA = 0V....................................................................9
Hình 20. Đo DC cổng NAND với VA = 2V..................................................................10
Hình 21. Dạng sóng thu được khi mô phỏng transient..................................................10
Hình 22. Schematic cổng NOR trường hợp 1...............................................................11
Hình 23. Đo DC cổng NOR với VA = 0V......................................................................11
Hình 24. Đo DC cổng NOR với VA = 5V.....................................................................12
Hình 25. Dạng sóng thu được khi mô phỏng transient cổng NOR...............................12
Hình 26. Schematic cổng NOR trường hợp 2...............................................................13
Hình 28. Dạng sóng thu được khi mô phỏng transient cổng NOR...............................14
Hình 29. Schematic cổng AND trường hợp 1...............................................................15
Hình 30. Đo DC cổng AND với VA = 0V.....................................................................15
Hình 32. Dạng sóng thu được khi mô phỏng transient cổng AND...............................16
Hình 33. Schematic cổng AND trường hợp 2...............................................................17
Hình 36. Dạng sóng thu được khi mô phỏng transient cổng AND...............................18
Hình 37. Schematic cổng OR trường hợp 1..................................................................19
Hình 38. Đo DC cổng OR với VA = 0V........................................................................19
Hình 39. Đo DC cổng OR với VA = 2V.......................................................................20
Hình 40. Dạng sóng thu được khi mô phỏng transient cổng OR..................................20
Hình 41. Schematic cổng OR trường hợp 2..................................................................21
Hình 44. Dạng sóng thu được khi mô phỏng transient cổng OR..................................22
Hình 45. Schematic cổng XOR trường hợp 1...............................................................23
Hình 46. Đo DC cổng XOR với VA = 0V.....................................................................23
Hình 48. Dạng sóng thu được khi mô phỏng transient cổng XOR...............................24
Hình 49. Schematic cổng XOR trường hợp 2...............................................................25
Hình 52. Dạng sóng thu được khi mô phỏng transient cổng XOR...............................26
Hình 53. Layout cổng NAND trường hợp 1.................................................................27
Hình 54. Dạng sóng thu được sau khi sửa lỗi DRC và NCC........................................27
Hình 55. Layout cổng NAND trường hợp 2.................................................................28
Hình 57. Layout cổng NOR trường hợp 1.....................................................................29
Hình 59. Layout cổng NOR trường hợp 2.....................................................................30
Hình 61. Layout cổng AND trường hợp 1.....................................................................31
Hình 63. Layout cổng AND trường hợp 1.....................................................................32
Hình 65. Layout cổng OR trường hợp 1.......................................................................33
Hình 67. Layout cổng OR trường hợp 2.......................................................................34
Hình 68. Dạng sóng thu được sau khi sửa lỗi DRC và NCC.......................................34
Hình 69. Layout cổng XOR trường hợp 1.....................................................................35
Hình 71. Layout cổng XOR trường hợp 2.....................................................................36
Hình 73. Schematic mạch AOI22..................................................................................37
Hình 75. Mô phỏng 16 trường hợp của mạch AOI22...................................................39
Hình 77. Thông số testbench.........................................................................................40
Hình 78. Thời gian delay đo được.................................................................................40
Hình 79. Dạng sóng thu được........................................................................................41
Hình 86. Layout mạch AOI22 theo định lý Eule...........................................................43
Hình 87. Kết quả sóng thu được theo cách 1................................................................44
Hình 88. Thông số testbench.........................................................................................44
Hình 89. Layout mạch AOI22 theo các mạch cơ bản....................................................44
Hình 90. Kết quả sóng thu được theo cách 2................................................................45
Hình 91. Mạch khuếch đại cực nguồn chung................................................................46
Hình 92. Mỗi quan hệ giữa điện áp ngõ ra với điện áp ngõ vào...................................47
Hình 93. Mạch khuếch đại cực máng chung.................................................................47
Hình 94. Mạch khuếch đại cực cổng chung..................................................................48
Hình 95. Schematic mạch khuếch đại cực nguồn chung...............................................49
Hình 96. Kết quả mô phỏng DC....................................................................................50
Hình 97. Kết quả mô phỏng transient...........................................................................50
Hình 98. Schematic mạch khuếch đại cực nguồn chung...............................................51
Hình 99. Kết quả mô phỏng DC....................................................................................51
Hình 100. Kết quả mô phỏng transient.........................................................................52
Hình 101. Schematic mạch khuếch đại cực máng chung..............................................53
Hình 102. Kết quả mô phỏng DC..................................................................................53
Hình 104. Schematic mạch khuếch đại cực nguồn chung.............................................55
Hình 107. Schematic mạch khuếch đại cực cổng chung...............................................57
Hình 110. Schematic mạch khuếch đại cực cổng chung...............................................59
Hình 111. Kết quả mô phỏng transient..........................................................................60
Hình 112. Layout của mạch khuếch đại cực nguồn chung............................................61
Hình 115. Layout của mạch khuếch đại cực máng chung.............................................63
Hình 118. Layout của mạch khuếch đại cực cổng chung..............................................65
Hình 121. Khuếch đại vi sai..........................................................................................68
Hình 122. Mạch khuếch đại thuật toán..........................................................................69
Hình 123. Schematic mạch khuếch đại đơn tầng với tải là dòng gương.......................69
Hình 124. Schematic mạch khuếch đại đơn tầng trường hợp 1....................................70
Hình 127. Schematic mạch khuếch đại đơn tầng trường hợp 2....................................72
Hình 130. Kết quả mô phỏng transient với tần số cao..................................................74
Hình 131. Layout mạch khuếch đại đơn tầng................................................................75
NỘI DUNG
Với mã số học viên là 2012939, chọn X =3 ,Y =9 để tiến hành các mô phỏng bên
dưới. Ngoài ra, khi nhập thông số W và L của PMOS hay NMOS trong ứng dụng
Electric, hoc viên phải lấy giá trị muốn nhập chia cho 300.
Ở Trường hợp 1: W =2um, L = 180nm và C load=39 fF . Học viên nhập W = 6.6 và

L = 0.6 trong ứng dụng Electric.
Trường hợp 2: L = 239nm, W = 3 μm, C load=39 fF . Học viên nhập W=10 và L =

0.8 trong ứng dụng Electric
1 Thí nghiệm 1: Mạch số cơ bản

1.1 Lý thuyết các mạch cơ bản
1.1.1 Cổng NAND
 Hàm boolen: Y = AB
 Sơ đồ schematic cổng NAND:
Hình 1. Schematic cổng NAND

 Kí hiệu cổng NAND
Hình 2. Ký hiệu cổng NAND

 Bảng giá trị của cổng NAND
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
1.1.2 Cổng NOR

 Hàm boolen: Y = A +B
 Sơ đồ schematic cổng NOR
Hình 3. Schematic cổng NOR

 Kí hiệu cổng NOR
Hình 4. Kí hiệu cổng NOR

 Bảng giá trị của cổng NOR
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
1.1.3 Cổng AND

 Hàm boolen: Y = AB
 Sơ đồ schematic cổng AND
Hình 5. Schematic cổng AND

 Kí hiệu cổng AND
Hình 6. Kí hiệu cổng AND

 Bảng giá trị của cổng AND
A B Y
0 0 0
0 1 0
1 0 0
1 1 1
1.1.4 Cổng OR
 Hàm boolen: Y = A +B
 Sơ đồ schematic cổng OR
Hình 7. Schematic cổng OR
 Ký hiệu cổng OR
Hình 8. Ký hiệu cổng OR

 Bảng giá trị của cổng OR
A B Y
0 0 0
0 1 1
1 0 1
1 1 1
1.1.5 Cổng XOR

 Hàm boolen: Y = A B+ A B
 Sơ đồ schematic cổng XOR
Hình 9. Schematic cổng XOR
 Ký hiệu cổng XOR
Hình 10. Ký hiệu cổng XOR

 Bảng giá trị của cổng OR
A B Y
0 0 0
0 1 1
1 0 1
1 1 0
1.2 Thiết kế sơ đồ mạch

1.2.1 Cổng NAND
a) Trường hợp 1: W =2um, L = 180nm và C load=39 fF
Sử dụng phần mềm Electric để thiết kế sơ đồ mạch như Hình 11. Schematic cổng
NAND
Hình 11. Schematic cổng NAND
 Xét chế độ DC: cố định điện áp ngõ vào A và cho giá trị điện áp ngõ vào B tăng
dần theo thời gian
Với VA = 0V
Thực hiện mô phỏng DC Sweep với các thông số mô phỏng được đặt như sau:
.dc VB 0 2 0.1 VA list 0
Hình 12. Đo DC cổng NAND

Với VA = 2V

Hình 13. Đo DC cổng NAND
Nhận xét: Như ta đã biết, PMOS và NMOS hoạt động dựa theo điện áp ngõ vào. Khi
Vin thay đổi từ 0 – 1V, Vout ở PMOS và NMOS thay đổi như đồ thị dưới đây
Hình 14. Sự thay đổi hoạt động của MOS theo Vin
Nhìn đồ thị ta có thể thấy, với mỗi giá trị V in, đồ thị của PMOS và NMOS giao
nhau tại 1 điểm, tại đó VDS là nhất quán. Từ các điểm đó ta vẽ được đồ thị V out theo Vin
như hình bên. Có sự thay đổi ở V out như vậy vì khi Vin thay đổi từ 0 – 2V, PMOS và
NMOS cũng thay đổi chế độ hoạt động của mình. Có thể biểu diễn như hình dưới
Hình 15. Các trạng thái hoạt động của NMOS và PMOS
Nên ngõ ra cổng NAND cũng ảnh hưởng tính chất trên, và có thể thấy rõ điều
này khi ta giữ VA = 2V và tăng dần giá trị của VB.
 Mô phỏng transient:
Chọn các thông số sau
Hình 16. Thông số testbench

Thu được kết quả như hình
Hình 17. Dạng sóng thu đuợc của cổng NAND

Nhận xét: kết quả thu được đúng với bảng chân trị
b) Trường hợp 2: L = 239nm, W = 3 μm, C load=39 fF
Tương tự như trường hợp 1, chỉ thay đổi giá trị W và L

Hình 18. Schematic cổng NAND trường hợp 2
 Mô phỏng trường hợp DC:
Với VA = 0V
Hình 19. Đo DC cổng NAND với VA = 0V

Với VA = 2V
Hình 20. Đo DC cổng NAND với VA = 2V
Thông số như trường hợp 1.
Thu được kết quả như sau
Hình 21. Dạng sóng thu được khi mô phỏng transient

1.2.2 Cổng NOR
Sử dụng phần mềm Electric để thiết kế sơ đồ mạch

Hình 22. Schematic cổng NOR trường hợp 1
Với VA = 0V
Hình 23. Đo DC cổng NOR với VA = 0V

Với VA = 5V

Hình 25. Dạng sóng thu được khi mô phỏng transient cổng NOR

Hình 26. Schematic cổng NOR trường hợp 2
Với VA = 0V

Với VA = 2V
Hình 28. Dạng sóng thu được khi mô phỏng transient cổng NOR
1.2.3 Cổng AND


Hình 29. Schematic cổng AND trường hợp 1
Với VA = 0V
Hình 30. Đo DC cổng AND với VA = 0V

Với VA = 1V
.dc VA 0 2 0.1 VA list 1

Hình 32. Dạng sóng thu được khi mô phỏng transient cổng AND

Hình 33. Schematic cổng AND trường hợp 2
Với VA = 0V

Với VA = 1V
Hình 36. Dạng sóng thu được khi mô phỏng transient cổng AND
1.2.4 Cổng OR

Hình 37. Schematic cổng OR trường hợp 1
Xét chế độ DC: cố định điện áp ngõ vào A và cho giá trị điện áp ngõ vào B tăng
Với VA = 0V
Hình 38. Đo DC cổng OR với VA = 0V

Với VA = 2V
Hình 40. Dạng sóng thu được khi mô phỏng transient cổng OR

Hình 41. Schematic cổng OR trường hợp 2
Với VA = 0V

Với VA = 2V
Hình 44. Dạng sóng thu được khi mô phỏng transient cổng OR
1.2.5 Cổng XOR


Hình 45. Schematic cổng XOR trường hợp 1
Với VA = 0V
Hình 46. Đo DC cổng XOR với VA = 0V

Với VA = 2V

Hình 48. Dạng sóng thu được khi mô phỏng transient cổng XOR

Hình 49. Schematic cổng XOR trường hợp 2
Với VA = 0V

Với VA = 2V
Hình 52. Dạng sóng thu được khi mô phỏng transient cổng XOR
1.3 Thực hiện thiết kế layout

1.3.1 Cổng NAND
Từ sơ đồ mạch ở phần trước, mô phỏng layout cho mạch như hình

Hình 53. Layout cổng NAND trường hợp 1
Sau khi sửa các lỗi, kết quả kiểm tra DRC và NCC thu được kết quả mô phỏng
transient:
Hình 54. Dạng sóng thu được sau khi sửa lỗi DRC và NCC

Hình 55. Layout cổng NAND trường hợp 2
Sau khi sửa các lỗi, kết quả kiểm tra DRC và NCC, kết quả mô phỏng transient:
1.3.2 Cổng NOR


Hình 57. Layout cổng NOR trường hợp 1
Sau khi sửa các lỗi, kết quả kiểm tra DRC và NCC thu được như sau:

Hình 59. Layout cổng NOR trường hợp 2
Sau khi sửa các lỗi, kết quả kiểm tra DRC và NCC, kết quả mô phỏng transient:
1.3.3 Cổng AND


Hình 61. Layout cổng AND trường hợp 1

Hình 63. Layout cổng AND trường hợp 1
Sau khi sửa các lỗi, kết quả kiểm tra DRC và NCC thu được như sau
 Kết quả mô phỏng transient:
1.3.4 Cổng OR
Hình 65. Layout cổng OR trường hợp 1


Hình 67. Layout cổng OR trường hợp 2
Kết quả mô phỏng transient:
1.3.5 Cổng XOR


Hình 69. Layout cổng XOR trường hợp 1

Hình 71. Layout cổng XOR trường hợp 2
 Kết quả mô phỏng transient:
2 Thí nghiệm 2: Mạch số nâng cao
2.1 Lý thuyết các mạch cơ bản
 Hàm boolen của AOI22: AB+ CD

 Sơ đồ schematic mạch AOI22
Hình 73. Schematic mạch AOI22

 Bảng chân trị của AOI22:
D C B A Y
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

 Sử dụng phần mềm LTSpice để thiết kế sơ đồ mạch như hình

 Thông số các ngõ vào
Input Period
A 20ms
B 40ms
C 80ms
D 160ms
Sau khi mô phỏng transient để khảo sát các trường hợp khi 4 ngõ vào thay đổi. ta thu
được kết quả như hình
Hình 75. Mô phỏng 16 trường hợp của mạch AOI22

Nhận xét: kết quả thu được như bảng chân trị
 Thực hiện đo Rise/Fall delay
Schematic trên ứng dụng Electric:

Đoạn testbench sử dụng cho các trường hợp:

Trường hợp 1: A sóng xung với chu kỳ 50ns, B =1, C=D=0
Thời gian Delay đo được
Hình 78. Thời gian delay đo được

Dạng sóng thu được
Hình 79. Dạng sóng thu được
Trường hợp 2: A = B =0, C=1, D sóng xung với tần số 50ns
Thời gian delay đo được


Trường hợp 3: A =1, B sóng xung, C=D=0


Trường hợp 4: A=B=0, C sóng xung với tần số 50ns, D=1

Tương tự như trường hợp 1, chỉ thay đổi giá trị W và L. Kết quả mô phỏng dạng sóng
và delay thay đổi không đáng kể.
2.3 Thiết kế layout

2.3.1 Cách 1: định lý Eule
 Sơ đồ mạch layout của mạch AOI22 theo định lý Eule
Hình 86. Layout mạch AOI22 theo định lý Eule

 Sau khi sửa lỗi DRC và NCC, ta thu được kết quả khi mô phỏng transient:
Hình 87. Kết quả sóng thu được theo cách 1
 Với thông số:

2.3.2 Cách 2: vẽ layout từ những mạch có sẵn
 Sơ đồ mạch layout của AOI22 từ những mạch cơ bản
Hình 89. Layout mạch AOI22 theo các mạch cơ bản

 Sau khi sửa lỗi DRC và NCC, ta thu được kết quả khi mô phỏng transient:
Hình 90. Kết quả sóng thu được theo cách 2
Với thông số giống như cách 1
3 Thí nghiệm 3: Mạch tương tự cơ bản
3.1 Lý thuyết về mạch khuếch đại đơn tầng
3.1.1 Mạch khuếch đại cực nguồn chung (Common Source – CS)
Hình 91.(a) trình bày cấu trúc cơ bản của một mạch khuếch đại cực nguồn chung
với tải thuần trở. Mạch này có mô hình tín hiệu nhỏ như hình 91.(b). Độ khuệch đại áp
của mạch có thể dễ dàng xác định bằng:
V out −gm V 1 R D
GV = = =−g m R D
V¿ V¿
Công thức trên cho thấy rằng, để đạt được độ lợi điện áp lớn thì giá trị điện trở tải phải
càng lớn càng tốt.
(a) (b)
Hình 91. Mạch khuếch đại cực nguồn chung

Mối quan hệ giữa điện áp ngõ ra với điện áp ngõ vào được thể hiện trong dưới
đây. Khi V ¿ < V TH , thiết bị ở trạng thái tắt dẫn đến hở mạch, điện áp ngõ ra bằng điện áp
nguồn V DD. Khi V TH ≤ V ¿ <V out +V TH , thiết bị hoạt động ở miền bão hoà. Cuối cùng, khi
V ¿ > V out +V TH , thiết bị sẽ hoạt động ở miền triode.
Hình 92. Mỗi quan hệ giữa điện áp ngõ ra với điện áp ngõ vào
3.1.2 Mạch khuếch đại cực máng chung (Common Drain – CD)
Như đã phân tích ở trên, điện trở tải càng lớn thì độ lợi áp của mạch CS càng lớn.
Tuy nhiên trong nhiều trường hợp, ngõ ra của mạch CS được dùng để lái tải có điện
trở nhỏ. Do đó cần thiết phải có một “mạch đệm” (buffer) đặt giữa tầng khuếch đại CS
với tải cần lái như minh hoạ ở Hình 93.(b). Nhiệm vụ của mạch đệm này là làm cho
tầng CS vẫn nhìn tải như một tải có trở kháng cao, giúp tối đa độ lợi áp.
Hình 93. Mạch khuếch đại cực máng chung

Một mạch khuếch đại cực máng chung như Hình 93.(a) có thể hoạt động như một
bộ đệm điện áp. Mối quan hệ giữa ngõ ra với ngõ vào của mạch được thể hiện ở Hình
93.(c). Có thể thấy khi V ¿ ≥ V TH thì V out là một hàm tuyến tính theo V ¿, cụ thể:
V out =V ¿−V TH
Đặc tuyến này thể hiện khả năng “theo dõi” (follow) của mạch, khi tín hiệu ở ngõ ra
luôn “bám” theo sự thay đổi của tín hiệu ngõ vào, nên bộ khuếch đại CD còn được gọi
là bộ “theo dõi nguồn” (source follower).
3.1.3 Mạch khuếch đại cực cổng chung (Common Gate – CG)
(a) (b)
Hình 94. Mạch khuếch đại cực cổng chung

Đối với bộ khuếch đại cực nguồn chung và bộ theo dõi nguồn, tín hiệu ngõ vào
được đặt vào cực cổng G của MOSFET. Tuy nhiên, đối với mạch khuếch đại cực cổng
chung như Hình (a), mạch sẽ cảm nhận tín hiệu ngõ vào ở cực nguồn S và cung cấp tín
hiệu ngõ ra ở cực máng D. Cực cổng G lúc này được nối với nguồn áp DC cố định để
phân cực cho mạch.
Mối quan hệ giữa điện áp ngõ ra với điện áp ngõ vào được thể hiện ở Hình 94.
(b). Nếu bỏ qua các hiệu ứng thứ cấp, khi V ¿ ≥ V b−V TH, M1 sẽ tắt và V out =V DD . Khi V ¿
đủ nhỏ, M1 sẽ rơi vào vùng bão hoà. Nếu V ¿ tiếp tục giảm, V out cũng sẽ giảm, và đưa
M1 vào vùng triode.

3.2.1 Mạch khuếch đại cực nguồn chung
a) Trường hợp 1: L=180 nm , W =2 μm, C load=22 fF

Hình 95. Schematic mạch khuếch đại cực nguồn chung
.dc vin 0 1.8 0.1
Kết quả ngõ ra V out thu được như hình dưới

Hình 96. Kết quả mô phỏng DC
Như vậy, độ lợi điện áp khi mô phỏng DC của mạch là:
dB
GV , DC =10 log| | Δ V out
ΔV ¿
=10 log 3.2 ≈5.05 ( dB )
Chọn điểm hoạt động của mạch là V ¿ =700 mV để đảm bảo MOSFET luôn hoạt
động trong miền bão hoà. Thực hiện mô phỏng transient với thông số như sau:
vin in 0 sin(0.7 0.1 100e6)
.tran 0 100ns
Thu được kết quả như hình dưới
Hình 97. Kết quả mô phỏng transient

Độ lợi điện áp khi mô phỏng transient là:
GdB
V , tran=10 log |626.2
200 |
≈ 4.96 ≈ 5.11=G dB
V , DC
b) Trường hợp 2: L=239 nm , W =3 μm , C load=39 fF
Tương tự như Trường hợp 1, chỉ thay đổi giá trị của W và L.
Thực hiện mô phỏng DC sweep thu được kết quả như hình. Độ lợi điện áp khi
mô phỏng DC của mạch là:
dB
| |
GV , DC =10 log
Δ V out
ΔV ¿
=10 log 2.73 ≈ 4.36 ( dB )

Chọn điểm hoạt động của mạch là V ¿ =800 mV để đảm bảo MOSFET luôn hoạt động
trong miền bão hoà. Thực hiện mô phỏng transient với, thu được kết quả như hình
dưới

Độ lợi điện áp khi mô phỏng transient là:
GdB
V , tran=10 log |537.64
200 |
≈ 4.29 ≈ 4.36=G dB
V ,DC
Nhận xét: Trong cả hai trường hợp, mạch đã thể hiện được khả năng khuếch đại tín
hiệu theo đúng lý thuyết của mạch khuếch đại CS. Độ lợi điện áp khi mô phỏng
transient xấp xỉ bằng độ lợi điện áp khi mô phỏng DC.
3.2.2 Mạch khuếch đại cực máng chung

Sử dụng phần mềm Electric để thiết kế sơ đồ mạch như hình

Hình 101. Schematic mạch khuếch đại cực máng chung
Thực hiện mô phỏng DC sweep thu được kết quả như hình

Kết quả này cho thấy, khi V ¿ =1V thì độ chênh lệch điện áp DC giữa ngõ ra so với ngõ
vào khi mô phỏng DC là:
Δ V DC ≈ 671.54 mV
Độ suy hao điện áp của tín hiệu nhỏ được tính theo kết quả là:
dB ΔV ¿ 1
LV , DC =10 log =10 log ≈ 1.14 ( dB )
Δ V out 0.77
Chọn điểm hoạt động là V ¿ =1V , thực hiện mô phỏng transient thu được kết quả

Từ kết quả, ta tính được điện áp DC ở ngõ ra là:
406.60+253.88
V out , DC = =330.24 ( mV )
2
Như vậy, độ chênh lệch điện áp DC giữa ngõ ra so với ngõ vào khi mô phỏng transient
là:
Δ V tran=1000−330.24=669.76 ≈ 671.54=Δ V DC
Bên cạnh đó, độ suy hao điện áp của mạch là:
dB 200 dB
LV , tran=10 log ≈ 1.17 ≈ 1.14=LV , DC
152.72
Thực hiện mô phỏng DC sweep và thu được kết quả ở hình

Độ chênh lệch điện áp DC khi V ¿ =1V là:
Δ V DC ≈ 712.84 ( mV )
Độ suy hao điện áp tính được từ kết quả ở hình dưới là:
dB 1
LV , DC =10 log ≈1.08 ( dB )
0.78
Chọn điểm hoạt động là V ¿ =1V , thực hiện mô phỏng transient thu được kết quả
thu được:

Độ chênh lệch điện áp khi mô phỏng transient là:
366.90+210.85
Δ V tran=1000− =711.13 ≈ 712.84=Δ V DC
2
Bên cạnh đó, độ suy hao điện áp của mạch là:
dB 200 dB
LV =10 log ≈ 1.08=1.08=LV ,DC
156.05
Nhận xét: Trong cả hai trường hợp, mạch đã thể hiện được khả năng “bám” theo tín
hiệu theo đúng lý thuyết của mạch khuếch đại CD. Độ chênh lệch điện áp DC giữa ngõ
ra với ngõ vào là khoảng 700 mV và độ suy hao điện áp là khoảng hơn 1 dB .
3.2.3 Mạch khuếch đại cực cổng chung


Hình 107. Schematic mạch khuếch đại cực cổng chung
Tiến hành mô phỏng DC sweep
Kết quả này cho thấy, khi V ¿ ≥ 0.6 V , M1 rơi vào vùng cut-off và V out =V DD =1.8 V . Khi
V ¿ giảm, điện áp ngõ ra thay đổi theo một hàm bậc hai của điện áp ngõ vào, M1 ở
vùng bão hoà. Nếu V ¿ tiếp tục giảm xuống thấp hơn 0.2 V thì M1 có xu hướng rơi vào
vùng triode. Độ lợi áp của mạch lúc này là:
dB
GV , DC =10 log 0.82≈−0.86 ( dB )
Chọn điểm hoạt động là V ¿ =0.3 V và tiến hành mô phỏng transient

Độ lợi áp lúc này là:
dB 163.77 dB
G V , tran=10 log ≈−0.87 ≈−0.86=GV , DC
200
Hình 110. Schematic mạch khuếch đại cực cổng chung
Tiến hành mô phỏng DC và thu được kết quả như hình dưới

Độ lợi áp của mạch khi mô phỏng DC là
dB
GV , DC =10 log 0.58≈−2.37 ( dB )
Chọn điểm hoạt động là V ¿ =0.35 V và tiến hành mô phỏng transient, thu được kết
quả như hình

Độ lợi áp khi mô phỏng transient là
dB 106.92 dB
G V , tran=10 log =−2.72≈−2.37=GV , DC
200
Nhận xét: Trong cả hai trường hợp, mạch đều thể hiện đặc tính của mạch khuếch đại
cực cổng chung. Khi V ¿ ≥ V b−V TH ≈ 0.6 V , M1 rơi vào vùng cut-off và V out =V DD =1.8 V .
Khi V ¿ giảm, M1 bão hoà, điện áp ngõ ra thay đổi theo đồ thị bậc hai của điện áp ngõ
vào. Khi V ¿ tiếp tục giảm xuống dưới 0.2 V , M1 có xu hướng đi vào vùng triode.
3.3 Thực hiện thiết kế layout

3.3.1 Mạch khuếch đại cực nguồn chung
Từ sơ đồ mạch ở phần trước, thực hiện layout cho mạch

Hình 112. Layout của mạch khuếch đại cực nguồn chung
Sau khi tiến hành sửa lỗi DRC và NCC, ta mô phỏng DC thu được kết quả

Đồ thị cho thấy rằng mối quan hệ giữa điện áp ngõ ra và ngõ vào khi layout đã thay
đổi so với sơ đồ mạch. Đây là kết quả tất yếu do việc thay đổi thông số L của các
MOSFET. Ngoài ra, các thành phần RC kí sinh trên đường dây thực tế cũng làm ảnh
hưởng đến kết quả mô phỏng. Độ lợi áp của mạch lúc này là:
dB
GV , DC =10 log 1.30 ≈ 1.14 ( dB )
Phân cực cho mạch với V ¿ =1.4 V , tiến hành mô phỏng transient

Độ lợi áp của mạch khi mô phỏng transient là:
dB 249.76 dB
GV , tran=10 log ≈ 0.96 ≈ 1.14=GV , DC
200
Tương tự như Trường hợp 1, kết quả mô phỏng DC và transient thay đổi không
đáng kể.
Nhận xét: Sau khi layout, mạch vẫn giữ được đặc tính của mạch khuếch đại cực
nguồn chung. Độ lợi áp khi mô phỏng DC và transient là gần như bằng nhau. Tuy
nhiên, vì để đảm bảo DRC nên giá trị L giữa sơ đồ nguyên lý và layout là khác nhau,
dẫn đến kết quả mô phỏng là khác nhau.
3.3.2 Mạch khuếch đại cực máng chung


Hình 115. Layout của mạch khuếch đại cực máng chung
Sau khi hoàn thành sửa lỗi DRC và NCC, mô phỏng DC

Độ chênh lệch điện áp DC khi V ¿ =1.4 V là:
Δ V DC ≈ 1.06 (V )
Độ suy hao điện áp tính được từ kết quả hình dưới

dB
LV , DC =10 log 0.79 ≈ 1.02 ( dB )
Chọn điểm hoạt động là V ¿ =1.4 V , tiến hành mô phỏng transient thu được kết quả như
hình dưới

Độ chênh lệch điện áp DC lúc này là:
409.29+275.01
Δ V tran ≈ 1400− ≈ 1.06=1.06= Δ V DC
2
Độ suy hao điện áp là:
dB 200 dB
LV , tran=10 log =1.73 ≈1.02=LV , DC
134.29
Tương tự như Trường hợp 1, kết quả mô phỏng DC và transient thay đổi không
đáng kể.
Nhận xét: Sau khi layout, mạch vẫn thể hiện được khả năng “bám” theo tín hiệu
theo đúng lý thuyết của mạch khuếch đại CD. Độ chênh lệch điện áp DC giữa ngõ
ra với ngõ vào là khoảng 1 V và độ suy hao điện áp là khoảng hơn 1 dB. Tuy nhiên,
vì để đảm bảo DRC nên giá trị L giữa sơ đồ mạch và layout là khác nhau, dẫn đến
kết quả mô phỏng là khác nhau.
3.3.3 Mạch khuếch đại cực cổng chung

Hình 118. Layout của mạch khuếch đại cực cổng chung
Sau khi kiểm tra DRC và NCC, mô phỏng DC thu được kết quả như hình
Kết quả này cho thấy, khi V ¿ ≥ 0 V , M1 rơi vào vùng cut-off và V out =V DD =1.8 V . Khi V ¿
giảm, điện áp ngõ ra thay đổi theo một hàm bậc hai của điện áp ngõ vào, M1 ở vùng
bão hoà. Nếu V ¿ tiếp tục giảm xuống thấp hơn −0.7 V thì M1 có xu hướng rơi vào
vùng triode. Độ lợi áp của mạch lúc này là:
dB
GV , DC =10 log 1.37 ≈ 1.37 ( dB )
Chọn điểm hoạt động là V ¿ =−250 mV , tiến hành mô phỏng transient

Độ lợi áp của mạch khi mô phỏng transient là:
dB 261.30 dB
G V , tran=10 log ≈ 1.16 ≈ 1.37=GV , DC
200
Tương tự như Trường hợp 1, nên layout không đổi, kết quả mô phỏng DC và
transient là không đổi.
Nhận xét: Sau khi layout, mạch vẫn giữ được đặc tính của mạch khuếch đại cực cổng
chung. Khi V ¿ ≥ V b−V TH ≈ 0 V , M1 rơi vào vùng cut-off và V out =V DD =1.8 V . Khi V ¿
giảm, M1 bão hoà, điện áp ngõ ra thay đổi theo đồ thị bậc hai của điện áp ngõ vào. Khi
V ¿ tiếp tục giảm xuống dưới −0.7 V , M1 có xu hướng đi vào vùng triode. Độ lợi áp của
mạch là khoảng hơn 1 dB. Tuy nhiên, vì để đảm bảo DRC nên giá trị L giữa sơ đồ
mạch và layout là khác nhau, dẫn đến kết quả mô phỏng là khác nhau.
4 Thí nghiệm 4: Mạch tương tự nâng cao
4.1 Lý thuyết về mạch khuếch đại vi sai
Mạch khuếch đại vi sai là một trong những phát minh quan trọng đối với ngành
vi mạch tích hợp vì nó cung cấp rất nhiều đặc tính hữu ích. Thực tế cho thấy, đặc tính
vi sai đã trở thành sự lựa chọn hàng đầu trong các mạch tín hiệu tương tự và hỗn hợp
hiệu suất cao ngày nay.
Một trong những lợi ích quan trọng nhất mà mạch vi sai đem lại đó là khả năng
triệt nhiễu đồng pha, minh hoạ ở hình 121. Có thể thấy, nếu chỉ sử dụng mạch khuếch
đại đơn tầng CS như Hình 121(a), khi xuất hiện nhiễu ở nguồn cung cấp V DD sẽ dẫn
đến xuất hiện nhiễu ở ngõ ra V out . Do đó cần thiết phải có một bộ lọc thông thấp ở tầng
kế tiếp để có thể triệt nhiễu. Tuy nhiên, việc thiết kế bộ lọc lại dẫn đến rất nhiều khó
khăn khác, đặc biệt là đối với các bộ lọc bậc cao. Bên cạnh đó, bộ lọc tương tự thường
làm méo tín hiệu ngõ ra do đặc tính không phi tuyến của đáp ứng của bộ lọc.
Có một cách khác dễ dàng hơn để giải quyết vấn đề triệt nhiễu DC, đó là sử dụng
mạch vi sai như Hình 121(b). Vì tín hiệu ở ngõ ra là tín hiệu vi sai, trong khi nhiễu
xuất hiện do nguồn V DD là giống nhau ở cả hai ngõ ra (thường gọi là nhiễu “common-
mode”), nên khi trừ hai ngõ ra với nhau (V X −V Y ), chỉ có thành phần tín hiệu được giữ
lại, trong khi thành phần nhiễu sẽ bị triệt tiêu.
Hình 121. Khuếch đại vi sai

Một trong những ứng dụng quan trọng nhất của mạch vi sai đó là dùng để thiết
kế mạch khuếch đại thuật toán (Operational Amplifier – OpAmp), minh hoạ ở Hình
122
Hình 122. Mạch khuếch đại thuật toán
Trong thực tế, nguồn dòng I SS thường được thay thế bằng tải gương dòng điện
như minh hoạ. Đây cũng là mục tiêu thiết kế của phần thực hành bên dưới.
Hình 123. Schematic mạch khuếch đại đơn tầng với tải là dòng gương

Hình 124. Schematic mạch khuếch đại đơn tầng trường hợp 1
Giải thích ý nghĩa các dòng lệnh:
 vdd vdd 0 DC 1.8: Đặt vào một nguồn áp DC 1.8 V .

 vbp vbp 0 DC -1: Đặt vào một nguồn áp DC −1 V để phân cực cho PMOS.
 vcm inn 0 DC 1: Đặt vào một nguồn DC ở cả hai ngõ vào vi sai, đại diện cho tín
hiệu common-mode.
 vdm inp inn sin(0 0.1 100e6): Đặt vào một nguồn tuần hoàn có tần số 100 MHz
giữa hai ngõ vào vi sai, đại diện cho tín hiệu differential-mode.
 cload out 0 39fF: Đặt một tụ tải có giá trị 39 fF ở ngõ ra.
 .dc vdm -1.8 1.8 0.01: Đặt thông số mô phỏng DC sweep, khảo sát từ −1.8 V
đến 1.8 V , mỗi bước cách nhau 0.01.
 .tran 0 100ns: Đặt thông số khảo sát transient, thời gian quan sát từ 0 đến 100 ns
(tương ứng 10 chu kì tín hiệu tại vdm).
 .include <path_to_library.txt>: Đặt đường dẫn đến thư viện của các linh kiện.
Khi mô phỏng DC, Kết quả cho thấy, nếu chênh lệch điện áp giữa hai ngõ vào vi
sai nằm trong khoảng 100 mV thì độ lợi điện áp vi sai sẽ là:
dB Δ V out V out 1.47
GV , DC =10 log =10 log =10 log ≈ 11.67 ( dB )
ΔV ¿ V dm 0.10

Chọn điểm hoạt động là V dm , max=100 mV , tiến hành khảo sát transient

Độ lợi điện áp vi sai của mạch khi V dm=V dm ,max =100 mV là:
dB V out 1.47 dB
GV , tran=10 log =10 log ≈ 11.67=GV ,DC
V dm 1.10−1
Tương tự như Trường hợp 1, chỉ thay đổi giá trị của L.
Hình 127. Schematic mạch khuếch đại đơn tầng trường hợp 2
Tiến hành mô phỏng DC

Với V dm= Δ V ¿ =100 mV , độ lợi điện áp vi sai của mạch khi mô phỏng DC là:
dB 1.39
G V , DC =10 log ≈ 11.43 ( dB )
0.10
Chọn điểm hoạt động là V dm , max=100 mV , tiến hành khảo sát transient

Độ lợi điện áp vi sai của mạch khi V dm=V dm ,max =100 mV là:
dB V out 1.39 dB
GV , tran=10 log =10 log ≈ 11.43=GV , DC
V dm 1.10−1
Nhận xét: Trong cả hai trường hợp, độ lợi điện áp vi sai của mạch đều xấp xỉ 12 dB,
lớn hơn rất nhiều so với các mạch khuếch đại đơn tầng đã khảo sát ở Thí nghiệm 3.
Bên cạnh đó, để chứng minh khả năng triệt nhiễu đồng pha (nhiễu common-mode), có
thể tiến hành thêm một thí nghiệm nhỏ sau đây:
 Thay nguồn V cm từ nguồn DC thành nguồn sóng sin có tần số 1 GHz (gấp 10 lần
tần số của tín hiệu) để đại diện cho việc xuất hiện nhiễu ở nguồn common-mode
bằng dòng lệnh sau:
vcm inn 0 sin(1 0.01 1e9)
 Lặp lại khảo sát transient. Dễ dàng thấy rằng, kể cả khi ngõ vào xuất hiện nhiễu
common-mode thì ngõ ra vẫn giữ được dạng sóng mong muốn, một điều mà
các mạch khuếch đại đơn tần thông thường không thể đạt được!
Hình 130. Kết quả mô phỏng transient với tần số cao
4.3 Thiết kế layout

Hình 131. Layout mạch khuếch đại đơn tầng
Sau khi kiểm tra DRC và NCC, ta mô phỏng DC. Độ lợi điện áp vi sai của mạch
khi V dm= Δ V ¿ =100 mV là:
dB 1.02
GV , DC =10 log ≈ 10.09 ( dB )
0.10

Chọn điểm hoạt động là V dm=100 mV , tiến hành mô phỏng transient. Độ lợi điện
áp vi sai lúc này là:
dB 0.65 dB
G V , tran=10 log ≈ 8.13<10.09=GV , DC
1.50−1.4
b) Trường hợp 2: L=222 nm, W =2 μm, C load=22 fF
Tương tự như Trường hợp 1, vì L=222 nm phải điều chỉnh thành Lmin =600 nm nên
layout không đổi, dẫn đến kết quả mô phỏng DC và transient là không đổi.
Nhận xét: Sau khi layout, mạch vẫn giữ được đặc tính của mạch khuếch đại vi
sai. Tuy nhiên, độ lợi điện áp vi sai giữa mô phỏng DC và mô phỏng transient lại khác
nhau đáng kể. Điều này do nhiều nguyên nhân, một trong số đó có thể là do đáp ứng
tần số của mạch kém, dẫn đến suy hao tín hiệu ở tần số cao ( 100 MHz ). Có thể kiểm
chứng bằng cách giảm tần số hoạt động của mạch về 1 MHz, thu được kết quả như hình
dưới .Độ lợi điện áp vi sai lúc này là:
dB 1.01
G ' V , tran=10 log =10.04 ( dB )
1.50−1.4
Độ lợi tăng lên đáng kể khi giảm tần số hoạt động!
Để giải quyết vấn đề về đáp ứng tần số, cần phải tính toán kích thước phù hợp
cho từng MOSFET ngay từ bước vẽ sơ đồ nguyên lý. Tuy nhiên, ở phạm vi của bài
thực hành, giá trị W và L được cố định theo yêu cầu của đề bài. Một vấn đề khác
cần lưu ý đó là để đảm bảo DRC nên giá trị L giữa sơ đồ nguyên lý và layout là
khác nhau, dẫn đến kết quả mô phỏng khác nhau.
KẾT LUẬN
Nhìn chung, các mạch sau khi layout vẫn giữ được đặc tính của sơ đồ nguyên lý.
Kết quả mô phỏng sau khi layout có sự thay đổi với kết quả mô phỏng sơ đồ nguyên
lý, nhưng sự thay đổi đấy không đáng kể.
Trên thực tế trước khi bắt tay vào thiết kế bất kì một mạch nào, ta cần tham
khảo các thông số cũng như các luật thiết kế (DRC) được cung cấp bởi nhà sản xuất để
tránh tình trạng kết quả thu được sau khi layout xuất hiện các lỗi không dự đoán được,
trong khi các lỗi này có thể được phát hiện và giải quyết ngay từ bước vẽ sơ đồ nguyên
lý.
Cũng thông qua các bài thực hành trên, học viên đã nắm được cơ bản quá tình
thiết kế vi mạch, từ việc vẽ sơ đồ khối cho đến layout, cùng với đó là cách phân tích
kết quả mô phỏng để phát hiện các lỗi sai để điều chỉnh kịp thời trong quá trình thiết
kế. Bên cạnh đó, học viên còn biết thêm một số lý thuyết quan trọng về công nghệ
CMOS, một công nghệ dù không quá mới mẻ nhưng vẫn giữ một vị thế quan trọng
trong ngành công nghiệp vi mạch tích hợp hiện nay.

Report

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Report

Uploaded by

Copyright:

Available Formats

TRƯỜNG ĐẠI HỌC BÁCH KHOA

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

BÀI TIỂU LUẬN

MÔN HỌC : THIẾT KẾ VI MẠCH NÂNG CAO

GVHD: PGS.TS HOÀNG TRANG

Sinh viên thực hiện:

Nguyễn Thành Đạt 2012939

1 Thí nghiệm 1: Mạch số cơ bản................................................................................1

1.1 Lý thuyết các mạch cơ bản................................................................................1

1.1.1 Cổng NAND...............................................................................................1

1.1.2 Cổng NOR..................................................................................................2

1.1.3 Cổng AND..................................................................................................3

1.1.4 Cổng OR.....................................................................................................3

1.1.5 Cổng XOR..................................................................................................4

1.2 Thiết kế sơ đồ mạch...........................................................................................5

1.2.1 Cổng NAND...............................................................................................5

1.2.2 Cổng NOR................................................................................................10

1.2.3 Cổng AND................................................................................................14

1.2.4 Cổng OR...................................................................................................18

1.2.5 Cổng XOR................................................................................................22

1.3 Thực hiện thiết kế layout.................................................................................26

1.3.1 Cổng NAND.............................................................................................26

1.3.2 Cổng NOR................................................................................................28

1.3.3 Cổng AND................................................................................................30

1.3.4 Cổng OR...................................................................................................32

1.3.5 Cổng XOR................................................................................................34

2 Thí nghiệm 2: Mạch số nâng cao..........................................................................37

2.1 Lý thuyết các mạch cơ bản..............................................................................37

2.2 Thiết kế sơ đồ mạch.........................................................................................38

2.3 Thiết kế layout.................................................................................................43

2.3.2 Cách 2: vẽ layout từ những mạch có sẵn..................................................44

3 Thí nghiệm 3: Mạch tương tự cơ bản....................................................................46

3.1 Lý thuyết về mạch khuếch đại đơn tầng..........................................................46

3.2 Thiết kế sơ đồ mạch.........................................................................................48

3.2.1 Mạch khuếch đại cực nguồn chung...........................................................48

3.2.2 Mạch khuếch đại cực máng chung............................................................52

3.2.3 Mạch khuếch đại cực cổng chung.............................................................56

3.3 Thực hiện thiết kế layout.................................................................................60

3.3.1 Mạch khuếch đại cực nguồn chung...........................................................60

3.3.2 Mạch khuếch đại cực máng chung............................................................62

3.3.3 Mạch khuếch đại cực cổng chung.............................................................65

4 Thí nghiệm 4: Mạch tương tự nâng cao................................................................68

4.1 Lý thuyết về mạch khuếch đại vi sai................................................................68

4.2 Thiết kế sơ đồ mạch.........................................................................................69

4.3 Thiết kế layout.................................................................................................74

Hình 1. Schematic cổng NAND......................................................................................1

Ở Trường hợp 1: W =2um, L = 180nm và C load=39 fF . Học viên nhập W = 6.6 và

Trường hợp 2: L = 239nm, W = 3 μm, C load=39 fF . Học viên nhập W=10 và L =

1 Thí nghiệm 1: Mạch số cơ bản

Hình 1. Schematic cổng NAND

Hình 2. Ký hiệu cổng NAND

1.1.2 Cổng NOR

Hình 3. Schematic cổng NOR

Hình 4. Kí hiệu cổng NOR

1.1.3 Cổng AND

Hình 5. Schematic cổng AND

Hình 6. Kí hiệu cổng AND

Hình 8. Ký hiệu cổng OR

1.1.5 Cổng XOR

Hình 10. Ký hiệu cổng XOR

1.2 Thiết kế sơ đồ mạch

.dc VB 0 2 0.1 VA list 0

Hình 12. Đo DC cổng NAND

.dc VB 0 2 0.1 VA list 2