Hình11.1.1.

Set-reset latch made using NAND gates

Hình11.1.2. Sơ đồ mạch Set-reset latch made using NAND gates
Hình 11.1.3. Thông số cài đặt S
Hình 11.1.4. Thông số cài đặt R
Hình 11.1.5. Thông số cài đặt VDC
Hình 11.1.6. Kết quả mô phỏng Set-reset latch made using NAND gates
Hình 11.2.1. Set-reset latch made using NOR gates
Hình11.2.2. Sơ đồ mạch Set-reset latch made using NOR gates
Hình 11.2.3. Thông số cài đặt R
Hình 11.1.3. Thông số cài đặt S
Hình 11.1.5. Thông số cài đặt VDC
Hình 11.2.6. Kết quả mô phỏng Set-reset latch made using NOR gates
Hình 11.3.1 A level-sensitive latch.
Hình 11.3.2. Sơ đồ mạch
Hình 11.3.3. Thông số cài đặt CLK
Hình 11.3.4. Thông số VDC
Hình 11.3.5. Thông số cài đặt D
Hình 11.3.6. Kết quả mô phỏng A level-sensitive latch
Hình 14.4.1. A higher performance level-sensitive latch.
Hình 11.4.2. Sơ đồ mạch A higher performance level-sensitive latch.
Hình 11.4.3. Thông số VDC
Hình 11.4.4. Thông số cài đặt CLK
Hình 11.4.5. Thông số cài đặt D
Hình 11.4.6. Kết quả mô phỏng A higher performance level-sensitive
latch.
Hình 11.5.1. An edge-triggered FF with asynchrounous set and clear
Hình 11.5.2. Sơ đồ mạch An edge-triggered FF with asynchrounous set
and clear
Hình 11.5.3. Kí hiệu mạch An edge-triggered FF with asynchrounous set
and clear
Hình 11.5.4. Thông số VDC
Hình 11.5.5. Thông số Clear
Hình 11.5.6. Thông số Set
Hình 11.5.7. Thông số D
Hình 11.5.8. Thông số CLK
Hình 11.5.9. Mạch An edge-triggered FF with asynchrounous set and
clear
Hình 11.5.10. Kết quả mô phỏng mạch An edge-triggered FF with
asynchrounous set and clear
Hình 12.1.1. D-FF theo mô hình Master-Slave
Hình 12.1.2. Sơ đồ mạch D-FF theo mô hình Master-Slave
Hình 12.1.3. Kí hiệu D-FF theo mô hình Master-Slave
Hình 12.1.4. Thông số D
Hình 12.1.5. Thông số VDC
Hình 12.1.6. Thông số CLK
Hình 12.1.7. Mạch D-FF theo mô hình Master-Slave
Hình 12.1.8. Kết quả mô phỏng D-FF theo mô hình Master-Slave
Hình 12.2.1. Alternate circuit for Master Slave DFF
Hình 12.2.2. Sơ đồ nguyên lý mạch Alternate circuit for Master Slave
DFF
Hình 12.2.3. Kí hiệu mạch Alternate circuit for Master Slave DFF
Hình 12.2.4. Bảng thông số nMOS
Hình 12.2.5. Thông số của D
Hình 12.1.6. Thông số VDC
Hình 12.2.7. Thông số của CLK
Hình 12.2.8. Mạch Alternate circuit for Master Slave DFF
Hình 12.2.9. Kết quả mô phỏng Alternate circuit for Master Slave DFF
 11. THIẾT KẾ MẠCH CHỐT
11.1. Set-reset latch made using NAND gates
11.1.1. Sơ đồ

Hình11.1.1. Set-reset latch made using NAND gates

11.1.2. Sơ đồ mạch

Hình11.1.2. Sơ đồ mạch Set-reset latch made using NAND gates

11.1.3. Thiết lập thông số

Hình 11.1.3. Thông số cài đặt S

Hình 11.1.4. Thông số cài đặt R

 Hình 11.1.5. Thông số cài đặt VDC
11.1.4. Kết quả mô phỏng

Hình 11.1.6. Kết quả mô phỏng Set-reset latch made using NAND gates
Kết luận:
+ S = R = 1. Trạng thái ổn định, ngõ ra vẫn giữ trạng thái trước đó.
+ S = 0, R = 1. Q ở mức thấp.
+ S = 1, = 0. Q ở mức cao.
+ S = R = 0. Ngõ ra không được xác định chính xác do cả hai trạng
thái set và clear cùng tác động.
11.2. Set-reset latch made using NOR gates
11.2.1. Sơ đồ

Hình 11.2.1. Set-reset latch made using NOR gates

11.2.2. Sơ đồ mạch

Hình11.2.2. Sơ đồ mạch Set-reset latch made using NOR gates

11.2.3. Thiết lập thông số

Hình 11.2.3. Thông số cài đặt R

Hình 11.2.4. Thông số cài đặt S

 Hình 11.2.5. Thông số cài đặt VDC
11.2.4. Kết quả mô phỏng

Hình 11.2.6. Kết quả mô phỏng Set-reset latch made using NOR gates
Kết luận:
+ S = R = 0. Trạng thái ổn định, ngõ ra vẫn giữ trạng thái trước đó.
+ S = 0, R = 1. Q ở mức thấp.
+ S = 1, = 0. Q ở mức cao.
+ S = R = 1. Ngõ ra không được xác định chính xác do cả hai trạng
thái set và clear cùng tác động.
11.3. A level-sensitive latch
11.3.1. Sơ đồ

Hình 11.3.1 A level-sensitive latch.

11.3.2. Sơ đồ mạch

Hình 11.3.2. Sơ đồ mạch

11.3.2. Thiết lập thông số

Hình 11.3.3. Thông số cài đặt CLK

Hình 11.3.4. Thông số VDC

 Hình 11.3.5. Thông số cài đặt D
11.3.4. Kết quả mô phỏng

Hình 11.3.6. Kết quả mô phỏng A level-sensitive latch

11.4. A HIGHER PERFORMANCE LEVEL-SENSITIVE LATCH
11.4.1. Sơ đồ

Hình 14.4.1. A higher performance level-sensitive latch.

11.4.2. Sơ đồ mạch

Hình 11.4.2. Sơ đồ mạch A higher performance level-sensitive latch.

11.3.4. Thiết lập thông số

Hình 11.4.3. Thông số VDC

Hình 11.4.4. Thông số cài đặt CLK

 Hình 11.4.5. Thông số cài đặt D
11.4.4. Kết quả mô phỏng

Hình 11.4.6. Kết quả mô phỏng A higher performance level-sensitive

latch.
11.5. AN EDGE-TRIGGERED FF WITH ASYNCHROUNOUS SET
AND CLEAR
11.5.1. Sơ đồ

Hình 11.5.1. An edge-triggered FF with asynchrounous set and clear

11.5.2. Sơ đồ mạch

Hình 11.5.2. Sơ đồ mạch An edge-triggered FF with asynchrounous set

and clear
11.5.3. Ký hiệu

Hình 11.5.3. Kí hiệu mạch An edge-triggered FF with asynchrounous set

and clear
11.5.4. Thiết lập thông số

Hình 11.5.4. Thông số VDC

Hình 11.5.5. Thông số Clear

Hình 11.5.6. Thông số Set

Hình 11.5.7. Thông số D

 Hình 11.5.8. Thông số CLK

Hình 11.5.9. Mạch An edge-triggered FF with asynchrounous set and

clear
11.5.5. Kết quả mô phỏng

Hình 11.5.10. Kết quả mô phỏng mạch An edge-triggered FF with

asynchrounous set and clear
 12. THIẾT KẾ MẠCH D-FF
12.1. D-FF THEO MÔ HÌNH MASTER-SLAVE
12.1.1. Sơ đồ

Hình 12.1.1. D-FF theo mô hình Master-Slave

12.1.2. Sơ đồ mạch

Hình 12.1.2. Sơ đồ mạch D-FF theo mô hình Master-Slave

12.1.3. Ký hiệu

Hình 12.1.3. Kí hiệu D-FF theo mô hình Master-Slave

12.1.4. Thiết lập thông số

Hình 12.1.4. Thông số D

Hình 12.1.5. Thông số VDC

Hình 12.1.6. Thông số CLK

 Hình 12.1.7. Mạch D-FF theo mô hình Master-Slave
12.1.5. Kết quả mô phỏng

Hình 12.1.8. Kết quả mô phỏng D-FF theo mô hình Master-Slave

12.2. D-FF THEO MÔ HÌNH Alternate circuit for Master Slave DFF
12.2.1. Sơ đồ

Hình 12.2.1. Alternate circuit for Master Slave DFF

12.2.2. Sơ đồ mạch

Hình 12.2.2. Sơ đồ nguyên lý mạch Alternate circuit for Master Slave

DFF
12.2.3. Ký hiệu

Hình 12.2.3. Kí hiệu mạch Alternate circuit for Master Slave DFF
12.2.4. Thiết lập thông số
Bảng thông số trans (W, L):

Hình 12.2.4. Bảng thông số nMOS

 Hình 12.2.5. Thông số của D

Hình 12.2.6. Thông số của VDC

Hình 12.2.7. Thông số của CLK
 Hình 12.2.8. Mạch Alternate circuit for Master Slave DFF
12.2.5. Kết quả mô phỏng

Hình 12.2.9. Kết quả mô phỏng Alternate circuit for Master Slave DFF