िडिजटल इले ��ॉिन�

िस�ां त और �योग

DIGITAL ELECTRONICS
Theory and Experiment

लेखकगण

डॉ0 िवजय िसंह िब�

व�र� तकनीकी अिधकारी (इले��ॉिन�)

इं ��म�टेशन इं जीिनय�रं ग िवभाग

इं जीिनय�रं ग और �ौ�ोिगकी �ूल
हे मवती न�न ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय, �ीनगर (गढ़वाल), उ�राखंड­२४६१७४

ई0 अ�ण शेखर ब�गुणा डॉ0 सुनील सेमवाल

सहायक �ोफेसर एसोिसएट �ोफेसर एवं संकाया��, शोध और िवकास

इले��ॉिन� एवं संचार इं जीिनय�रं ग िवभाग तुलाज सं�थान , पो�­सेलाकुई, धूलकोट तहसील ,
इं जीिनय�रं ग और �ौ�ोिगकी �ूल दे हरादू न , उ�राखंड­२४८१९७
हे मवती न�न ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय,

�ीनगर (गढ़वाल), उ�राखंड­२४६१७४.

�काशक

नील कमल �काशन

शाहदरा, िद�ी­११००३२

i
ii
 िडिजटल इले ��ॉिन�
िस�ां त और �योग

DIGITAL ELECTRONICS
Theory and Experiment

लेखकगण

डॉ0 िवजय िसंह िब�

व�र� तकनीकी अिधकारी (इले��ॉिन�)

इं ��म�टेशन इं जीिनय�रं ग िवभाग

इं जीिनय�रं ग और �ौ�ोिगकी �ूल
हे मवती न�न ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय, �ीनगर (गढ़वाल), उ�राखंड­२४६१७४

ई0 अ�ण शेखर ब�गुणा डॉ0 सुनील सेमवाल

सहायक �ोफेसर एसोिसएट �ोफेसर एवं संकाया��, शोध और िवकास

इले��ॉिन� एवं संचार इं जीिनय�रं ग िवभाग तुलाज सं�थान , पो�­सेलाकुई, धूलकोट तहसील ,
इं जीिनय�रं ग और �ौ�ोिगकी �ूल दे हरादू न , उ�राखंड­२४८१९७
हे मवती न�न ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय,

�ीनगर (गढ़वाल), उ�राखंड­२४६१७४.

�काशक

नील कमल �काशन

शाहदरा, िद�ी­११००३२

iii
izdk'kd%
uhy dey izdk'ku
1@11052&,] lqHkk"k ikdZ] xyh u-&7] 'kkgnjk] fnYyh& 110032
bZesy : nkplife@gmail.com

© ys[kd

ISBN : 978-93-93248-74-9

ewY; : Rs. 795

izFke laLdj.k : 2024

iv
 को

पु � ��ां जिल एवम् असीम ��ा सिहत

सादर समिप�त

�ग�य (�ी) इं � िसंह िब� (दादा जी), �ग�य (�ीमती) तारा दे वी (दादी जी), �ग�य (�ी) क�ै या िसंह रावत (नाना जी)
�ग�य (�ी) राम िसंह िब� (िपता जी), और �ग�य (�ी) हरे � िसंह िब� (अनुज भाई) ।

- िवजय िसं ह िब�

�ग�य (�ीमती ) सुदि�णा ब�गु णा (माता जी)

- अ�ण शेखर ब�गु णा

दे वी "पिव� माँ गं गा" और मे रा �ारा प�रवार।

- सुनील से मवाल

v
 आभार

हम �ो0 अ�पू णा� नौिटयाल, कुलपित, और �ो0 आर0 सी0 भ�, �ित कुलपित, हे मवती न�न ब�गु णा गढ़वाल (के�ीय)
िव�विव�ालय, �ीनगर (गढ़वाल), �ीनगर (गढ़वाल), उ�राखंड के �ो�ाहन और सभी आव�क सुिवधाएं �दान करने के
िलए ब�त आभारी ह� ।

�ो0 एन0 एस0 पं वार, िवभागा��, इं ��म�टेशन इं जीिनय�रं ग िवभाग, इं जीिनय�रं ग और �ौ�ोिगकी �ूल, हे मवती न�न
ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय, �ीनगर (गढ़वाल), उ�राखंड, चौरास प�रसर के िनरं तर माग� दश�न, �िच,
�ो�ाहन और िवभागीय सुिवधाएं �दान करने हे तु हम उनके अ�िधक ऋणी ह� और अपना हािद� क आभार �� करते
ह� । हम �ो0 बी0 एस0 सेमवाल, पू व� �ित कुलपित, हे मवती न�न ब�गु णा गढ़वाल िव�विव�ालय, �ीनगर (गढ़वाल) के
�ारा िनरं तर उ�ाहवध�न और नैितक समथ�न हे तु अित आभारी है और अपना हािद� क ध�वाद �� करते ह� , िजनके
सहयोग के िबना इस काय� का शी� स�� होना अ�� किठन था।

हम इं जीिनय�रं ग और �ौ�ोिगकी �ूल, हे मवती न�न ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय, �ीनगर (गढ़वाल),
उ�राखंड, चौरास प�रसर के संकाया��, �ो0 एम0 पी0 थपिलयाल, कं�ू टर साइं स एं ड इं जीिनय�रं ग िवभाग के व�र�
�ोफेसर �ो0 एम0 एम0 एस0 रौथाण, और �ो0 वाई0 पी0 रै वानी एवं ज�ु िव�ान िवभाग के �ोफेसर डॉ0 दीपक िसंह
भ�ारी �ारा समय – समय पर ब�मू� सुझावों, �ो�ाहन एवं �े रणा हे तु हािद� क आभारी ह� । हम इं जीिनय�रं ग और
�ौ�ोिगकी �ूल, हे मवती न�न ब�गु णा गढ़वाल (के�ीय) िव�विव�ालय, �ीनगर (गढ़वाल), उ�राखंड, चौरास प�रसर
के सभी संकाय सद�ों एवं कम�चा�रयों के सहयोग हे तु समान �प से आभारी ह� । ��ु त पु�क के लेखन मे हम� िजन
सहयोिगयों और िम�ो से �े रणा व सहायता िमली है , उनके �ित हम आभार �दिश�त करना अपना नैितक कत�� समझते
ह� ।

हम अपने माता­िपता, भाइयों एवं बहनों को उनके समथ�न और �े रणा के �ित कृत� ह� , िजसके िबना यह ल� �ा� कर
पाना स�व नहीं था। हमारी पि�यां एवं ब�े ध�वाद के िवशेष पा� ह� , िज�ोंने इस पु�क के �काशन की लं बी �ि�या
के दौरान हमारे धैय� को ��थर बनाये रखा।

अ� म�, इस पु �क के �काशक �ी (डॉ0) एस0 आर0 शमा� जी, नीलकमल, �काशन, शाहदरा, िद�ी­32 के �ित भी हम
अपना हािद� क आभार अिभ�� करते है िज�ोन� समय­समय पर इस काय� को पू रा करने के िलये िनरं तर अनुरोध करते
�ए इस पु �क को समय पर पू ण� करने के िलए िनरं तर �े रणा �दान की है ।

डॉ0 िवजय िसंह िब�

ई0 अ�ण शे खर ब�गु णा
डॉ0 सुनील से मवाल

vi
vii
 ��ावना

िडिजटल तकनीकों और �णािलयों की अद् भुत �मता और उपयोिगता को उपभो�ा, औ�ोिगक इले��ॉिन�, िडिजटल
संचार �णािलयों, ए�ेडेड िस�म, कं�ू टर, सुर�ा और सै� उपकरण, औ�ोिगक मशीनरी, माइ�ो�ोसेसर और घरे लू
उपकरणों आिद के �े� म� िविभ� �कार के अनु�योगों म� दे खा जा सकता है । इनके िडजाइन और काय� ­�णाली को
समझने के िलए िडिजटल इले��ॉिन� का �ान अ�� आव�क है । चूंिक इन अनु�योगों म� उपयोग िकए जाने वाले
उपकरण आकार म� छोटे हो जाते ह� और अिधक जिटल �ौ�ोिगकी का उपयोग करते ह� , इसिलए इं जीिनयरों और छा�ों के
िलए िडिजटल इले��ॉिन�, उपकरणों और एकीकृत प�रपथ के बु िनयादी िस�ां तों और काया� �यन के साथ­साथ
अनु�योग िस�ां तों को पू री तरह से समझना आव�क है , िजससे उ�� उनकी तकनीकी आव�कताओं के अनु�प सबसे
उपयु � और �भावी तकनीक के उपयोग करने म� स�म बनाया जा सके। िडिजटल इले��ॉिन� िडिजटल प�रपथ की
िडजाइिनंग से संबंिधत है । िडिजटल �णाली की उ� प�रशु�ता, लो­नॉइज़ �भाव, एनालॉग िस�म से �ादा संचार मे
आसानी, सरल िडज़ाइन की उ� िव�वसनीय, ताप का कम �भाव आिद लाभ होने के कारण इसको �ापक �प से
उपयोग मे लाया जा रहा है । िडिजटल इले��ॉिन� एक तेजी से िव�ा�रत होने वाला �े� है , िजसम� मह�पू ण� िवकास की
अपार स�ावनाए ह� ।

यह पु�क िडिजटल प�रपथ िडजाइन करने की मूल बातों और उनके जिटल घटकों की काय��णाली पर चचा� , मौिलक
अवधारणाओं के ��ु तीकरण और िडिजटल इले��ॉिन� पर प�रचया�क पा��म के िलए एक उ�ृ� माग� दश�क के
�प म� काय� करती है। िड�ोमा एवं इं जीिनय�रं ग के �ातक और �ातको�र िव�ािथ�यों को तदिवषयक अ�यन म� इस
पु �क से यथे� सहायता िमलेगी।

िडिजटल इले��ॉिन� िस�ां त और �योग एक �ापक पु�क है , िजसम� िडिजटल इले��ॉिन� के मूल िस�ां तों और
एकीकृत प�रपथ के अनु�योगों दोनों को स�िलत िकया गया है । यह इस िवषय पर अ� उपल� समान पु�कों से कई
िवषयों म� िभ� है। पु �क का ��ेक अ�ाय, चाहे वह प�रचालन संबंधी बु िनयादी िस�ां तों या अनु�योगों से संबंिधत हो,
आरे खों और िडज़ाइन उदाहरणों के साथ सरल भाषा मे िव�ृ त �प से िचि�त िकया गया है । इसके अलावा, पु �क म� कई
नए िवषयों को स�िलत िकया गया है , जो िडिजटल इले��ॉिन� म� �िच रखने वाले िकसी भी ��� के िलए �ासंिगक ह� ।
पु �क म� ��नों के हल और �योगशालाओ से संब��त �योग भी शािमल िकये गए ह�।

य�िप िडिजटल इले��ॉिन�, के �े� म� अं�ेजी भाषा की पया� � मा�ा मे पु�के उपल� है , परं तु िह�ी भाषा म� कुछ ही
पु �क� उपल� ह� । अतः िव�ािथ�यों की भाषा स��ी किठनाइयों को तथा �वहारपरक िव�ानों के िविभ� व िव�ृ त
पा��मों को �ान मे रखते �ए इस पु�क को सरल तथा �चिलत िह�ी–भाषा मे िलखने का �यास िकया गया है , साथ
ही अं �ेजी भाषा के िव�ािथ�यों को समझने के िलए सम� तकनीकी िह�ी श�ो के अं �ेजी अनुवाद ��ेक पृ � पर ��ेक
श� के साथ ही ��ु त िकए गये ह� । हम� िव�ास है िक ��ु त पु�क अिभयां ि�की के इले��� कल / इले��ॉिन� /
इं ��म�टेशन / सूचना �ौ�ोिगकी / कं�ू टर से संबंिधत िवषयों म� िड�ोमा पा��म / �नातक उपािध पा��म एवं
इले��ॉिन� म� LukrdksRrj उपािध पा��म और कं�ू टर अनु�योग म� मा�र उपािध छा�ों के िलए उपयोगी िस�
होगी, �ोंिक इस पु �क म� िडिजटल इले��ॉिन� के िस�ां त और �ायोिगक �ावहा�रक प� पर �ापक �काश डालने
का यथासंभव �यास िकया गया है ।

इस पु �क म� पा��मानुसार अ�ाय सरल व सु�� भाषा म� िल�खत तथा उपयु � रे खािच�ों �ारा विण�त ह� । िडिजटल
इले��ॉिन� के िस�ां तों को सु�िचपू ण� िववरण, आरे खों तथा आं िकक उदाहरणों की सहायता से ��ु त िकया गया है ।
viii
��न� को हल सिहत ��ु त िकया है जो छा�ों को परी�ा की तैयारी म� सहायता �दान कर� गे । ��ेक अ�ाय के अ� म�
�योग िदए गए ह� ।

पु �क के सम� अ�ायो को समुिचत �प से �व��थत िकया गया है और ��ु तीकरण को िडिजटल इले ��ॉिन� के
बु िनयादी �ान वाले छा�ों के िलए उपयु � �र पर रखा गया है । सभी अ�ायों म� सिच� हल िकए गए उदाहरण के साथ
��ु त िकया गया है । इस पु�क को नौ अ�ायों म� िवभािजत िकया गया है । पु�क म� विण�त सभी अ�ायों का िववरण
िन� है ­

पहले अ�ाय, मे िविभ� सं�ा �णाली और कोड का िव�ृ त अ�यन, उनका �पां तरण, ऋणा�क सं�ा को �दिश�त
करने हे तु साइं ड बाइनरी नंबर, नंबर का �लोिटं ग पॉइं ट ��ु तीकरण, बाइनरी अं कगिणत, पू रक बाइनरी अं कगिणत,
अं कगिणत अित�भाव एवं बाइनरी कोड, बाइनरी कोड का अं तर­�पां तरण आिद अनु�ेदों को समािहत िकया गया है।

िडिजटल लॉिजक गे ट्स के िव�ृ त अ�यन को दू सरे अ�ाय मे स�िलत िकया गया ह� । तीसरे अ�ाय मे बू िलयन
बीजगिणत और लॉिजक सरलीकरण शािमल है । इस अ�ाय मे बू िलयन बीजगिणत, डी­मॉग� न की �मेय, और बू िलयन
�ंजकों को बूिलयन बीजगिणत, कारनाफ़ मैप (k­मैप), और सारिणक िविध �ारा सरलीकरण शािमल है ।

चौथे से छठा अ�ाय, संयोजन लॉिजक प�रपथ से संबंिधत है । इसमे संयोजन प�रपथों के िडजाइन को शािमल िकया गया
है । चौथे अ�ाय मे अंकगिणतीय प�रपथों के िडजाइन के बारे मे िव�ृ त वण�न है एवं प�रमाण तुलनकारी और �ो�ामेबल
लॉिजक िडवाइस का प�रचय है। पांचवे अ�ाय मे डाटा �ोसेिसंग प�रपथों के िडजाइन एवम् उनके अनु�योगों को
समझाया गया है । छठे अ�ाय मे िविभ� कोड का अ�यन और उनका अं तर �पा�रण के साथ ­साथ समता जनरे टर
और उनके परी�क के प�रपथ के िडजाइन से संबंिधत है।

सातवे से नौवे अ�ाय तक अनु�िमक लॉिजक प�रपथों को शािमल िकया गया है । इनमे लैच, ��प­�ॉप, ��प­�ॉप
�पां तरण, ��प­�ॉप के अनु�योग, िव�थापन रिज�र, सवा� ि�क िव�थापन रिज�र, �रं ग काउं टर, जॉनसन काउं टर,
�िमक योजक, अतु�कािलक बाइनरी काउं टर और तु�कािलक बाइनरी काउं टर शािमल है। इसके साथ­साथ
अनु�िमक लॉिजक प�रपथों के िव�े षण और िडजाइन पर भी चचा� की गई है ।

प�रिश�-A म� िडिजटल इले��ॉिन� �योग–एक प�रचय के अ�ग� त �ायोिगक काय� �ारं भ करने से पहले की जानकारी
उपल� कराई गयी है। यहाँ िडिजटल �योगशाला घटकों का प�रचया�क भाग, एकीकृत प�रपथ (IC) हे तु आव�क
सावधािनयां , और �योगशाला म� उपयोग िकए जाने वाले सुर�ा उपाय आिद को िव�ृ त �प से समझाया गया है ।
प�रिश�- B मे िडिजटल इले��ॉिन� के मानक �ािफक �तीक (ANSI / IEC मानक) �ारा अनुशंिसत लॉिजक काय� के
िलए मानक �ािफक �तीक दशा� ये गए है । प�रिश�- C म� िडिजटल �योगशाला म� उपयोग िकए जाने वाले �मु ख प�रपथ
शािमल ह� । प�रिश�- D म� िडिजटल �योगशाला म� उपयोग िकए जाने वाले �मुख िडिजटल एकीकृत प�रपथों का संि��
िववरण है , प�रिश�- E मे �ं थ सूची, और प�रिश�- F श�­सूचक है ।

इस पु�क म� िवषय व�ु की ��ुित �व��थत िकये जाने का �यास िकया गया है । सभी अ�ायों की भाषा ��, ���
और सरल होने से कारण, सभी बु�� �मता वग� के िलए यह पु �क सरल, रोचक होगी एवं साथ ही उपयोगी िवषय साम�ी
उपल� करने म� स�म होगी। हम आशा करते ह� िक यह �ावहा�रक पु �क छा�ोंको उनके �ावहा�रक �ान को बढ़ाने
और इसम� शािमल अवधारणाओं, िस�ां तों और �ि�याओं की पू री समझने के िलए एक उ�ाह बढ़ाने का काय� करे गी,
साथ ही यह �योगशाला �योगों के �भावी उपयोग करने मे सहायक िस� होगी। इस पु�क पर िट�िणयां और आलोचना
ix
�ा� करने म� हमे अ�िधक �स�ता होगी तािक इसका दू सरा सं �रण इसके उपयोग कता� ओं की संतुि� के िलए लाया
जा सके। िकसी भी रचना�क आलोचना की अ�िधक सराहना की जाएगी और उसे सहष� �ीकार िकया जाएगा।

डॉ0 िवजय िसंह िब�

ई0 अ�ण शे खर ब�गु णा
डॉ0 सुनील से मवाल

x
 िवषय - सूची

�म सं�ा पृ�

सादर समिप�त v
आभार vi
��ावना viii-x

1 सं �ा �णाली और कोड 1-46

(Number Systems and Codes)
1.1. सं�ा �णाली 1­5
(Number Systems)
1.1.1. बाइनरी सं�ा �णाली 2
(Binary Number System)
1.1.2. आ�ल सं�ा �णाली 3
(Octal Number System)
1.1.3. डे िसमल सं�ा �णाली 3
(Decimal Number System)
1.1.4. है �ाडे िसमल सं�ा �णाली 3
(Hexadecimal Number System)
1.2. सं�ा �णाली का अं तर­�पां तरण 5
(Interconversion of Number System)
1.3. अनसाइं ड सं�ा 7
(Unsigned Number)
1.4. साइं ड सं�ा 7­10
(Signed Numbers)
1.4.1 3­िबट साइं ड बाइनरी सं�ा 10
(3­bit Signed Binary Number)
1.4.2 3­ िबट बाइनरी सं�ा की सीमा 10
(Limit of 3­bit Binary Number)
1.4.3 3­ िबट बाइनरी सं �ा की �े स वै�ू 10
(Place Value of 3­bit Binary Number)
1.5. सं�ा का �लोिटं ग पॉइं ट �ितिनिध� 11­15
(Floating point representation of Number)
1.5.1. �लोिटं ग पॉइं ट �ितिनिध� 8­ िबट के �ा�प मे 12
(Floating point representation in 8­bit format)
1.5.2. �लोिटं ग पॉइं ट �ितिनिध� बायस घातांक �ा�प मे 12
(Floating point representation in Bias Exponent)
xi
 1.5.3. IEEE ­754 �लोिटं ग पॉइं ट �ितिनिध� के �ा�प मे 16
(Floating point representation in IEEE­754 format)
1.6. अं कगिणत 16­25
(Arithmetic)
1.6.1. जोड़ 16
(Addition)
1.6.2. घटाव 18
(Subtractions)
1.6.3. बाइनरी गु णा 22
(Binary Multiplication)
1.6.4. बाइनरी िवभाजन 23
(Binary Division)
1.7. अं कगिणत अित�भाव 25
(Arithmetic Overflow)
1.8. कोड् स 25­28
(Codes)
1.8.1 कोड् स का वग�करण 25
(classification of Codes)
1.8.2 कोड का अं तर­�पां तरण 27
(Interconversion of Codes)

हल की गई सम�ाए 29 ­ 46
(Solved Problems)

2 िडिजटल लॉिजक गेट्स 47-100

(Digital Logic Gates)
2.1 �ाइमरी : बु िनयादी गे ट्स 47
(Primary: Basic Gates)
2.1.1 AND गे ट 49
2.1.2 OR गे ट 52
2.1.3 NOT गे ट 55
2.1.4 बफर गे ट 57
2.2. सेकींडरी गे ट: अंकगिणत गे ट्स 58
(Secondary Gate: Arithmetic Gates)
2.2.1. Exclusive­OR गे ट 58
2.2.2. Exclusive­NOR गे ट 61
2.3. सवा� ि�क गे ट 63
(Universal Gates)
xii
 2.3.1 NAND गे ट 63
2.3.2 NOR गे ट 70

हल की गई सम�ाए 76-89
(Solved Problems)
�योगा�क 90-100
(Experiments)

3 बूिलयन बीजगिणत और लॉिजक सरलीकरण 101-159

(Boolean Algebra and Logic Simplification)
3.1. बू िलयन ��थरां क, चर और काय� 101
(Boolean Constant, Variable and Functions)
3.2. लॉिजक संचालन 101
(Logic Operation)
3.2.1. AND संचालन 101
3.2.2. OR संचालन 101
3.2.3. NOT संचालन 102
3.2.4. NAND संचालन 102
3.2.5. NOR संचालन 102
3.2.6. EX­OR और EX­NOR संचालन 102
3.3. बू िलयन बीजगिणत के सू��यां और िनयम 102
(Axioms and Laws of Boolean Algebra)
3.3.1. पू रक िनयम 103
(Complementation Law)
3.3.2. �मिविनमेय िनयम 105
(Commutative Law)
3.3.3. सहचय� िनयम 106
(Associative Law)
3.3.4. िवतरण िनयम 107
(Distributive Law)
3.3.5. िनरं कुश िनयम 109
(Idempotent Law)
3.3.6. अवशोषण िनयम 110
(Absoption Law)
3.3.7. इं नवज�न िनयम 111
(Inversion Law)
3.3.8. �थानातरण �मेय 111

xiii
 (Transposition Theorem)
3.3.9. रीडनडे �ी �मेय 112
(Redundancy Theorem)
3.3.10. डी­मॉग� न की �मेय 112
(De­Morganʼs Theorems)
3.3.11. डूअिलटी �मेय 114
(Duality Theorem)
3.4. बू िलयन िनयमों ओर �मेयों का सारां श 115
(Summarizes of Boolean Rules and Theorems)
3.5. लॉिजक प�रपथ का बु िलयन िव�लेषन 116
(Boolean Analysis of Logic Circuit)
3.5.1. लॉिजक प�रपथ के िलए बू िलयन �ंजक 116
(Boolean Expression for logic circuit)
3.5.2. लॉिजक प�रपथ के िलए स� तािलका 116
(Truth Table for Logic Circuit)
3.5.3. बू िलयन �ंजक से लॉिजक प�रपथ 118
(Logic Circuit to Boolean Expressions)
3.6. लॉिजक फं�न के िलए मानक �ितिनिध� 120
(Standard Representation for Logic Functions)
3.6.1. मानक सम आफ द �ॉड� 120
(Standard Sum of the Product)
3.6.2. मानक �ॉड� आफ द सम 120
(Standard Product of the Sum)
3.7. लॉिजक फं�न के िलए कैनोिनकल �ितिनिध� 120
(Canonical Representation for Logical Functions)
3.7.1. कैनोिनकल सम आफ द �ॉड� �प 120
(Canonical Sum of the Product form)
3.7.2. कैनोिनकल �ॉड� आफ द सम �प 121
(Canonical Product of the Sum form)
3.7.3. िमनट�� और मै�ट�� मे स�ंध 122
(Relation between Minterms and Maxterm)
3.8. बू िलयन अिभ��� का सरलीकरण 123
(Simplification of Boolean Expression)
3.8.1. बीजगिणत सरलीकरण 123
(Algebric Simplification)
3.8.2. कारनाफ़ मैप �ूनीकरण 124
(Karnaugh Map Minimization)

xiv
 3.8.3. डौंट–केयर की ��थित 137
(Donʼt Care Condition)
3.8.4. कुइने­एमसी�ूसके िविध 137
(Quine­McCluskey Method)

हल की गई सम�ाए 141 154

(Solved Problems)
�योगा�क 155-159
(Experiments)

4 सं योजन लॉिजक प�रपथ -1 : अंकगिणत प�रपथ 160-230

(Combinational Logic Circuit-1: Arithmatic Circuit)
4.1. योजक 161
(Adders)
4.1.1 आधा योजक 161
(Half adder)
4.1.2 पू ण� योजक 164
(Full adder)
4.2. �िमक बाइनरी योजक प�रपथ 168
(Binary Serial Adder Circuit)
4.2.1. �िमक बाइनरी योजक के काय� करने की �ि�या 169
(Working Process of Binary Serial Adder)
4.3. बाइनरी समानां तर योजक प�रपथ 170
(Binary Parallel Adder Circuit)
4.4. लूक­अहे ड़ कैरी योजक प�रपथ 171
(Look­Ahead Carry Adder Circuit)
4.5. 4­िबट बाइनरी समानां तर योजक का एकीकृत प�रपथ: IC 7483 174
(4­bit Binary Parallel Adderʼs Integrated Circuit: IC 7483)
4.6. घटाना 176
(Subtractor)
4.6.1. आधा घटाना 176
(Half Subtractor)
4.6.2. पू ण� घटाना 178
(Full Subtractor)
4.7. 4­िबट बाइनरी समानां तर घटाना 182
(4­bit Binary Parallel Subtractor)
4.7.1 योजक एकीकृत प�रपथ का �योग कर बाइनरी घटाना 182

xv
 (Binary Subtractor using Adder Circuit)
4.8 BCD योजक 187
(BCD adder)
4.9 प�रमाण तुलनकारी / तुलिन� 190
(Magnitude Comparator)
4.9.1 1­िबट तुलिन� 191
(1­bit Comparator)
4.9.2 2­िबट तुलिन� 192
(2­bit Comparator)
4.9.3 4­िबट तुलिन� 192
(4­bit Comparator)
4.9.4 तुलिन� एकीकृत प�रपथ 194
(Comparator Integrated Circuits)
4.10 �ो�ामेबल लॉिजक िडवाइस 196
(Programmable Logic Devices)

हल की गई सम�ाए 198-217
(Solved Problems)
�योगा�क 218-230
(Experiments)

5 सं योजन लॉिजक प�रपथ-2 : िडिजटल डाटा �ोसे िसं ग सिक�ट 231-326

(Combinational Logic Circuit: Data Processing Circuit)
5.1 म�ी�े �र 231
(Multiplexers)
5.1.1 म�ी�े �र िडजाइन 232
(Multiplexer Design)
5.1.2 बू िलयन फ़ं�न काया� �यन 235
(Boolean Function Implementation)
5.1.3 म�ी�े �र वृ� 246
(Multiplexer Tree)
5.1.4 म�ी�े �र के फायदे 248
(Advantages of Multiplexers)
5.1.5 म�ी�े �र के नुकसान 248
(Disadvantages of Multiplexers)
5.1.6 म�ी�े �र के अनु�योग 248
(Application of Multiplexers)

xvi
5.2 िडम�ी�े�र 248
(Demultiplexers)
5.2.1 िडम�ी�े�र िडजाइन 249
(Dmultiplexer Design)
5.2.2 बू िलयन फ़ं�न काया� �यन 251
(Boolean Function Implementation)
5.2.3 डीम�ी�े�र वृ� 258
(Demultiplexer Tree)
5.2.4 िडम�ी�े�र के फायदे 263
(Advantages of Demultiplexers)
5.2.5 िडम�ी�े�र के नुकसान 263
(Disadvantages of Demultiplexers)
5.2.6 िडम�ी�े�र के अनु�योग 263
(Application of Demultiplexers)
5.3 िवसंकेतक 264
(Decoders)
5.3.1 बू िलयन फ़ं�न काया� �यन 265
(Boolean Function Implementation)
5.3.2 िवसंकेतक वृ� 266
(Decoder Tree)
5.4 िड��े िडवाइस 271
(Display Devices)

5.4.1 िडिजटल िड��े यु��याँ 271

(Digital Display Devices)

5.5 संकेतक 282

(Encoders)
5.5.1 �ाथिमकता संकेतक 283
(Priority Encoders)

हल की गई सम�ाए 291-315
(Solved Problems)
�योगा�क 316-326
(Experiments)

6 सं योजक तक� प�रपथ-3 : कोड प�रवत�क एवं अ� 327-355

(Combinational Logic Circuit-3: Code Converter and others)
xvii
6.1 बाइनरी कोड 327
(Binary Code)
6.1.1 BCD कोड 327
6.1.2 Ex­3 कोड 328
6.1.3 �े कोड 328
6.2 कोड प�रवत�क 328
(Code Converter)
6.2.1 बाइनरी­से –BCD मे �पां तरण 328
6.2.2 BCD­से ­बाइनरी �पां तरण 333
6.2.3 बाइनरी­ से­ �े कोड मे �पां तरण 335
6.2.4 �े कोड से बाइनरी कोड मे �पां तरण 337
6.2.5 BCD कोड से ए� ­3 कोड मे �पां तरण 338
6.3 समता जनरे टर 341
(Parity Generator)
6.3.1 समता िबट 342
(Parity Bit)
6.3.2 सम­समता जनरे टर 343
(Even­Parity Generator)
6.3.3 सम / िवषम­समता जनरे टर 343
(Even / Odd­Parity Generator)
6.4 समता परी�क 344
(Parity Checker)
6.5 9­िबट समता जनरे टर / परी�क 345
(9­bit Parity Generator/ Checker

हल की गई सम�ाए 337-350
(Solved Problems)
�योगा�क 351-355
(Experiments)

7 अनु�िमक लॉिजक प�रपथ: लैच और ��प-�ॉप 356-438

(Sequential Logic Circuit: Latches and Flip -Flops )
7.1 अनु�िमक प�रपथ के �कार 357
(Types of Sequential Circuit)
7.2 लैच और ��प­�ॉप 358
(Latche and Flip­Flop)
7.3 लैच के �कार 359

xviii
 (Types of Latches)
7.3.1 S R लैच NOR गे ट्स के साथ 359
7.3.2 S R लैच NAND गे ट्स के साथ 362
7.3.3 गे टेड S R लैच NAND गे ट्स के साथ 365
7.3.4 D­लैच 366
7.3.5 गे टेड D­लैच 367
7.3.6 J K लैच NAND गे ट्स के साथ 368
7.3.7 T­ लैच NAND गे ट्स के साथ 369
7.4 लैच के फायदे 371
(Advantages of Latches)
7.5 लैच के नुकसान 371
(Disadvatges of Latches)
7.6 लैच के अनु�योग 371
(Application of Lathes)
7.7 ��प­�ॉप 372
(Flip­Flops)
7.7.1 ��प­�ॉप �कार 372
(Types of Flip­Flops)
7.8 ��प­�ॉप के अनु�योग 378
(Application of Flip­Flops)
7.9 ��प­�ॉप मे िट� गर करने के तरीके 378
(Types of Triggering in Flip­Flops)
7.10 JK ��प­�ॉप मे रे स अराउं ड कंडीशन 383
(Race Around Condition in JK Flip­Flop)
7.11 ��प­�ॉप के िलए अिभल�ण समीकरण 389
(Charactristic Equation for Flip­Flops)
7.12 ��प­�ॉप के अतु�कािलक और तु�कािलक इनपु ट 392
(Asynchronous and synchronous inputs of Flip­Flop)
7.13 ��प­�ॉप एकीकृत प�रपथ 395
(Flip­Flop Integrated Circuits)
7.14 ��प­�ॉप का �पां तरण 399
(Conversion of Flip­Flop)
7.15 ��प­�ॉप की मह�पू ण� िविश�ताओ 415
(Important Specifications of Flip­Flops)

हल की गई सम�ाए 417-431
(Solved Problems)

xix
�योगा�क 432-438
(Experiments)

8 अनु�िमक लॉिजक सिक�ट: रिज�रस 439-478

(Sequential Logic Circuit: Registers)
8.1 िव�थापन रिज�र 439
(Shift register)
8.1.1 �िमक इनपु ट �िमक आउटपु ट 441
(Serial Input Serial Output)
8.1.2 �िमक इनपु ट समानां तर आउटपु ट 443
(Serial Input Parallell Output)
8.1.3 समानां तर इनपु ट �िमक आउटपु ट 444
(Parallel Input Serial Output)
8.1.4 समानां तर इनपु ट समानां तर आउटपु ट 445
(Parallel Input Parallel Output)
8.2 4­िबट ि�िदशीय िव�थापन रिज�र 447
(4­bit Bidirectional Shift Register)
8.3 सवा� ि�क िव�थापन रिज�र 447
(Universal Shift Register)
8.4 रिज�र एकीकृत प�रपथ 449
(Register Integrated Circuits)
8.5 िव�थापन रिज�र के अनु�योग 455
(Application of Shift Register)

हल की गई सम�ाए 464-470
(Solved Problems)
�योगा�क 471-478
(Experiments)

9 अनु�िमक लॉिजक प�रपथ: काउं टरस 479-557

(Sequential Logic Circuit: Counters)
9.1 अतु�कािलक काउं टर 479
(Asynchronous Counters)
9.1.1 अतु�कािलक अप काउं टर 480
(Asynchronous Up Counter)
9.1.2 अतु�कािलक डाउन काउं टर 484
(Asynchronous Down Counter)

xx
 9.1.3 अतु�कािलक अप / डाउन काउं टर 489
(Asynchronous Up/Down Counter)
9.1.4 अतु�कािलक ट� नकेटे ड काउं टर 490
(Asynchronous Truncated Counter)
9.1.5 अतु�कािलक काउं टर के िलए अिधकतम �ॉक आवृि� 496
(Maximum Clock Frequency for Asynchronous Counter)
9.1.6 अतु�कािलक काउं टर प�रपथ के फायदे 496
(Advantages of Asynchronous Counters)
9.1.7 अतु�ािलक काउं टर प�रपथ के नुकसान 496
(Disadvantages of Asynchronous Counters)
9.1.8 अतु�कािलक काउं टरो के अनु�योग 497
(Application of Asynchronous Counters)
9.1.9 अतु�कािलक काउं टरो के एकीकृत प�रपथ 497
(Asynchronous Counter Integrated Circuits)
9.2 तु�कािलक काउं टर 508
(Synchronous Counter)
9.2.1 तु�कािलक बाइनरी काउं टर �रपल कैरी के साथ 508
(Synchronous Binary Counter with Ripple Carry)
9.2.2 तु�कािलक काउं टर, �रपल कैरी के साथ, के िलए अिधकतम �ॉक आवृि� 509
(Maximum Clock Frequency for Synchronous Counter with Ripple Carry)
9.2.3 तु�कािलक बाइनरी काउं टर िबना �रपल कैरी के 510
(Synchronous Binary Counter without Ripple Carry)
9.2.4 तु�कािलक बाइनरी काउं टर, िबना �रपल कैरी, के िलए अिधकतम �ॉक आवृि� 512
(Maximum Clock Frequency for Synchronous Counter without Ripple Carry)
9.2.5 तु�कािलक काउं टर का िडजाइन 512
(Design of Synchronous Counters)
9.2.6 तु�कािलक काउं टरो के एकीकृत प�रपथ 517
(Synchronous Counter Integrated Circuits)
9.3 अतु�कािलक और तु�कािलक काउं टर मे अं तर 536
(Difference Between Asynchronous and Synchronous Counters)
9.4 काउं टर के अनु�योग 536
(Application of Counters)

हल की गई सम�ाए 537-550
(Solved Problems)
�योगा�क 551-557
(Experiments)

xxi
प�रिश�-A: िडिजटल इले��ॉिन� �योग – एक प�रचय 558-577
(Digital Electronics Experiments­an Introduction)
प�रिश�- B: मानक �ािफक �तीक 578-585
(Standard Graphic Symbols)
प�रिश�-C: िडिजटल �योगशालाओं म� �यु � प�रपथ 586-590
(Circuits used in Digital Laboratory)
प�रिश�-D: िडिजटल एकीकृत प�रपथो का संि�� िववरण 591-648
(Brief Description of Digital Integrated Circuits)
प�रिश�- E: �ं थ सूची 649-650
(Bibliography
प�रिश�- F: श� सूचक 651-660
(Words Index)

xxii
 1
सं�ा �णाली और कोड
Number Systems and Codes

इले��ॉिन� प�रपथ (electronics circuit) जो दो­अव�था संचालन (two­state operation) के िलए िडज़ाइन
िकया जाता है , िडिजटल प�रपथ (digital circuit) कहलाता है । इस �कार िडिजटल प�रपथ मे िडिजटल संकेत
(digital signal) के दो अलग �र (two discrete level) होते है । ये �र (level) सदै व fuEu (low) अथवा उ�
(high) मे से िकसी एक �र का हो सकता है । ये एनालॉग संकेत की तरह समय के साथ­साथ लगातार प�रवित�त
नहीं होते है । िडिजटल �णाली (digital System) मे , िडिजटल डाटा को ि�अंक लॉिजक­0 और लॉिजक­1 (‘0ʼ
को ‘1ʼ) से �दिश�त िकया जाता है ,िजसे िबट ( Binary digit: Bit) कहते है ।दो िबट को �� (Crumb), चार िबट के
समूह को िन�ल (Nibble) और आठ िबट के समूह को एक बाइट (Byte) कहते है ।

1.1 सं �ा �णाली (Number systems)

िडिजटल इले��ॉिन� मे सं�ा �णाली का �योग सूचना को �दिश�त करने के िलए िकया जाता है । �तीको के
समूह (group of symbols) को सं�ा (number) कहते है । ��ेक �तीक की सं�ा उसके �णाली (system)
और उसकी �थान (position) पर िनभ�र करती है । सं�ा �णाली को िन�वत �दिश�त िकया जाता है ।

(Sn­1 Sn­2 Sn­3 ……. S2 S1 S0 . S­1 S­2 S­3 ……. S­m) b

पू णा� क रे िड� /बे स िब�दु आं िशक िह�ा

(integer) (base point) (fractional part)
जहां

b = सं�ा �णाली का रे िड�/बे स (समा�तः , बे स के नाम से जाना जाता है )

n = पू णा�क िह�े मे अंको की सं�ा (number of digits in the integer part)

m = आं िशक िह�े मे अं को की सं�ा (number of digits in the fractional part)

S­m= अ�तम साथ�क ि�अं क /अंक (least significant bit / digit):(LSB / LSD)

Sn­1= साथ�कतम ि�अं क /अंक (most significant bit / digit): (MSB) / MSD)

बढते �ये बे स के आधार पर सं�ा �णाली को सामा� �प से चार भागो मे बाँ टा जाता है। तािलका 1.1 मे सं�ा
�णाली का िवभाजन िदखाया गया है । ��ेक सं�ा �णाली के िलए एक बे स होता है , जो उसमे कुल िबट / अं को
की �ार��क सं�ा के बराबर होता है । ��ेक सं�ा �णाली का उ�तम मान उसके बे स से एक अं क छोटा होता
है ।

1
 तािलका 1.1: सं �ा �णाली का िवभाजन

सं �ा �णाली �ार��क सं �ाये रे िड�/बेस

(Number System) (Primary number) (Radix / base)
बाइनरी 0,1. 2
(Binary)
आ�ल 0,1, 2, 3, 4, 5, 6, 7. 8
(Octal)
डे िसमल 0,1, 2, 3, 4, 5, 6, 7, 8, 9. 10
(Decimal)

है �ाडे िसमल 0,1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F. 16

(Hexadecimal)

��ेक सं�ा �णाली को िन�वत िव�ृ त मे समझाया गया है।

1.1.1 बाइनरी सं �ा �णाली (Binary Number System)

बाइनरी सं�ा �णाली मे �ार��क दो �तीक (symbol) होते है िज�े लॉिजक­0, लॉिजक­1 से �दिश�त िकया
जाता है । तािलका 1.2 मे डे िसमल ‘0ʼ से ‘15ʼतक को बाइनरी मे �दिश�त िकया गया है ।

तािलका 1.2: डे िसमल सं �ा �णाली से बाइनरी सं �ा �णाली

डे िसमल बाइनरी डे िसमल बाइनरी

00 0000 08 1000
01 0001 09 1001
02 0010 10 1010
03 0011 11 1011
04 0100 12 1100
05 0101 13 1101
06 0110 14 1110
07 0111 15 1111

बाइनरी सं�ा �णाली मे सबसे बाईं तरफ की िबट, साथ�कतम ि�अंक (MSB) कहलाती है और दािहनी तरफ की
अ�तम साथ�क ि�अंक (LSB)। इसी तरह अ� सं�ा �णाली मे भी बाईं तरफ का अं क (number) साथ�कतम
अं क (MSD), और दािहनी तरफ की अंक (number) अ�तम साथ�क अंक (LSD) कहलाती है । िकसी भी सं�ा
�णाली को डे िसमल मे बदलने के िलए उसके ��थित वजन िविध (position weight method) का �योग िकया
जाता है ।

2
उदाहरण : बाइनरी (111.111)2 को डे िसमल मे बदलने के िलए िन�वत ��थित वजन िविध (position weight
method) का �योग करते है ।

(111.111)2 = 1 x 22 + 1 x 21 +1 x 20 + 1 x 2­1 +1 x 2­2 +1 x 2­3=(7.875)10=7.875

1.1.2 आ�ल सं �ा �णाली (Octal Number System)

आ�ल सं�ा �णाली मे �ार��क आठ �तीक (symbol) होते है , िज�े 0, 1, 2, 3, 4, 5, 6 और 7 �ारा �दिश�त
िकया जाता है , तािलका 1.3 मे डे िसमल 0 से 16, 24, 32, 40, 48, 56, 64, और 65 तक को आ�ल मे �दिश�त
िकया गया है।

तािलका 1.3: डे िसमल सं �ा �णाली से आ�ल सं �ा �णाली

डे िसमल आ�ल डे िसमल आ�ल डे िसमल आ�ल

00 000 08 010 16 020
01 001 09 011 24 030
02 002 10 012 32 040
03 003 11 013 40 050
04 004 12 014 48 060
05 005 13 015 56 070
06 006 14 016 64 100
07 007 15 017 65 101

आ�ल सं�ा �णाली को डे िसमल मे बदलने के िलए उसके ��थित वजन िविध (position weight method) का
�योग िकया जाता है ।

उदाहरण: आ�ल सं�ा (111.111)8 को डे िसमल मे बदलने के िलए िन�वत ��थित वजन िविध (position
weight method) का �योग िकया गया है।

(111.111)8 = 1 x 82 + 1 x 81 +1 x 80 + 1 x 8­1 +1 x 8­2 +1 x 8­3=73.142578125

1.1.3 डे िसमल सं �ा �णाली (Decimal Number System)

इस सं�ा �णाली को हम �ार� से ही पढ़ते आ रहे है , इसमे 10 �तीक 0, 1, 2, 3, 4, 5, 6, 7, 8,और 9 तक होते

है , इसिलए इसे डे िसमल सं�ा �णाली (बे स ­10) कहा जाता है ।

डे िसमल सं�ा �णाली को उसके ��थित वजन िविध (position weight method) से िन�वत िलखा जाता है ।

(111.111)10 = 1 x 102 + 1 x 101 +1 x 100 + 1 x 10­1+1 x 10­2+1 x 10­3

1.1.4 है�ाडे िसमल सं �ा �णाली (Hexadecimal Number System)

3
है �ाडे िसमल सं�ा �णाली मे �ार��क सोलह �तीक (symbol) होते है िज�े 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A,
B, C, D, E, और F �ारा �दिश�त िकया जाता है। तािलका 1.4 मे डे िसमल 0 से 16, 24, 32, 48, 80, 96, 255, और
256 तक को है �ाडे िसमल अंको मे �दिश�त िकया गया है । है �ाडे िसमल सं�ा �णाली को डे िसमल मे बदलने के
िलए उसके ��थित वजन िविध (position weight method) का �योग िकया जाता है ।

उदाहरण: है �ाडे िसमल सं�ा (111.111)16 को डे िसमल मे बदलने के िलए िन�वत ��थित वजन िविध (position
weight method) का �योग िकया गया है।

उदाहरण:

(111.111)16 = 1 x 162 + 1 x 161 +1 x 160 + 1 x 16­1 +1 x 16­2 +1 x 16­3=273.066650390625

तािलका 1.4: डे िसमल सं �ा �णाली से है�ाडे िसमल सं �ा �णाली

डे िसमल है�ाडे िसमल डे िसमल है�ाडे िसमल डे िसमल है�ाडे िसमल

000 000 008 008 016 010
001 001 009 009 032 020
002 002 010 00A 048 030
003 003 011 00B 064 040
004 004 012 00C 080 050
005 005 013 00D 096 060
006 006 014 00E 255 0FF
007 007 015 00F 256 100

इसी �कार हम अ� सं�ा �णाली िजसका रे िड�/बे स ‘rʼ हो, उसमे �ार��क ‘rʼ �तीक (symbol) होते है :
िज�े 0 से ‘r ­1ʼ तक �दिश�त िकया जाता है ।

उदाहरण के तौर पर हम r = 4 (िजसका रे िड� / बे स चार हो) को िन� तािलका मे डे िसमल 0 से 22 तक को

रे िड� / बे स ‘4ʼ सं�ा मे �दिश�त िकया गया है।

तािलका 1.5: डे िसमल सं �ा �णाली से बेस ­ 4 सं �ा �णाली

डे िसमल बे स­4 डे िसमल बेस­4 डे िसमल बेस­4

000 000 008 020 016 100
001 001 009 021 017 101
002 002 010 022 018 102
003 003 011 023 019 103
004 010 012 030 020 110
005 011 013 031 021 111
006 012 014 032 022 112
007 013 015 033 023 113

4
उदाहरण :

बे स – 4 (111.111)4 को डे िसमल मे बदलने के िलए िन�वत ��थित वजन िविध (position weight method) का
�योग िकया गया है ।

(111.111)4 = 1 x 42 + 1 x 41 +1 x 40 + 1 x 4­1 +1 x 4­2 +1 x 4­3=21.328125

1.2 सं �ा �णाली का अंतर­�पांतरण ( Interconversion of number system)

िन� सारणी की सहायता से हम िकसी भी एक सं�ा �णाली को दू सरे सं�ा �णाली मे बदल सकते है ।

बदलने के िलए

से बाइनरी आ�ल डे िसमल है�ाडे िसमल

Binary Octal Decimal Hexadecimal

��थित वजन िविध

(position weight
(23=8) method):
(24=16)
अ�तम साथ�क ि� बाइनरी सं�ा के ��े क
अ�तम साथ�क ि�
अंक (LSB) से शु� िबट को 2 n­1
अंक (LSB) से शु�
करते �ए साथ�कतम (जहा n बाइनरी सं�ा
करते �ए साथ�कतम
बाइनरी ि�अंक(MSB)) की की ��थित है) से गुणा
ि�अंक (MSB) की
Binary तरफ तीन­तीन िबट िकया जाता है। त��ाप
­ तरफ चार­चार िबट
के समूह बनाकर सभी गुणनफलों को
के समूह बनाकर
डे िसमल मे िलखते जोड़कर बाइनरी सं�ा
डे िसमल मे िलखते है।
है । के तु� डे िसमल सं�ा
�ा� की जा सकती है।

(22 21 20.2­12­2)
4,2,1. 0.5,0.25

आ�ल
से बाइनरी और
(8=23)
बाइनरी से
है�ाडे िसमल
��े क आ�ल
आ�ल ��थित वजन िविध
सं�ाये को तीन­तीन ­
Octal (position weight या
िबट के समू ह मे िलखते
method) आ�ल
है ।
से डे िसमल और
डे िसमल से
है�ाडे िसमल

5
�मश:

बदलने के िलए
बाइनरी आ�ल डे िसमल है�ाडे िसमल
से
Binary Octal Decimal Hexadecimal
पूणा� क भाग को
पू णा� क भाग को आठ
सोलह से बार ­बार
से बार ­बार िवभाजन
िवभाजन करते है
करते है और शेष
और शेष
(remainder िलखते
(remainder िलखते
है , पहला शेष
पू णा� क भाग को दो से है, पहला शेष
(remainder)
बार­बार िवभाजन (remainder)
अ�तम साथ�क अंक
करते है और शेष अ�तम साथ�क अंक
(LSD) होता है।
(remainder) िलखते (LSD) होता है।
िवभाजन तब तक
है , पहला शेष िवभाजन तब तक
करते है जब तक
(remainder) अ�तम करते है जब तक
भागफल शू�
साथ�क ि�अंक (LSB) भागफल शू� (zero)
(zero) न हो जाय।
होता है। िवभाजन तब न हो जाय। िभ�ा�क
िभ�ा�क भाग
तक करते है जब तक भाग (fractional
(fractional part)
भागफल शू � (zero) part) को सोलह से
डे िसमल को आठ से बार ­बार ­
न हो जाय। िभ�ा�क बार ­बार गुणा करते
Decimal गुणा करते है और
भाग (fractional है और पूणा� क भाग
पू णा� क भाग िलखते
part) को दो से बार­ िलखते है, पहला
है , पहला पूणा� क
बार गु णा करते है और पूणा� क (integer)
(integer)
उनके पूणा� क भाग को साथ�कतम अंक
साथ�कतम अंक
िलखते है , पहला (MSD) होता है। गुणा
(MSB) होता है। गुणा
पू णा� क, साथ�कतम तब तक करते है जब
तब तक करते है जब
�ीअंक (MSB) होता तक िभ�ा�क भाग
तक िभ�ा�क भाग
है । गु णा तब तक करते शू� (zero) न हो
शू� (zero) न हो
है जब तक िभ�ा�क जाय।
जाय।
भाग शू� (zero) न हो
या
जाय। या

डे िसमल से बाइनरी,
डे िसमल से बाइनरी
और बाइनरी से
और बाइनरी से
आ�ल
है�ाडे िसमल

है�ाडे िसमल से
(16=24)
बाइनरी से आ�ल
��थित वजन िविध
है�ाडे िसमल ��े क है�ाडे िसमल
या (position weight ­
Hexadecimal सं�ा को चार­चार
method)
िबट के समू ह मे िलखते
है�ाडे िसमल से
है ।
डे िसमल से आ�ल

6
�मश:

बदलने के िलए
बाइनरी आ�ल डे िसमल है�ाडे िसमल
से
Binary Octal Decimal Hexadecimal

(4=22)
बेस­4 से बाइनरी ��थित वजन िविध
बे स­4 ��े क बेस­4 सं�ा बेस­4 से बाइनरी से
और बाइनरी से (position weight
को दो ­दो िबट के है�ाडे िसमल
आ�ल method)
समूह मे िलखते है ।

डे िसमल समतु� (Decimal Equivalent): जब िकसी भी सं�ा �णाली मे केवल उस सं�ा �णाली की उ�
सं�ा ही होती है , तो इसका डे िसमल समतु� िन� सू� की सहायता से �ा� िकया जा सकता है :

डे िसमल समतु � = (rn­1) +(1­ rm)

जहाँ

r = सं�ा �णाली का रे िड� / बे स

n = पू णा�क मे िबटो / अं को की सं�ा (number of bits / digits ininteger)
m = िभ�ा�क भाग मे िबटो / अंको की सं�ा (number of bits / digits in the fractional part)

1.3 अनसाइं ड सं �ा (Unsigned Numbers)

अनसाइं ड सं�ा (unsigned Numbers) केवल शू� (zero) और धना�क (+) पू णा�को (integers) का
�ितिनिध� (representation) कर सकते है , पर ऋणा�क (­) पू णा� को का �ितिनिध� नहीं करते है । इसिलए
इ�े अं कगिणत िच� ‘+ʼ की आव�कता नहीं होती है । n­ िबट अनसाइं ड सं�ा (unsigned Numbers)‘0ʼ से
‘2n­1 तक पू णा�को का �ितिनिध� करते है ।

1.4 साइं ड सं �ा (Signed Numbers)

साइं ड सं�ा (signed Numbers) मे ‘+ʼ और ‘­‘ दोनों िच� वाली सं�ाए होती है । “+” या “­“ िच� को
क��ु टर नहीं समझता है , तो इ�े ि�अं क के �ा�प मे िलखना होता है । िकसी भी सं�ा �णाली म� उसके साइं ड
सं�ा को तीन तरह के �ा�प से िलखते है ।

1. साइं न और प�रमाण �ा�प (Sign and Magnitude format)

2. (r­1)ʼs पू रक �ा�प (r­1)ʼs compliment format
3. rʼs पू रक �ा�प (rʼs compliment format)

7
साइं न और प�रमाण �ा�प मे साथ�कतम ि�अंक (MSB) / साथ�कतम अं क (MSD) वाली सं�ा को सं�ा के साइं न
के िलए �योग िकया जाता है । साइं न ‘+ʼ को सं�ा �णाली के सं�ा और ‘­‘ को उ� सं�ा से �दिश�त
करते है । अ� िबट / सं�ा को प�रमाण के िलए होती है ।

िकसी भी सं�ा �णाली का (r­1)ʼs पू रक �ा�प (compliment format) िन� सू� की सहायता से �ा� कर
सकते है :

(r­1)ʼs पूरक �ा�प= [(rn­1) ­ N. (1­ r­m)] – N

जहाँ

r = सं�ा �णाली का रे िड� / बे स

n = पू णा�क मे िबटअं को की सं�ा (number of bits / digits in the integer part)
m = िभ�ा�क भाग मे िबट / अंको की सं�ा (number of bits / digits in the fractional part)
N = सं�ा िजसका (r­1)ʼs पू रक िनकालना हो।

और rʼs पू रक �ा�प (rʼs compliment format) िन� सू� की सहायता से िनकाल सकते है :

rʼs पूरक =(r­1)ʼs पूरक+1= [(rn­1) ­ N. (1­ r­m) – N] +1

जहाँ
r = सं�ा �णाली का रे िड�/बे स
n = पू णा�क मे िबटअं को की सं�ा (number of bits / digits in the integer part)
m = िभ�ा�क भाग मे िबट/ अं को की सं�ा (number of bits / digits in the fractional part)
N = सं�ा िजसका rʼs पू रक िनकालना हो।

यिद िकसी ऋणा�क सं�ा मे हम साथ�कतम ि�अंक (MSB) /साथ�कतम अं क (MSD) मे उस सं�ा �णाली का
उ� िबट/उ� सं�ा जोड़ते है , तो उसके,(r­1)ʼs पू रक �ा�प [(r­1)ʼs compliment format], और rʼs पू रक
�ा�प )rʼs compliment format) मे कोई बदलाव नहीं होता है, केवल साइं डऔर प�रमाण �ा�प (Sign and
Magnitude format) मे बदलाव होता है । उपरो� कथन को िन� बाइनरी सं�ा �णाली के �ारा समझाया गया
है ।

साइं ड और प�रमाण �ा�प 1ʼs पूरक �ा�प 2ʼs पूरक �ा�प

Sign & Magnitude format 1ʼs compliment format (2ʼs compliment format)
1010 ­2 ­5 ­6
11010 ­10 ­5 ­6
111010 ­26 ­5 ­6
1111010 ­58 ­5 ­6
11111010 ­122 ­5 ­6
8
 8­िबट अनसाइं ड सं�ा मे अिधकतम तु� डे िसमल 28–1=255 �ारा �दिश�त कर सकते है , जबिक 8­िबट साइं ड
सं�ा के साइं न और प�रमाण �ा�प, 1ʼs पू रक �ा�प मे अिधकतम धना�क तु� डे िसमल (Positive
8­1
equivalent decimal) को 2 ­1=127, और ऋणा�क तु� डे िसमल (negative equivalent decimal) को
28­1­1= ­127 और 2ʼs पू रक �ा�प मे अिधकतम धना�क तु� डे िसमल (Positive equivalent decimal) को
28­1­1=127, और ऋणा�क तु� डे िसमल (negative) को 28­1=­128 �ारा �दिश�त करते है । िन� तािलका मे
सं�ा �णाली को उसके साइं ड अं क मे तीन तरह के �ा�प �ारा अं तर को समझाया गया है ।

अिधकतम तु�
सं �ा ‘0ʼ शू� के मान एं ड­अराउं ड कैरी
डे िसमल

अनसाइं ड 2n­1 0=00000000

­
n­िबट की सं�ा

‘0ʼ शू� के दो मान होते है­

1. +0=00000000
साइं न और प�रमाण 2. –0=10000000
�ा�प साथ�कतम ि�अंक (MSB) दे खकर
+(2n­1­1) से ­(2n­1­1)
(Sign सं�ा ‘+ʼ है या ‘­‘ का पता लग ­
andMagnitude n­िबट की सं�ा जाता है। िबट पैटन� मे से एक िबट
format) बबा� द हो जाती है। जोड़ उस तरह
से काम नहीं करता िजस तरह हम
चाहते है।

1ʼs पूरक �ा�प ‘0ʼ शू� के दो मान होते है­ सं�ाओ को जोड़ते समय इसे
(1ʼs n­1 n­1
+(2 ­1) से ­(2 ­1) 1. +0=00000000 अ�तम साथ�क ि�अंक (LSB) मे
compliment 2. –0=11111111 जोड़ते है।
n­िबट की सं�ा
format)

‘0ʼ शू� का एक ही मान होता है­

1. +0=00000000
2. –0=100000000 (9­िबट)
यहाँ केवल आठ िबट की अनु मित
2ʼs पूरक �ा�प है,साथ�कतम ि�अंक (MSB) को
+(2n­1­1) से ­(2n­1)
(2ʼs छोड़ िदया जाता है या ओवर �ो
‘0ʼ शू� के िलए एक मान है,
compliment n­िबट की सं�ा िकया जाता है।
इसके िलए इसकी आव�कता
format) तो–0 = 00000000 जो +0 के
नहीं होती है, सं�ाओ को जोड़ते
मान के बराबर है।
समय इसे हटा दे ते है।
यही कारण है, आमतौर पर 2ʼs के
पूरक का उपयोग िकया जाता है।

9
 1.4.1 3­ िबट साइं ड बाइनरी सं �ा (3­bit Signed Binary Number)

3­िबट सं �ा अनसाइं ड साइं ड और प�रमाण �ा�प 1ʼs पूरक �ा�प 2ʼs पूरक �ा�प
000 0 +0 +0 +0
001 1 +1 +1 +1
010 2 +2 +2 +2
011 3 +3 +3 +3
100 4 ­0 ­3 ­4
101 5 ­1 ­2 ­3
110 6 ­2 ­1 ­2
111 7 ­3 ­0 ­1

1.4.2 3­ िबट बाइनरी सं �ा की सीमा (Limit of 3­bit Binary Number)

साइं ड बाइनरी सं �ा सं �ाये कुल सं �ा सं �ा की सीमा

अनसाइड़ सं�ाये 0 से 7 8 0 से (2n­1)
साइन और प�रमाण �ा�प
­3 से +3 7 (शू� दो बार ) ­(2n­1­1) से +(2n­1­1)
(Sign and Magnitude format)
1ʼs पू रक �ा�प
(1ʼs compliment format) ­3 से +3 7 (शू� दो बार) ­(2n­1­1) से +(2n­1­1)

2ʼs पू रक �ा�प
­4 से +3 8 (शू� एक बार) ­2n­1से +(2n­1­1)
(2ʼs compliment format)

1.4.3 3­ िबट बाइनरी सं �ा की �ेस वै�ू (Place Value of 3­bit Binary Number)

साइं ड बाइनरी सं �ा B2 B1 Bo
2 1
अनसाइन सं�ाये 4 = (2 ) 2 = (2 ) 1 = (20)
साइन और प�रमाण �ा�प साइन िबट
(Sign and Magnitude format) 0 = धना�क 2 = (21) 1 = (20)
1=ऋणा�क
1ʼs पू रक �ा�प
­3 2 = (21) 1 = (20)
(1ʼs compliment format)
2ʼs पू रक �ा�प
­4 2 = (21) 1 = (20)
(2ʼs compliment format)

10
1.5 सं �ा का �लोिटं ग पॉइं ट �ितिनिध� (Floating point representation of number)

पू णा� क (integer) पू ण� सं�ा या िनि�त िब�दु सं�ा (fixed point number) होती है, िजनका बे स िब�दु (base
point) सबसे कम अ�तम साथ�क ि�अंक (LSB) के बाद िनि�त (fixed) रहता है । �लोिटं ग पॉइं ट सं�ा (floating
point number) मे बे स िब�दु (base point) िकसी भी आव�क ��थित मे �ोट (float) कर सकता है । �लोिटं ग
पॉइं ट सं�ा (floating point number) बड़े से बड़े और छोटे से छोटे सं�ाओं का �ितिनिध� कर सकते है । यह
ब�त बड़ी ऋणा�क और ब�त छोटी ऋणा�क सं�ा के साथ –साथ शू� (zero) का भी �ितिनिध� कर सकते
है । �लोिटं ग पॉइं ट सं�ा (floating point number) को मु�तः तीन भागो मे िवभािजत िकया जाता है ­

1. मै निटसा (mantissa / fraction) : M

2. बे स (base) :B
3. घातां क ( exponent) :E

�लोिटं ग पॉइं ट सं�ा (floating point number) को आमतौर पर वै�ािनक संकेतन (scientific notation) मे ,
मै निटसा (M) और बे स िब�दु (base point) ‘Bʼ के घातांक (exponent) ‘Eʼ के साथ ,M x BE के �प मे ��
िकया जाता है । �लोिटं ग पॉइं ट सं�ा (floating point number) से िकसी सं�ा को िलखने के अनंत (infinite)
तरीके है। इसिलए क��ु टर �णाली केवल मानकीकरण (Normalization) सं�ा को ही �ीकार करता है ।
मानकीकरण (Normalization) को िन� दो भागो मे िवभािजत करते है ।

1. ए��ीसीट मानकीकरण (Explicit Normalization): (­1)s x 0.M x 2 E

2. इम�ीसीट मानकीकरण (Implicit Normalization): (­1)s x 1.M x 2 E

ए��ीसीट मानकीकरण (Explicit Normalization) मे बे स िब�दु (base point) से पहले लॉिजक ‘0ʼ होता है ,
और बे स िब�दु (radix point) के बाद लॉिजक ‘1ʼ होता है , जबिक इम�ीसीट मानकीकरण (Implicit
Normalization) मे बे स िब�दु (base point) के पहले लॉिजक ‘1ʼ से शु� होता है ।

पारं प�रक �प से (conventionally) या िडफ़ा� �प से (by default) हम मानकीकरण (Normalization) मे

ए��ीसीट मानकीकरण (Explicit Normalization) का �योग करते है । पर IEEE­754 मे िडफ़ा� �प से (by
default) हम इम�ीसीट मानकीकरण (Implicit Normalization) �ारा करते है ।

उदाहरण: दशमलव सं �ा (decimal number) +12345.123 को वै�ािनक सं केतन मे इस �कार िलखा

जाता है :

+12345.123 िनि�त िब�दु सं�ा (fixed point number) है । �लोिटं ग पॉइं ट सं�ा अि�तीय (unique) नहीं
है ,+12345.123 को �लोिटं ग पॉइं ट सं�ा (floating point number) मे िन�वत िलख सकते है ­

= 0.12345123 x 10 +05= +1.2345123 x 10 +04= +12.345123 x 10 +03= +123.45123 x 10 +02=

+01
+1234.5123 x 10 = +123451.23 x 10 ­01= +1234512.3 x 10 ­02

+05
ए��ीसीट मानकीकरण (Explicit Normalization): 0.12345123 x 10

11
मै िटसा (Mantissa): 12345123, और घातां क ( Exponent): +05

बेस घातांक
गुणक (Coefficient)
(Base) (Exponent)
साइ�
पूणा�क मैिटसा
(integer) (Mantissa) 10 5
0 0 12345123
बाइनरी को �लोिटं ग पॉइं ट �ितिनिध� को िन� िल�खत ��पों मे िलख सकते है :

1.5.1 �लोिटं ग पॉइं ट �ितिनिध� 8 ­ िबट �ा�प मे (Floating point representation in 8­bit
format)

Integers Floating
साइ�िबट घातांक साइं ड घातांक मैिटसा
(Sign Bit) (Exponent Sign) (Exponent) (Mantissa)
1­िबट (Bit) 1­िबट (Bit) 3­िबट (Bit) 3­िबट (Bit)

उदाहरण: बाइनरी ­110.1 को �लोिटं ग पॉइं ट �ितिनिध� 8­ िबट �ा�प (8­bit format)मे इस �कार िलखा
जाता है :

­(110.1)2 = ­(0.1101)2 x 2+3

साइ� िबट घातांक साइं ड घातांक मैिटसा

(Sign Bit) (Exponent Sign) (Exponent) (Mantissa)
डे िसमल 3= बाइनरी
­ + 110
011
1 0 011 110

1.5.2 �लोिटं ग पॉइं ट �ितिनिध� बायस घातांक �ा�प मे (Floating point representation in
bias exponent)

�लोिटं ग पॉइं ट �ितिनिध� बायस घातांक मे तीन भागो मे िवभािजत िन� �कार करते है :­

साइ� िबट घातांक िबट् स मैिटसा िबट् स

(Signed bit) (Exponent bits) (Mantissa bits)
बायस �प मे सं�हीत
(Stored in biased form)
िबट ‘0ʼ धना�क के िलए साइं ड मानकीकरण
घातां क की सीमा को अं साइं ड सं�ा
िबट ‘1ʼ ऋणा�क के िलए (signed
बनाते है ।
normalized)
(make the range of exponent
unsigned value)

12
�लोिटं ग पॉइं ट �ितिनिध� बायस घातांक को 8­ िबट �ा�प मे िन� �कार िलखते है ।

साइ� िबट बायस घातांक मैिटसा

(Sign Bit) (Bias Exponent) (Mantissa)
1­िबट (Bit) 4­िबट (Bit) 3­िबट (Bit)

4­ िबट बायस घातां क ( Exponent) मे �ूनतम (minimum) बाइनरी 0000 (डे िसमल =0) तथा अिधकतम
(maximum) बाइनरी 1111 (डे िसमल =15) बायस घातांक (bias exponent) �ए, �ोिक ये सब धना�क
(Positive) सं�ाये है ।

4­ िबट बायस घातां क ( Exponent), को 2ʼs पू रक �ा�प मे सं�ा की सीमा (Range of a number) ­8 से +7
तक होती है , लेिकन यह केवल अनसाइं ड घातां क सं�ा (0 से 15) को ही सं�हीत (stored) करता है , िजसे नीचे
तािलका की सहायता से समझाया गया है।

2ʼs पूरक �ा�प अनसाइं ड घातांक सं �ा

4­िबट साइं ड घातांक सं �ा unsigned exponent number (E)
घातां क (2ʼs compliment format) E= e + bias
(4­Bit Exponent) signed exponent number (E= e + 8)
(e)
0000 +0 8
0001 +1 9
0010 +2 10
0011 +3 11
0100 +4 12
0101 +5 13
0110 +6 14
0111 +7 15
1000 ­8 0
1001 ­7 1
1010 ­6 2
1011 ­5 3
1100 ­4 4
1101 ­3 5
1110 ­2 6
1111 ­1 7

�लोिटं ग पॉइं ट �ितिनिध� बायस घातांक को डे िसमल मे िन� �कार बदल सकते है :­

1. (­1)s x 0.M x 2 E­bias (in explicit Normalization)

13
2.(­1)s x 1.M x 2 E­bias (in Implicit Normalization)

�ितिनिध� बायस घातांक मे इम�ीसीट मानकीकरण (Implicit Normalization) का उपयोग �ादा िकया जाता
है , िजसे िन� उदाहरण �ारा समझाया गया है ­

उदाहरण: बाइनरी 101.101 को �लोिटं ग पॉइं ट �ितिनिध� बायस घातांक (bios Exponent)10­ िबट �ा�प
(format) मे इस �कार िलखा जाता है ।

बाइनरी 101.101= डे िसमल 5.625

1. ए��ीसीट मानकीकरण (Explicit Normalization)= 0.101101 x 23

�लोिटं ग पॉइं ट �ितिनिध� बायस घातांक को 10­ िबट �ा�प मे िन� �कार िलखते है।

साइ�िबट बायस घातांक मैिटसा

(Sign Bit) (Bias Exponent) (Mantissa)
1­िबट (Bit) 4­िबट (Bit) 5­िबट (Bit)
0 3+8=11 10110
0 1011 10110

बाइनरी 101.101 को �लोिटं ग पॉइं ट �ितिनिध� बायस घातां क को 10­ िबट �ा�प = 0101110110

उपरो� �लोिटं ग पॉइं ट �ितिनिध� बायस घातांक को डे िसमल मे िन� �कार बदलते है :­

(­1)s x 0.M x 2 E­bias=(­1)0 x 0.10110 x 2 11­8=1 x 0.10110 x 2 3=101.10=5.5

2. इम�ीसीट मानकीकरण (Implicit Normalization): 1.01101 x 22

�लोिटं ग पॉइं ट �ितिनिध� बायस घातांक को 10 ­ िबट �ा�प मे िन� �कार िलखते है।

साइ� िबट बायस घातांक मैिटसा

(Sign Bit) (Bias Exponent) (Mantissa)
1­िबट (Bit) 4­िबट (Bit) 5­िबट (Bit)
0 2+8=10 01101
0 1010 01101

बाइनरी 101.101 को �लोिटं ग पॉइं ट �ितिनिध� बायस घातां क को 10 ­ िबट �ा�प = 0101001101

�लोिटं ग पॉइं ट �ितिनिध� बायस घातांक को डे िसमल मे िन� �कार बदल सकते है :­

(­1)s x 1.M x 2 E­bias=(­1)0 x 1.01101 x 2 10­8=1 x 1.01101 x 2 2=101.101=5.625

14
इम�ीसीट मानकीकरण (Implicit Normalization), ए��ीसीट मानकीकरण (Explicit Normalization) से
बे हतर है ।

�लोिटं ग पॉइं ट �ितिनिध� मे हम रे िड� िब�दु (radix point), रे िड� िब�दु (radix point) से पहले की िबट,
और िस�म के रे िड� को सं�हीत नहीं कर सकते है ।

�लोिटं ग पॉइं ट �ितिनिध� सीमा और प�रशु�ता (Range and precision of floating point
representation)

ऋणा�क (negative) 0 (ज़ीरो) धना�क (positive)

अित�भाव अित�भाव
अध: �भाव (underflow)
(overflow) (overflow)
अिधकतम �ूनतम अिधकतम �ूनतम
(Maximum) (Minimum) (Maximum) (Minimum)

मै िटसा मे िजतने अिधक िबट होंगे , �ितिनिध� उतना ही अिघक सटीक (precise) होगा। लेिकन घातां क
(exponent) मे िजतने अिधक िबट होंगे, �ितिनिध� की उतनी अ�ी सीमा (range) होगी।

�लोिटं ग पॉइं ट के पारं प�रक �ितिनिध� (conventional representation) ज़ीरो और ब�त कम सं�ा को
सं�हीत नहीं कर सकता, जो इसकी सबसे बड़ी कमी है । िजसे IEEE­741 मे �ितिनिध� से दू र िकया जा सकता है ।

बायस घातांक (Biased Exponent) = अनबायस घातांक ( Unbiased Exponent) + बायस

Normalized Formula= 1.M x 2 E­bias

उदाहरण: बाइनरी ­1110.111011 को �लोिटं ग पॉइं ट �ितिनिध� बायस घातां क ( bias exponent) 8­ िबट
�ा�प (format) मे इस �कार िलखा जाता है :

­
(1110.111011)2 = ­(1.110111011)2 x 2+3
E–8=3; E=11 (डे िसमल) = 1011 बाइनरी

साइ� िबट घातांक मैिटसा

(Sign Bit) (Exponent) (Mantissa)

1 1011 110

15
 1.5.3 IEEE ­754 �लोिटं ग पॉइं ट �ितिनिध� �ा�प मे (Floating point representation in
Institute of Electrical and Electronics Engineers –754 format)

IEEE­754 मे �लोिटं ग पॉइं ट �ितिनिध� �ा�प (format) को दो मानको मे बाँ टा गया है ।

i. िसं गल �ेसीजन: (32­ िबट �ा�प)

साइ� िबट घातांक मैिटसा

(Sign Bit) (Exponent) (Mantissa)

1­िबट (Bit) 8­िबट (Bit) 23­िबट (Bit)

E­127
सं�ा का मानकीकरण (Normalize the number)= 1.M x 2

�लोिटं ग पॉइं ट �ितिनिध� से डे िसमल समतु� (Decimal Equivalent)= (­1)s x 1. M x 2 E–127

जहाँ ‘sʼ साइं ड िबट ( ‘oʼ धना�क सं�ा (positive number) के िलए , और ‘1ʼ ऋणा�क सं�ा (negative
number) सं�ा के िलए), ‘Mʼ मैिटसा (Mantissa), और ‘Eʼ घातां क ( Exponent) है ।

ii. डबल �ेसीजन: 64 ­ िबट �ा�प (Double Precision format: 64 bit)

साइ� िबट घातांक मैिटसा

(Sign Bit) (Exponent) (Mantissa)
1­िबट (Bit) 11­िबट (Bit) 52­िबट (Bit)
E­1023
सं�ा का नॉरमेलाइज (Normalize the number)= 1.M x 2
�लोिटं ग पॉइं ट �ितिनिध� से डे िसमल समतु� (Decimal Equivalent)= (­1)s x 1.M x2 E–1023

जहाँ ‘sʼ साइं ड िबट ( ‘oʼ धना�क (Positive) सं�ा के िलए , और ‘1ʼ ऋणा�क (negative) सं�ा के िलए),
‘Mʼ मैिटसा (Mantissa), और ‘Eʼ घातांक ( Exponent) है ।

1.6 अंकगिणत (Arithmetic)

क��ु टर प�रपथ डे िसमल सं�ा को नहीं समझते है , यह केवल बाइनरी सं�ा समझ पाते है । इसिलए, बाइनरी
अं कगिणत सभी �कार के संचालनो (operations) जैसे , बाइनरी जोड़, घटाना, गु णा, तथा भाग के िलए एक कुंजी
(key) की तरह काय� करते है । अतः सव��थम हम बाइनरी अं कगिणत का अ�यन कर� गे।

1.6.1 जोड़ ( addition)

i. बाइनरी जोड़ के िनयम �ारा (rules for binary addition): बाइनरी सं�ा को जोड़ने पर हमे
योग (sum) तथा कैरी (carry) �ा� होता है जो नीचे स� तािलका (truth table) मे दशा�या गया है ­

16
 इनपुट आउटपुट
A B Sum Carry
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

उदाहरण: बाइनरी सं �ा A=(10101.11)2 तथा B=(01110.11)2का योग �ा� कीिजये ?

उ�र: दी गई बाइनरी सं�ा A=(10101.11)2 तथा B=(01110.11)2का योग (100100.10)2 है ।

कैरी 1 1 1 1 1 1
‘Aʼ इनपुट 1 0 1 0 1. 1 1
‘Bʼ इनपुट 0 1 1 1 0. 1 1
जोड़ 1 0 0 1 0 0. 1 0

ii. िबना बाइनरी जोड़ के िनयम �ारा (without binary addition rules): इस तरह हम सीधे
िबना िनयम के �ारा िकसी भी सं�ा �णाली का जोड़ िन� तकनीक की भां ित कर सकते है ।

आउटपुट = कैरी x बेस + शेष (remainder)

शेष हमेशा बेस से छोटा होना चािहए (remaider always should be less than the base)

1. बाइनरी जोड़ (Binary addition)

0101 LSB से शु� करते है (1+1+1=3) :1 x 2+1 :कैरी = 1, बे स = 2, और शेष =1
0101 दू सरी िबट (िपछला कैरी 1+0+0+1=2) :1 x 2+0 : कैरी =1, बे स = 2, और शेष =0
1011 दू सरी िबट (िपछला कैरी 1+1+1+0=3) :1 x 2+1 :कैरी = 1, बे स = 2, और शेष =1
10101 साथ�कतम �ी िबट (MSB)
(िपछला कैरी 1+0+0+1=2) :1 x 2+0 :कैरी = 1, बे स = 2, और शेष =0
साथ�कतम ि�अं क [साथ�कतम ि�अं क (MSB)] कैरी =1

2. ओ�ल जोड़ (Octal addition)

0127 LSD से शु� करते है (7+1+1=9) :1 x 8+1 : कैरी = 1, बे स = 8, और शेष =1
0161 दू सरी िबट(िपछला कैरी 1+2+6+1=10) : 1 x 8+2 : कैरी =1, बे स = 8, और शेष =2
1111 दू सरी िबट(िपछला कैरी 1+1+1+1=4) : 0 x 8+4 : कैरी =0, बे स = 8, और शेष =4
1421 साथ�कतम ि�अं क (MSD)
(िपछला कैरी 0+0+0+1=1) :0 x 8 + 1 : कैरी = 0, बे स =8, और शेष =1

17
 3. डे िसमल जोड़ (Decimal addition)
0127 LSD से शु� करते है (7+2+1=10) :1 x10+ 0 :कैरी = 1, बे स = 10, और शेष =0
0162 दू सरी िबट (िपछला कैरी 1+2+6+1=10) :1 x10+ 0 : कैरी =1, बे स = 10, और शेष =0
1111 दू सरी िबट (िपछला कैरी 1+1+1+1=4) :0x10+ 4 :कैरी =0, बे स = 10, और शेष =4
1400 साथ�कतम ि�अं क (MSB) िबट
(िपछला कैरी 0+0+0+1=1) :0x10 + 1 :कैरी = 0, बे स =10, और शेष =1

4. हे�ाडे िसमल जोड़ (Hexadecimal addition)

0127 LSD से शु� करते है (7+2+1=10) :0x16 + 10 : कैरी = 0, बे स =16, और शेष =A

0162 दू सरी िबट (िपछला कैरी 0+2+6+1=9) :0x16 + 9 : कैरी = 0, बे स =16, और शेष =9
1111 दू सरी िबट (िपछला कैरी 0+1+1+1=3) :0x16 + 3 :कैरी =0, बे स =16, और शेष =3
139A साथ�कतम ि�अं क (MSB) िबट
(िपछला कैरी 0+0+0+1=1) :0x16 + 1 : कैरी = 0, बे स =16, और शेष =1

5. बेस ­4 जोड़ (Base­4 addition)

0123 LSD से शु� करते है (3+2+1=6) :1x4 + 2 : कैरी = 1, बे स = 4, और शेष =2

0122 दू सरी िबट (िपछला कैरी 1+2+2+1=6) :1x4 + 2 : कैरी = 1, बे स = 4, और शे ष =2
1111 दू सरी िबट (िपछला कैरी 1+1+1+1=4) :1x4 + 0 : कैरी =1, बे स = 4, और शेष =0
2022 साथ�कतम ि�अं क (MSB) िबट
(िपछला कैरी 1+0+0+1=2) :0x4 +2:कैरी = 0, बे स =4, और शेष =2

1.6.2 घटाव (Subtractions)

बाइनरी घटाव के िनयम �ारा (rules for binary subtraction): बाइनरी घटाव के िलए दी गई तािलका के
िनयमो का पालन करते है । सं�ा को घटाने पर हमे अं तर (difference) तथा उधार (borrow) �ा� होता है जो
नीचे स� तािलका (truth table) मे दशा�या गया है ­

इनपुट आउटपुट

अंतर उधार
A B
Difference Borrow
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0

18
 उदाहरण: बाइनरी सं �ा A=(10101.11)2 से B=(01110.11)2 को घटाइए ?

उ�र: दी गई बाइनरी सं�ा A=(10101.11)2 तथा B=(01110.11)2का घटाव (0011 1.00)2 है ।

0 1 ­ ­ ­ ­ ­
उधार (Borrow)
1 0 0 ­ ­ ­ ­
‘Aʼ इनपुट 1 0 1 0 1. 1 1
‘Bʼ इनपुट 0 1 1 1 0. 1 1
अंतर
0 0 1 1 1. 0 0
(difference)

िबना बाइनरी घटाव के िनयम �ारा (without binary subtraction rules): इस तरह हम सीधे िबना िनयम
के िकसी भी सं�ा �णाली का घटाना िन� तकनीक की भां ित कर सकते है

1. बाइनरी घटाव (binary subtraction)

1010 अ�तम साथ�क ि�अंक (LSB) से शु� करते है : ‘0ʼ से ‘1ʼ को नहीं घटाया जा सकता है । इसिलए हमे
दू सरी िबट से उधार (बे स + सं�ा) लेना होगा ।
1001 (2 + 0 = 2) पहली िबट (2 –1 = 1) दू सरी िबट( 0 – 0 = 0); तीसरी िबट (0 – 0 = 0)
0001 साथ�कतम ि�अं क (MSB) (1–1)=0

2. ओ�ल घटाव (Octal subtraction)

1010 LSD से शु� करते है : 0 से 1 को नहीं घटाया जा सकता है । इसिलए हमे दू सरे अं क से उधार (बे स +
सं�ा) लेना होगा.
1001 (8 + 0 = 8) पहला अं क (8–1= 7) दू सरा अं क (0 – 0 = 0); तीसरा अंक (0 – 0 = 0)
0007 MSD (1–1=0)

3. डे िसमल घटाव (Decimal subtraction)

1010 LSD से शु� करते है: 0 से 1 को नहीं घटाया जा सकता है। इसिलए हमे दू सरे अं कसे उधार (बे स + सं�ा)
लेना होगा
1001 (10 + 0 = 10) पहला अंक (10 – 1 = 9) दू सरा अं क (0 – 0 = 0); तीसरा अंक (0 – 0 = 0)
0009 MSD अं क (1–1=0)

4. हे�ाडे िसमल घटाव (Hexadecimal subtraction)

1010 LSD से शु� करते है : 0 से 1 को नहीं घटाया जा सकता है । इसिलए हमे दू सरे अंक से उधार (बे स +
सं�ा) लेना होगा

19
1001 (16 + 0 = 16) पहला अंक (16–1= 15=F) दू सरा अं क (0 – 0 = 0); तीसरा अं क (0 – 0= 0)
000F MSD(1–1 = 0)
5. बेस­4 घटाव (Base ­4 subtraction)

1010 LSD से शु� करते है : 0 से 1 को नहीं घटाया जा सकता है । इसिलए हमे दू सरे अंक से उधार (बे स+सं�ा)
ले ना होगा
1001 (4 + 0 = 4) पहला अं क (4–1= 3) दू सरा अं क (0 – 0 = 0); तीसरा अंक (0 – 0 = 0)
0003 MSD(1–1=0)

घटाना जोड़ िविध �ारा

i. (r­1)ʼs पूरक अंकगिणत �ारा (Complement Arithmetic)

अब तक अंकगिणत के अ�यन मे िबना साइं ड सं�ाओ को िलया गया है । िबना साइं ड सं�ाओ के अं कगिणत
का लॉिजक, साइं ड के सं�ाओ पर लागू नहीं होता है । साइं ड सं�ाओ का �ितिनिध� को ऊपर िब�दु 1.4 मे
समझाया गया है ।

साइं ड नंबरो के जोड़ व घटाना (r­1)ʼs पू रक और rʼs पू रक का उपयोग करके िकया जाता है । (r­1)ʼs पू रक का
कलन िविध (algorithm) नीचे िदया गया है । मान लीिजये ‘Aʼ और ‘Bʼ दो साइं ड सं�ा (signed number) है ।

1. साइं ड सं�ा का �ितिनिध� करने के िलए आव�क िबट / अं क की सं�ा (n) को िनकालने के िलए
िकतने िबट / सं�ा की आव�कता होगी को िन� सू� (formula) से �� िकया जा सकता है ।

िबट / अंक की आव�कता होगी (n)=(rn­1­1) ≥ A, B, अंकगिणत आउटपुट मे जो भी अिधकतम

(maximum) हो

2. ऋणा�क सं�ा (negative number) का (r­1)ʼs पू रक िन� सू� की सहायता से िनकाल सकते है :

(r­1)ʼs पूरक �ा�प= [(rn­1) ­ N. (1­ r­m)] – N

जहाँ
r = सं�ा �णाली का रे िड� / बे स
n = पू णा�क भाग मे िबट/ अंको की सं�ा (number of bits / digits in the
integer part)

m = िभ�ा�क भाग मे िबट/ अं को की सं�ा (number of bits / digits in

the fractional part)

N = िजसका (r­1)ʼs पू रक िनकालना हो।

20
 3. सं�ायों को जोड़ दे ते है ।
4. यिद कैरी आता है तो उसे योग के LSB / LSD मे जोड़ दे ते है।
5. यिद MSB / MSD मे उस सं�ा �णाली की उ� सं�ा (highest value) आती है तो उ�र ऋणा�क
(negative) होगा,यह इस जोड़ के (r­1)ʼs पू रक के �ा�प (format) मे होगा। लेिकन यिद MSB /
MSD उस सं�ा �णाली की िन� सं�ा (lowest value) आती है तो उ�र धना�क (positive) होगा।

ii. rʼs पूरक अंकगिणत �ारा (rʼs Complement Arithmetic)

rʼs पू रक (rʼs compliment) का उपयोग कर साइं ड सं�ायों (numbers) के जोड़ व घटाना िन� कलन िविध
(algorithm) �ारा िकया जाता है । मान लीिजये ‘Aʼ और ‘Bʼ दो साइं ड सं�ाये है ।

1. साइं ड सं�ायों का �ितिनिध� करने के िलए आव�क िबट / अं क की सं�ा (n) को िनकालने के िलए
िकतने िबट / अंक आव�कता होगी को िन� सू� (formula) से समझा जा सकता है ।

िबट/ अंक की आव�कता होगी (n)=(rn­1­1) ≥ A, B, और अंकगिणत आउटपुट मे जो भी

अिधकतम हो

2. ऋणा�क सं�ा का (rʼs compliment ) िन� सू� की सहायता से िनकाल सकते है :

rʼs पूरक =(r­1)ʼs पूरक + 1= [(rn­1) ­ N. (1­ r­m) – N] +1

जहाँ

r = सं�ा �णाली का रे िड� / बे स

n = पू णा�क भाग मे िबट / अं क की सं�ा
(number of bits / digits in the integer part)
m = िभ�ा�क भाग मे िबट / अंक की सं�ा

(number of bits / digits in the fractional part)

N = िजसका rʼs पू रक िनकालना हो।

3. सं�ायों को जोड़ दे ते है।

4. यिद कैरी आता है तो उसे योग (sum) हटा (discard) दे ते है।
5. यिद MSB / MSD मे उस सं�ा �णाली की उ� सं�ा (highest value) आती है तो उ�र ऋणा�क
(negative), योग के rʼs पू रक (rʼs compliment ) के बराबर होगा। लेिकन यिद MSB / MSD मे उस
सं�ा �णाली की िन� सं�ा (lowest value)आती है तो उ�र धना�क (Positive) होगा।

21
 1.6.3 बाइनरी गुणा ( Binary Multiplication)

बाइनरी सं�ाओ का गु णा करने की दो िविधयों है , एक पे पर िविध और दू सरी क��ु टर िविध �ारा दोनों मे
िन�िल�खत गु णा िनयमो का पालन करना होता है ­

0 x 0= 0; 0 x 1= 0; 1 x 0= 0; 1 x 1= 1,

i. पेपर िविध: इस िविध मे बाइनरी सं�ाओ का गु णा, डे िसमल गु णा करने के समान है । गु �

(multiplicand) और गु णक के ��ेक िबट गु णा कर उनके आं िशक �ॉड� को जोड़ दे ते है ।

उदाहरण : बाइनरी 1101 को 110 से गुणा करे ?

उ�र:

1101
x110
0000
1101x
1101xx
1001110

गु णक का अ�तम साथ�क ि�अंक (LSB) ‘0ʼ है। तो पहला �ॉड� ‘0ʼ होगा। गु णक की अगली दो िबट् स ‘1ʼ है , तो
अगले दो आं िशक �ॉड� (partial product) गु � (multiplicand) के बराबर होंगे। सारे आं िशक �ॉड� (partial
product) का जोड़ इसका उ�र होगा।

ii. क��ू टर िविध: क��ू टर एक समय मे केवल दो सं �ाओ को कैरी के साथ जोड़ सकता है । इसिलए पे पर
िविध का �योग नहीं कर सकते है। एक p ­ िबट सं�ा को दू सरे p­िबट सं�ा से गु णा करने p ­ िबट
गु � रिज�र (multiplicand register) और 2p ­ िबट गुणक / �रज़� रिज�र की आव�कता होगी।
गु णक को गु णक / �रज़� रिज�र के बाएँ p ­ िबट मे रखा जाता है , और दाय� p ­ िबट को शू� कर िदया
जाता है । गु � (mupliplicand) को M रिज�र रखते है। MQ रिज�र बाएँ ओर एक ­ िबट िश�
करवाते है। यिद ‘0ʼ िबट बाएँ ओर �थानात�रत होती है , तो MQ रिज�र मे 0 जोड़ दे ते है । यिद ‘1ʼ िबट
बाएँ ओर �थानात�रत होती है , तो MQ रिज�र मे गु � (multiplicand) जोड़ दे ते है । इस िविध को चार
बार करते है, तो हमे �रज़� आं िशक �ॉड� (partial product) MQ रिज�र मे �ा� हो जाता है।

उदाहरण : बाइनरी 1101 को 0110 से क��ु टर िविध गुणा करे ?

क��ु टर िविध

MQ रिज�र 01100000
िश� MQ बाएँ 011000000 (0­िबट बाएँ ओर �थानात�रत हो रहा है , शू� को MQ से जोड़े )
शू� जोड़े 0000

22
आं िशक सम MQ मे 11 0 0 0 0 0 0
िश� MQ बाएँ 110000000 (1­िबट बाएँ ओर �थानात�रत हो रहा है , M को MQ से जोड़े )
M जोड़े 1101
आं िशक सम MQ मे 10001101
िश� MQ बाएँ 100011010 (1­िबट बाएँ ओर �थानात�रत हो रहा है , M को MQ से जोड़े )
M जोड़े 1101
आं िशक सम MQ मे 0100111
िश� MQ बाएँ 01001110 (0­िबट बाएँ ओर �थानात�रत हो रहा है , शू� को MQ से जोड़े )
M जोड़े 0000
अं ितम सम MQ रिज�र मे 1 0 0 1 1 1 0

1.6.4 बाइनरी िवभाजन (Binary Division)

गु णा की भां ित, िवभाजन भी दो िविधयों �ारा कर सकते है , पहली पेपर िविध और दू सरी क��ु टर िविध �ारा।

i. पेपर िविध मे बाइनरी सं�ाओ का भागफल , डे िसमल भागफल के समान होता है।

उदाहरण : बाइनरी 110110 को 110 से िवभाजन करे ?

110 110110 1001

110
000110
110
000

भा� (dividend)= भाजक (divisor) x भागफल (quotient)+ शेषफल (remainder)

भाजक (divisor) 110, भा� (dividend) के पहली 3­िबट से िवभाजन हो जाएगा। और शेषफल शू � आएगा।
भाजक (divisor) 110, 0001 से िवभाजन नहीं होगा तो भाजक मे ‘0ʼ रखकर िफर िवभाजन की कोिशश कर� गे यिद
नहीं हो रहा होगा तो िफर भागफल मे ‘0ʼ रखकर िवभाजन करे गे । अब भाजक (divisor) 110 भा� (dividend) से
पू रा िवभािजत हो गया और शेषफल (remainder) शू� आ जाएगा।

ii. क��ु टर िविध �ारा बाइनरी िवभाजन

क��ु टर िविध �ारा भाग �िमक घटाव से िकया जाता है । माना हम 8 ­ िबट भा� (dividend) को 4 ­ िबट
भाजक (divisor) से भाग दे रहे हो, तो भागफल (quotient) MQ रिज�र के दाय� तरफ, और शेषफल
(remainder) बाएँ तरफ िदखता है। भा� (dividend) को MQ रिज�र मे �ोर करते है , भाजक
(divisor) को D रिज�र मे। भाजक D(divisor) को भा� (dividend) से घटाते है । यिद घटाते समय बोरो
(borrow) की आव�कता होती है तो, प�रणाम ऋणा�क (negative) होगा। उस ��थित मे D भाजक

23
 (divisor) को MQ रिज�र मे जोड़ दे ते है , और बोरो न लेने पर �रज़� धना�क (Positive) होगा। यिद
घटाने के बाद �रज़� धना�क (Positive) रहता है तो, MQ रिज�र के अ�तम साथ�क ि�अंक (LSB) मे
1 जोड़ दे ते है।
MQ रिज�र को 1­ िबट बाएँ ओर िश� करते है । िश� िबट को कैरी �ैग मे �ोर िकया जाता है ।इस
�ि�या को तब तक जारी रखते है जब तक D रिज�र की सारी – िबट िश� न हो जाय। अं त मे हमे
भागफल (quotient), MQ रिज�र के दाय� तरफ, और शेषफल (remainder) बाएँ तरफ िमल जाता है।

उदाहरण : बाइनरी 1101 को 0110 से क��ु टर िविध से भाग करे ?

क��ु टर भाग िविध

MQ रिज�र 0000 1101
D को घटाए 0110 (बोरो लेने की ज�रत �ई)
MQ 1010 1101 (तो �रज़� ऋणा�क (negative) होगा )
D जोड़े 0110
MQ रिज�र 10000 1101 (मूल सं�ा )
िश� MQ बाएँ 10 0 0 0 1 1010
D को घटाए 0110 (बोरो लेने की ज�रत �ई)
MQ 1011 1010 (तो �रज़� ऋणा�क (negative) होगा)
D जोड़े 0110
MQ रिज�र 10001 1010
िश� MQ बाएँ 10 0 0 1 1 0100
D को घटाए 0110 (बोरो लेने की ज�रत �ई)
MQ 110 1 0100 (तो �रज़� ऋणा�क (negative) होगा)
D जोड़े 0110
MQ रिज�र 10011 0100
िश� MQ बाएँ 100110 1000
D को घटाए 0110 (बोरो लेने की ज�रत नहीं �ई)
MQ 0000 1000 (तो �रज़� धना�क (positive) होगा )
1 जोड़े 0000 00 01
MQ रिज�र 0000 10 01
िश� MQ बाएँ 00001 0010
D को घटाए 0110 (बोरो लेने की ज�रत �ई)
MQ 1011 0010 (तो �रज़� ऋणा�क (negative) होगा
D जोड़े 0110
MQ रिज�र 10001 0010 (उ�र )

�रज़� शेषफल (remainder) 0 0 0 1 और भागफल (quotient) 0 0 1 0

24
1.7 अंकगिणत अित�भाव (Arithmetic Overflow)

अं कगिणत अित�भाव (Overflow) तब होता है जब सं�ा का प�रमाण (magnitude) िबट के आकार �ारा
अनुमत सीमा से अिधक (range allowed by exceeds) हो जाता है । जब अंकगिणत मे �रज़� मे िबट /अंक की
सीमा उसके मु� िबट / अंक से पार (exceeds) कर जाती है तो इसे अंकगिणत अित�भाव (Arithmetic
Overflow) कहते है। अित�भाव (Overflow) एक संकेत (signal) प�रवत�न का कारण बनता है ।

1.8 कोड् स (Codes)

कोडस िकसी सूचना को �दिश�त करने की एक �ि�या (format) होती है । सूचना कोई सं�ा (number),
वण�माला (alphabet), और �तीक (symbol) हो सकते है िजसको हम और मशीने आसानी से समझ सके।
क��ु टर िस�म केवल बाईनरी मशीन कोड़ समझता है।

1.8.1 कोड् स का वग�करण (Classificaton of Codes)

बाईनरी कोड मु�तः दो �कार के होते है ­

1. बाईनरी भा�रत कोड (Weighted Code)

2. बाईनरी गै र ­ भा�रत कोड (Non­ weighted Code)

1. बाईनरी भा�रत कोड (binary weighted Code)

बाइनरी भा�रत कोड (Weighted Code) कोड मे अं क / िबट का भार उसके ��थित पर िनभ�र करता है । जैसे
डे िसमल 123 कोड मे सं�ा ‘1ʼ का भार 100, ‘2ʼ का भार 20, और ‘3ʼ का भार 3 है । BCD Code (8421 कोड ),
2421 कोड, 5211 भा�रत कोड (Weighted Code) के उदाहरण है :

2. बाइनरी कोडे ड डे िसमल कोड (BCD Code)

BCD कोड या बाइनरी कोडे ड डे िसमल कोड एक भा�रत बाइनरी कोड (Weighted Binary Code) है , िजसमे
��ेक डे िसमल सं�ा को चार िबट के �प मे �दिश�त करते है । जैसे 8421, 2421, और 5211 कोड । BCD
कोड को 8421 के �प मे भी जाना जाता है । नीचे तािलका मे डे िसमल सं�ायों के मा� (Valid) BCD कोड को
दशा� या गया है ।

डे िसमल अंक 0 1 2 3 4 5 6 7 8 9

BCD कोड 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

25
BCD कोड 4 – िबट बाइनरी फ़ारमैट मे होते है । BCD कोड मे कुल बाइनरी सं�ायों की सं�ा 24 =16 (0 से 15
तक ) होती है , जहाँ मा� (Valid) BCD कोड 10 (0 से 9 तक) है , और अमा� (Invalid) BCD, 6 (10 से 15 तक)
है ।

इसी �कार आठ – िबट बाइनरी फ़ारमैट मे, कुल बाइनरी सं�ायों की सं�ा 28 = 256 (0 से 255 तक ), जहाँ
मा� BCD (Valid BCD) कोड सं�ा =10 8/4=100 है , और अमा� BCD ( Invalid BCD) कोड 256 ­100=156
है ।

3. 2421 कोड

डे िसमल अं क 0 1 2 3 4 5 6 7 8 9
2421
0000 0001 0010 0011 0100 1011 1100 1101 1110 1111
मा� कोड
2421
­ ­ 1000 1001 1010 0101 0110 0111 ­ ­
अमा� कोड

4. 5211 कोड

यह डे िसमल सं�ा को 4 ­ िबट के �प मे दशा� ता है । इस कोड को परावत�क (reflective) कोड भी कहा जाता है,
�ोिक इस कोड मे डे िसमल 9 (1111) को 0 (0000) कोड के पू रक है , और इसी तरह 8 और 1, कोड 7 और 2, 6
और 3, 5 और 4 के पू रक है ।

डे िसमल अंक 0 1 2 3 4 5 6 7 8 9
5211
0000 0001 0011 0101 0111 1000 1010 1100 1110 1111
मा� कोड
5211
­ 0010 0100 0110 0111 ­ ­ ­ ­ ­
अमा� कोड

5. बाइनरी गैर ­ भा�रत कोड (Non­ weighted Code)

बाइनरी गै र ­ भा�रत कोड (non­ weighted Code): वे भा�रत कोड (Weighted Code) कोड जो िबट /अं क के
भार पर िनभ�र नही करते है , बाइनरी गै र ­ भा�रत कोड कहलाते है। िन� बाइनरी गै र ­ भा�रत कोड के उदाहरण
है :

6. �े कोड (Gray code) या साइिकिलक कोड(Cyclic Code):

�े कोड (Graycode) या च�ीय कोड(Cyclic Code) मे ��ेक दू सरे कोड मे केवल एक िबट की ��थित मे ही
प�रवत�न होता है । इसे समान दू री कोड (unit distance code) भी कहते है ।

26
डे िसमल अं क 0 1 2 3 4 5 6 7 8
�े कोड
0000 0001 0011 0010 0110 0111 0101 0100 1100
(Gray Code)

डे िसमल अं क 9 10 11 12 13 14 15
�े कोड
1101 1111 1110 1010 1011 1001 1000
(Gray Code)

1.8.2 कोड का अंतर­�पांतरण ( Interconversion of Codes)

1. बाइनरी कोड को �े कोड मे बदलना (Binary to Gray Code Conversion)

माना 5 –िबट बाइनरी कोड B4 B3 B2 B1 B0 िदये गये है िजनको �े कोड G4 G3 G2 G1 G0 मे बदलना है। बाइनरी
कोड को �े कोड मे प�रवित�त करने के िलए हम साथ�कतम ि�अंक (MSB) से शु� करते LSB की तरफ िन� का
पालन करते �ये बढ़ते है ।

(MSB) (LSB)

Binarycode B4 B3 B2 B1 B0

Graycode G4 G3=B4 � B3 G2=B3 � B2 G1=B2 � B1 G0=B1 � B0

2. �े कोड को बाइनरी कोड मे बदलना (Gray to Binary Code Conversion)

माना 5 –िबट �े कोड G4 G3 G2 G1 G0 िदये गये है िजनको बाइनरी B4 B3 B2 B1 B0 कोड मे बदलना है । �े कोड
को बाइनरी कोड मे प�रवित�त िन�ानुसार करते है ।

(MSB) (LSB)
Binarycode G4 G3 G2 G1 G0

Graycode B4 B3=(B4 � G3) B2=(B3 � G2) B1=(B2 � G1) B0=(B1 � G0)

3. ईए�­3 कोड (Ex­3code)

ईए�­3 कोड (Ex­3 code), आ� पू रक कोड (Self­Complementary Code) का एक उदाहरण है ।इस कोड मे
ईए�­3 (Ex­3) का 1ʼs पू रक (1ʼs compliment) उस डे िसमल सं�ा का 9ʼs पू रक (9ʼs compliment) होता
है । डे िसमल 4 (0100) का ए�­3 डे िसमल 7 (0111) होता है । 0111 का 1ʼs पू रक (1ʼscompliment) 1000
यह डे िसमल 5 का ए�­3 कोड है ,डे िसमल 5, 4 का 9ʼs पू रक (9ʼs compliment) है।

27
नीचे तािलका मे डे िसमल सं�ाओं (1 से 9) का ईए�­3 कोड (Ex­3code) कोड है ।

डे िसमल ईए�­3 (Ex­3)

0 0011
1 0100
2 0101
3 0110
9ʼs Compliment 4 0111 1ʼs Compliment
5 1000
6 1001
7 1010
8 1011
9 1100

यह एक संशोिधत गै र ­ भा�रत कोड (modifiednon­ weighted code), BCD कोड है। इसे BCD कोड मे तीन
जोड़ने पर �ा� िकया जा सकता है । ईए�­3 कोड (Ex­3code) चार – िबट बाइनरी कोड है। ईए�­3 (Ex­3)
कोड, कुल बाइनरी सं�ायों की सं�ा 24 =16 (0 से 15 तक ), जहाँ मा� (Valid ) ईए�­3 (Ex­3)कोड 10 है ,
और अमा� ( Invalid) ईए�­3 (Ex­3) कोड 6 [0000,0001, 0010, 1101, 1110, 1111] है।

ईए�­3 कोड (Ex­3code) को अनु�िमक कोड (sequential code) भी कहा जाता है, �ोिक ��ेक �िमक
कोड (successive code) िप�ले कोड (preceding code) के एक बाइनरी सं�ा आगे होता है।

28
 हल की गई सम�ाए (Solved problems)

1. डे िसमल (79.5625)10 को बाइनरी, आ�ल, हे�ाडे िसमल और इसके िवपरीत बदले ?

उ�र
i. डे िसमल (79.5625)10 को बाइनरी
उपरो� डे िसमल मे पू णा� क भाग 79 है । पू णा�क भाग को बाइनरी मे बदलने के िलए इसे बाइनरी के बे स
(दो) से बार ­बार िवभाजन करते है , और शेष (remainder) िलखते है , पहला शेष (remainder) अ�तम
साथ�क ि�अं क (LSB) होता है । िवभाजन तब तक करते है जब तक भागफल शू� (zero) न हो जाय।

दी �ए सं �ा भागफल शेष
÷ बेस (Quotient) (Remainder)
(Division)
79 ÷2 39 1 LSB
39 ÷2 19 1
19 ÷2 9 1
9 ÷2 4 1
4 ÷2 2 0
2 ÷2 1 0
1 ÷2 0 1 MSB

उपरो� डे िसमल मे िभ�ा�क भाग 0.5625 है । िभ�ा�क भाग (fractional part) को बाइनरी मे बदलने
के िलए इसे बाइनरी के बे स (दो) से बार ­बार गु णा करते है , और पू णा� क भाग िलखते है , पहला पू णा� क
साथ�कतम ि�अंक( MSB) होता है । गु णा तब तक करते है जब तक िभ�ा�क भाग (fractional part) शू�
(zero) न हो जाय।

डे िसमल िभ� x गुणनफल कैरी

बेस (Product) (पूणा�क)
(Multiplication) (Integer
Part)
0.5625× 2 1.125 1(MSB)
0.125 × 2 0.25 0
0.25 × 2 0.50 0
0.50 × 2 1.00 1 (LSB)

नोट : इस �ि�या मे यिद िभ� शू� नहीं आए तो, इस �ि�या को केवल पाँ च िबट तक ही लेते है।

29
 ii. डे िसमल (79.5625)10 को आ�ल
उपरो� डे िसमल मे पू णा� क भाग 79 है। पू णा� क भाग को आ�ल मे बदलने के िलए इसे आठ से बार ­बार
िवभाजन करते है और शेष (remainder) िलखते है , पहला शेष (remainder) LSD होता है । िवभाजन तब
तक करते है जब तक भागफल शू� (zero) न हो जाय।
दी �ए सं �ा भागफल शेष
÷ बेस (Quotient) (Remainder)
(Division)
79 ÷ 8 9 7 (LSD)
9÷ 8 1 1
1÷ 8 0 1 साथ�कतम
ि�अं क(MSD)

उपरो� डे िसमल मे िभ�ा�क भाग (fractional part) 0.5625 है । िभ�ा�क भाग (fractional part) को
आ�ल मे बदलने के िलए इसे आठ से बार ­बार गु णा करते है और पू णा�क भाग िलखते है , पहला पू णा� क
साथ�कतम अंक (MSD) होता है । गु णा तब तक करते है जब तक िभ�ा�क भाग शू� (zero) न हो जाय।

डे िसमल िभ� x गुणनफल कैरी

बेस (Product) (Integer
(Multiplication) Part)
0.5625 × 8 4.5 4 (MSB)
0.5 × 8 4.0 4 (LSB)

डे िसमल (79.5625)10= आ�ल (117.44)8

iii. डे िसमल (79.5625)10 को हे�ाडे िसमल

उपरो� डे िसमल मे पू णा�क भाग 79 है। पू णा� क भाग को हे�ाडे िसमल मे बदलने के िलए इसे सोलह से
बार ­बार िवभाजन करते है , और शेष (remainder) िलखते है , पहला शेष (remainder) LSD होता है ।
िवभाजन तब तक करते है जब तक भागफल शू � (zero) न हो जाय।
दी �ए सं �ा भागफल शेष
÷ बेस (Quotient) (Remainder)
(Division)
79 ÷ 16 4 15 (F)(LSD)
4÷ 16 1 4 (MSD)

उपरो� डे िसमल मे िभ�ा�क भाग (fractional part) 0.5625 है । िभ�ा�क भाग (fractional part) को
हे �ाडे िसमल मे बदलने के िलए इसे सोलह से बार ­बार गु णा करते है , और पू णा�क भाग िलखते है , पहला

30
पू णा� क साथ�कतम अंक (MSD) होता है । गु णा तब तक करते है जब तक िभ�ा�क भाग शू� (zero) न हो
जाय।

डे िसमल िभ� x गुणनफल कैरी

बेस (Product) (Integer
(Multiplication) Part)
0.5625 × 16 9.0 9 (MSB)

डे िसमल (79.5625)10 = हे�ाडे िसमल (4F.9)16

iv. बाइनरी (1001111.1001)2 को डे िसमल

��थित वजन िविध (position weight method) के �योग करके

(1001111.1001)2

(1001111)2 =1×26+0×25+0×24+1×23+1×22+1×21+1×20= 64 + 8 + 4 + 2 + 1 =79

(.1001)2=1×2­1+0×2­2+0×2­3+1×2­4=0.5+ 0.0625=0.5625

बाइनरी (1001111.1001)2= डे िसमल (79.5625)10

v.आ�ल (117.44)8 को डे िसमल

��थित वजन िविध (position weight method) के �योग करके

(117.44)8=1 ×82+1×81+7×80+ 4 x 8­1 + 4 +8 ­2 = 64+8+7+0.5+0.0625=(79.5625)10

आ�ल (117.44)8 = डे िसमल (79.5625)10

vi. हे�ाडे िसमल (4F.9)16को डे िसमल

��थित वजन िविध (position weight method) के �योग करके

(8F.9)16=4 ×161+15×160+ 9 x 16­1 = 64+15+0.5625=(79.5625)10

हे�ाडे िसमल (4F.9)16= डे िसमल (79.5625)10

vii. बाइनरी (1001111.1001)2 को आ�ल

(1001111.1000001)2

आ�ल का बे स आठ होता है जो बाइनरी के तीन गु ना (23=8) होता है , इसिलए अ�तम साथ�क ि�अं क
(LSB) से शु� करते �ए साथ�कतम ि�अंक(MSB) की तरफ तीन­तीन िबट के समूह बनाकर डे िसमल मे
31
 िलखते है। यिद तीन के �ु प नही बन रहे हो तो पू णा� क भाग के बाईं ओर िभ�ा�क के दािहनी ओर जीरो
जोड़ दे ते है ।
(1001111.1001)2 = (001)(001)(111).(100)(100)=117.44

बाइनरी (1001111.1001)2= आ�ल (117.44)8

viii. बाइनरी (1001111.1001)2 को हे�ाडे िसमल

(1001111.1000001)2

हे �ाडे िसमल का बे स सोलह होता है जो बाइनरी के चार गु ना (24=16) होता है , इसिलए अ�तम साथ�क
ि�अं क (LSB)से शु� करते �ए साथ�कतम �ीअं क (MSB) की तरफ चार–चार िबट के समूह बनाकर
डे िसमल मे िलखते है। यिद चार के �ुप नही बन रहे हो तो पू णा� क भाग के बाईं और िभ�ा�क (fractional)
के दािहनी मे जीरो जोड़ दे ते है ।

(1001111.1001)2 = (0100) (1111).(1001)= (4F.9)16

बाइनरी (1001111.1001)2= हे�ाडे िसमल (4F.9)16

ix. आ�ल (117.44)8 को बाइनरी

आ�ल सं�ा का बे स आठ होता है जो बाइनरी के तीन गुना (8 = 23) होता है को ��ेक आ�ल सं�ा
को तीन­तीन िबट के समूह मे िलखते है।
(117.44)8 = 001 001 111. 100 100 =(1001111.1001)2

आ�ल (117.44)8=बाइनरी =(1001111.1001)2

x. हे�ाडे िसमल (4F.9)16 को बाइनरी

हे �ाडे िसमल सं�ा का बे स सोलह होता है जो बाइनरी के चार गु ना (16 = 24) होता है को ��ेक
हे �ाडे िसमल सं�ायों को चार – चार िबट के समूह मे िलखते है ।
(4F.9)16= 0100 1111 . 1001 =(1001111.1001)2

हे�ाडे िसमल (4F.9)16 = बाइनरी =(1001111.1001) 2

2. डे िसमल (79.5625)10 को बेस­4 और इसके िवपरीत बदले ?

उ�र
डे िसमल (79.5625)10 को बेस­4
उपरो� डे िसमल मे पू णा� क भाग 79 है । पूणा� क भाग को बेस ­ 4 मे बदलने के िलए इसे चार से बार ­बार
िवभाजन करते है , और शेष (remainder) िलखते है , पहला शेष (remainder) LSD होता है । िवभाजन तब
तक करते है जब तक भागफल शू� (zero) न हो जाय।

32
 दी �ए सं �ा ÷ बेस भागफल शेष
(Division) (Quotient) (Remainder)
79 ÷4 19 3 (LSD)
39 ÷4 4 3
19 ÷4 9 0
9 ÷4 1 1 (MSD)

उपरो� डे िसमल मे िभ�ा�क भाग (fractional part) 0.5625 है । िभ�ा�क भाग (fractional part) को
बे स ­ 4 मे बदलने के िलए इसे चार से बार ­बार गु णा करते है , और पू णा� क भाग िलखते है , पहला पू णा� क
साथ�कतम अंक (MSD) होता है । गु णा तब तक करते है जब तक िभ�ा�क शू� (zero) न हो जाय।

डे िसमल िभ� x बेस गुणनफल कैरी

(Multiplication) (Product) (Integer Part)
0.5625× 4 2.25 2 (MSB)
0.25 × 4 1.0 1 (LSB)

डे िसमल (79.5625)10 = बेस ­ 4 (1033.21)4

2
3. ि�घात समीकरण (quadratic equation) x � (11) y x � (22) y � 0 का हल x=3 और x=6 है, तो
ि�घात समीकरण मे सं �ा का बेस ‘yʼ �ा होगा ?

उ�र
इसे दो तरह से हल कर सकते है ­
2
i. ि�घात समीकरण (quadratic equation) x � (11) y x � (22) y � 0 ,

2
बे स ‘yʼ को डे िसमल मे बदलने पर x � ( y � 1) x � ( 2 y � 2 ) � 0

उपरो� समीकरण मे x=3 या x=6 मे से कोई भी एक मान रखने पर

= ( 3 ) 2 � ( y � 1) 3 � ( 2 y � 2 ) � 0 ; or ( 6 ) 2 � ( y � 1) 6 � ( 2 y � 2 ) � 0

y �8

ii. िकसी ि�घात समीकरण का हल x=3 और x=6 है। तो इसका मान ( x � 3)( x � 6 ) � 0 होगा।
2
� x 2 � ( 9 )10 x � (18 )10 � 0 ,इस समीकरण को x � (11) y x � (22) y � 0 से तुलना करने पर­

,
(9 )
10 � (11 ) y � 9 � y � 1, y � 8 (18 )10 � ( 22 ) y � 18 � 2 y � 2 , y � 8

4. बाइनरी (11.11)2 को डे िसमल ?

33
 उ�र
जब भी िकसी सं�ा �णाली मे केवल उ� सं�ा होती है , तो इसका डे िसमल समतु� िन� सू� की
सहायता से िनकाल सकते है :
डे िसमल समतु � = (22­1) +(1­2­2)= (3.75)10

5. आ�ल (77.77)8 को डे िसमल ?

उ�र
जब भी िकसी सं�ा �णाली मे केवल उ� सं�ा होती है , तो इसका डे िसमल समतु� िन� सू� की
सहायता से िनकाल सकते है :
डे िसमल समतु � = (82­1) +(1­8­2)= (63.984375)10

6. िन�िल�खत सं चालन (operation) िकसी एक सं �ा �णाली (number system) के िलए सही है।
��े क सं चालन के िलए सं भािवत आधार (base) िनधा��रत करे ?

i. 1234 + 5432 = 6666

ii. 41/3=13
iii. √41=5

उ�र
i. यह जोड़ आधार­7 (base­7) से अिधक सं�ा �णाली के िलए मा� है, �ोिक यहाँ उपयोग िकया गया
सबसे बड़ा अं क ‘6ʼ है ।
ii. माना इस संचालन मे अं को का बे स ‘bʼ है ­
�41�b
� �13�b
�3�b
उपरो� को डे िसमल मे बदलते पर
�4b � 1� � �1b � 3� � b � 8
�3�
यह संचालन बे स ‘8ʼ सं�ा �णाली के िलए मा� है ।

iii. माना इस संचालन मे अं को का आधार ‘bʼ है ­

� 41 � b � �5�b
उपरो� को डे िसमल मे बदलते पर
� �
4b � 1 � �5�
दोनों तरफ वग� (square) करने पर
4b+1=25; b= 6
यह संचालन बे स 8 सं�ा �णाली के िलए मा� है ।

34
7. एक नई सं �ा �णाली मे, ‘Aʼ और ‘Bʼ लगातार सं �ा (successive number) है, िजसमे
(AB)x = (25)10 और (BA)x = (31)10 है। A, B, और x का मान िनकािलए ?

उ�र: A=3, B=4, और x=7.

यिद ‘Aʼऔर ‘Bʼ लगातार सं�ा ( successive number)हो , तो B = A + 1 होगा। िन� को डे िसमल मे
बदलने पर
(A . B)x = (25)10; A . x + B = 25; A . x + A + 1=25; A . x + A = 24 (1)
और
(B . A)x = (31)10; B . x + A = 31; (A + 1) . x + A = 31; A . x + x + A = 31 (2)
(A . x + A) + x = 31; 24 + x=31; x = 7

समीकरण (1) मे ‘xʼ का मान रखने पर; A = 3, B = A + 1 = 4.

8. आधार x और y के सं भािवत मान �ात कीिजए , यिद (73)x=(54)y.

उ�र: (8,11)
िन� को डे िसमल मे बदलने पर

7x+3=5y+4; 7x­5y=1

आधार ‘xʼ और ‘yʼ के संभािवत मान (3,4) और (8,11)। लेिकन (3,4) संभव नही ं है , �ोिक, 73 सं�ा का
आधार ­ 3 (base ­ 3) नही ं हो सकता।

9. डे िसमल सं �ा 1234567 को पै�ड BCD (packed BCD) �प मे दशा�ने के िलए िकतने बाइट् स
(bytes) की आव�कता होती है ?

उ�र
8­िबट एक बाइट् स के बराबर होता है । इसिलए डे िसमल सं�ा 01 23 45 67 को पै �ड BCD �प मे दशा� ने
के िलए िकतने 4 बाइट् स की आव�कता होगी।

10. एक डे िसमल सं �ा का 4­िबट, 2ʼs पूरक �ितिनिध� (2ʼcompliment representation) 1000 है ।

वह सं �ा �ात कीिजये ?

उ�र: (­) 8
डे िसमल सं�ा का 4­िबट 2ʼs पू रक �ितिनिध� (2ʼs compliment representation) 1000 है । सबसे
पहले साथ�कतम ि�अंक (MSB) के िबट को दे खते है , यहाँ साथ�कतम ि�अंक (MSB) िबट ‘1ʼ है , तो यह
ऋणा�क सं�ा (negative number) है। और इसका प�रमाण (magnitude) 1000 का 2ʼs पू रक
(0111+1=1000 = 8) होगा।

35
11. यिद A= 0101 और B=1011 (2ʼs कॉ���म�ट फ़ारमैट मे हो ) तो A­B और B­A को साइं ड और
प�रमाण �ा�प (Sign and Magnitude format), 1ʼs पूरक �ा�प (1ʼs compliment format),
और 2ʼs पूरक �ा�प (2ʼs compliment format) मे िल�खए ?

उ�र:
यिद A=0101 = +5
और B=1011 (2ʼs पू रक फ़ारमैट मे हो )= ­ (1011 का 2ʼs पू रक फ़ारमैट)=­5 (0100+1)

तो A­B = 5­ (­5) = 10

और B­A = ­5 ­ 5=­10

(­10) को िन� �ा�प मे िनम�त िलखते है ­

i. साइं ड और प�रमाण �ा�प (Sign and Magnitude format) = 1 1010

ii. 1ʼs पू रक �ा�प (1ʼs compliment format)=10101= (+10 = 01010=1ʼs compliment
10101)
iii. और 2ʼs पू रक �ा�प (2ʼs compliment format)=10110
=(+10= 01010 = 2ʼs compliment 10110)

12. यिद A = 1101 (1ʼs पूरक फ़ारमैट मे हो ) और B=1011 (2ʼs पूरक फ़ारमैट मे हो ) तो A+B को
साइं ड और प�रमाण �ा�प (Sign and Magnitude format), 1ʼs पूरक �ा�प (1ʼs compliment
format), और 2ʼs पूरक �ा�प (2ʼs compliment format) मे िल�खए ?

उ�र
यिद A = 1101 (1ʼs पू रक फ़ारमैट मे हो )=­( 1101 का 1ʼs पू रक फ़ारमैट)=­2 (0010)
और B=1011 (2ʼs पू रक फ़ारमैट मे हो )= ­ (1011 का 2ʼs ʼपू रक फ़ारमैट)=­5 (0100+1)

तो A+B = (­2)+(­5)=­7

­7 को िन� तीन �ा�पमे िन�वत िलखते है ­ Sign bit magnitude

i. साइं ड और प�रमाण �ा�प (Sign and Magnitude format) = 1 111

ii. 1ʼs पू रक �ा�प (1ʼs compliment format) =1000=(+7 = 0111=1ʼs compliment (1000)
iii. और 2ʼs पू रक �ा�प (2ʼs compliment format)=1001
=(+7 = 0111=2ʼs compliment (1001)

13. बाइनरी 0.00110 को 10­िबट �ोिटं ग िब�दु �ितिनिध� मे िलखो ?

उ�र
बाइनरी 0.00110 का नॉरमेलाइज ��प = 0.110 x 2­2

36
 िफर 5­िबट मैनिटसा (Mantissa) बनाने के िलए 110 के आगे दो जीरो लगाकर 5­िबट के फ़ारमैट मे िलखते
है ।

5­िबट मैनिटसा (Mantissa)=11000

इ�पोन�ट (Exponent) ­2 है। ­2 को 4­िबट �ा�प मे दो िविध* से िलख सकते है :

1. 2ʼs पूरक : 1ʼs पू रक + 1= 1101+ 0001=1110

2. बायस इ�पोन�ट : 2ʼs पू रक की सीमा (­8 से 7 तक) होती है , इसमे बड़ी सं �ा 8 है , तो इसे excess­8
कहते है , ­2 इ�पोन�ट (Exponent) को 4­िबट बायस इ�पोन�ट �ा�प मे =­2 + 8 = 6 = 0110

िविध* साइ� िबट 4­िबट घातांक

5­िबट मैिटसा (Mantissa)
(Method) (Sign Bit) (4­bit Exponent)
2ʼs पू रक 0 1110 11000
बायस इ�पोन�ट 0 0110 11000

14. डे िसमल 1259.12510 को IEEE­754 के िसं गल �ेसीजन (32­ िबट फ़ारमैट) मे िलखो ?

उ�र
डे िसमल को IEEE­754 के िसंगल �े सीजन (32­ िबट फ़ारमैट) मे िन� �कार िलखते है :­
पहले डे िसमल (1259.125)10 को बाइनरी मे िलखते है । जो िन�वत है ­

1259.12510 =+(10011100011.001)2

इसके बाद बाइनरी सं�ा का नॉरमेलाइज (Normalize the number) =1.0011100011001x 2 10

िफर 13­िबट मैनिटसा (Mantissa) के आगे 10 जीरो लगाकर 23­िबट के फ़ारमैट मे िलखते है।

23­िबट मैनिटसा (Mantissa)=00111000110010000000000

और 8­ िबट इ�पोन�ट (Exponent)=127+10=137=(10001001)2 है । {E­127=10}

साइ� िबट 8­िबट घातांक

23­िबट मैिटसा (Mantissa)
(Sign Bit) (8­bit Exponent)
0 10001001 00111000110010000000000

15. IEEE­754 के िसं गल �ेसीजन सं �ा 40400000H को डे िसमल समतु� (Decimal Equivalent)

मे िलखो ?

उ�र:
IEEE­754 के िसंगल �े सीजन सं�ा को हे�ाडे िसमल मे िदया गया है इसे पहले बाइनरी मे बदलते है , जो
िन� है :­

37
 40400000H= (0100 0000 0100 0000 0000 0000 0000 0000)2

साइ� िबट 8­िबट घातांक

23­िबट मैिटसा (Mantissa)
(Sign Bit) (8­bit Exponent)
0 10000000 10000000000000000000000

िसंगल �े सीजन डे िसमल समतु� (Decimal Equivalent) फॉमू�ला = (­1)s x 1.Mx 2 E­127

यहाँ साइ� िबट धना�क (Positive) (s=0),घातां क ( Exponent) [E=(10000000)2=(128)10],और

­1
मै िटसा (m=2 =0.5) है।

इसका डे िसमल समतु� (Decimal Equivalent)= (­1)0 x 1. 5x2 128­127

इसका डे िसमल समतु� (Decimal Equivalent)= 1 x 1. 5 x2=(3)10

16. डे िसमल 1259.12510 को IEEE­754 के डबल �ेसीजन (64­ िबट फ़ारमैट) मे िलखो ?

उ�र
डे िसमल को IEEE­754 के डबल �े सीजन (64­ िबट फ़ारमैट) मे िन� �कार िलखते है :­
पहले डे िसमल (1259.125)10 को बाइनरी मे िलखते है । जो िन�वत है ­

1259.12510 =+(10011100011.001)2

10
इसके बाद बाइनरी सं�ा का नॉरमेलाइज (Normalize the number)= 1.0011100011001 x 2

िफर 13­िबट मैिटसा (Mantissa) के आगे 22 जीरो लगाकर 52­िबट के फ़ारमैट मे िलखते है ।

52­िबट मैिटसा (Mantissa)=0011100011001000000000000000000000000000000

और 11­ िबट घातां क ( Exponent) =1023+10=1033=(10000001001)2 है । {E­1023=10}

साइ� िबट 11­िबट घातांक

52­िबट मैिटसा (Mantissa)
(Sign Bit) (11­bit Exponent)
0 10000001001 0011100011001000000000000000000000000000000

17. 8+ 9 =17 को 1ʼs पूरक बाइनरी अंकगिणत (1ʼs Complement Binary Arithmetic) से स�ािपत
करो ?

उ�र
चरण (Step1): बाइनरी अंकगिणत के िलए िबट नंबरों की आव�कता होगी

38
 (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम (maximum)
n= (rn­1­1) ≥ 17 {यहाँ r=2 है)
n=6
चरण (Step)2: +8 के िलए 1ʼs पू रक (1ʼs compliment )= 001000
+9 के िलए 1ʼs पू रक (1ʼs compliment )= 001001

चरण (Step)3: बाइनरी जोड़

कैरी 010000
001000
001001
010001
यहाँ साथ�कतम ि�अं क (MSB) मे उस सं�ा �णाली की िन� सं�ा (lowest value)‘0ʼ है । बाइनरी सं�ा
का साइं ड धना�क (Positive) होगा ।

�रज़� = +(010001)=+17

18. 8 – 9 = 8+(­ 9) =­1 को 1ʼs पूरक बाइनरी अंकगिणत (1ʼs Complement Binary Arithmetic)
से स�ािपत करो ?

उ�र
चरण (Step)1: िबट नंबरों की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 1 का अिधकतम
n= (rn­1­1)≥9 {यहाँ r=2 है)
n=5
चरण (Step)2: +8 के िलए 1ʼs पू रक (1ʼs compliment )= 001000
­9 के िलए +9 (01001) का 1ʼs पू रक (1ʼs compliment )=10110

चरण (Step)3: बाइनरी जोड़

कैरी 00000
01000
10110
11110
यहाँ उ�र के साथ�कतम ि�अं क (MSB) मे उस सं�ा �णाली की उ� सं�ा (highest value)‘1ʼ है ।
बाइनरी सं�ा का साइं ड ऋणा�क (negative) उसका 1ʼs पू रक (1ʼs compliment ) होगा = ­00001

�रज़� =­(00001)=­1

19. (­8)+(­ 9) =­17 को 1ʼs पूरक बाइनरी अंकगिणत (1ʼs Complement Binary Arithmetic) से
स�ािपत करो ?

39
 उ�र
चरण (Step)1: िबट नंबरों की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम
n= (rn­1­1)≥ 17 {यहाँ r=2 है)
n=6
चरण (Step)2: ­8 के िलए +8 (001000) का 1ʼs पू रक (1ʼs compliment )= 110111
­9 के िलए +9 (001001) का 1ʼs पू रक (1ʼs compliment )=110110

चरण (Step)3: बाइनरी जोड़

कैरी 101100
110111
110110
1 101101
कैरी आया है उसे LSB मे जोड़ दे ते है । +1
101110

यहाँ उ�र के साथ�कतम ि�अं क (MSB) मे उस सं�ा �णाली की उ� सं�ा (highes tvalue)‘1ʼ है ।
सं�ा का साइं ड ऋणा�क (negative) उसका 1ʼs पू रक (1ʼs compliment ) होगा = ­(010001)= ­17

20. 8+ 9 =17 को 2ʼ s पूरक बाइनरी अंकगिणत (2ʼs Complement Binary Arithmetic) से स�ािपत
करो ?

उ�र
चरण (Step)1: िबट नंबरों की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम (Max.)
n= (rn­1­1)≥ 17 {यहाँ r=2 है)
n=6
चरण (Step)2: +8 के िलए 2ʼs पू रक (2ʼs compliment )= 001000
+9 के िलए 2ʼs पू रक (2ʼs compliment )= 001001

चरण (Step)2: बाइनरी जोड़

कैरी 010000
001000
001001
010001
यहाँ साथ�कतम ि�अंक(MSB) मे उस सं�ा �णाली की िन� सं�ा (lowest value) ‘0ʼ है । सं�ा का
साइं ड धना�क (Positive) होगा।
�रज़� = +(010001)=+17

21. 8 – 9 = 8+(­ 9) =­1 को 2ʼs पूरक बाइनरी अंकगिणत (2ʼs Complement Binary Arithmetic)
से स�ािपत करो ?
40
 उ�र
चरण (Step)1: िबट नंबरों की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 1 का अिधकतम
n= (rn­1­1)≥ 9 {यहाँ r=2 है)
n=5
चरण (Step)2: +8 के िलए 1ʼs पू रक (1ʼs compliment )= 001000
­9 के िलए +9 (01001) का 1ʼs पू रक (1ʼs compliment )=10110

चरण (Step)3: बाइनरी जोड़

कैरी 00000
01000
10110
11110
यहाँ उ�र के साथ�कतम ि�अं क (MSB) मे उस सं�ा �णाली की उ� सं�ा (highest value) ‘1ʼ है ।
सं�ा का साइं ड ऋणा�क (negative) उसका 1ʼs पू रक (1ʼs compliment ) होगा = ­00001

�रज़� =­(00001)=­1

22. (­8)+(­ 9) =­17 को 2ʼs पूरक बाइनरी अंकगिणत (2ʼs Complement Binary Arithmetic)से
स�ािपत करो ?

उ�र

चरण (Step)1: िबट नंबरों की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम

n= (rn­1­1)≥ 17 {यहाँ r=2 है)
n=6
चरण (Step)2: ­8 के िलए +8 (001000) का 2ʼs पू रक (2ʼs compliment )= 111000
­9 के िलए +9 (001001) का 2ʼs पू रक (2ʼs compliment )= 110111

चरण (Step)3: बाइनरी जोड़

कैरी 100000
111000
110111
1 101111
कैरी आता है तो उसे हटा (discard) दे ते है ।
यहाँ उ�र के साथ�कतम ि�अं क (MSB) मे उस सं�ा �णाली की उ� सं�ा (highest value) ‘1ʼ है ।
सं�ा का साइं ड ऋणा�क उसका 2ʼs पू रक (2ʼs compliment ) होगा िन� होगा ­

= ­{(010000)+1=­(010001)=­17

41
23. 8+ 9 =17 को 9ʼs पूरक बाइनरी अंकगिणत (9ʼs Complement Binary Arithmetic) से स�ािपत
करो ?

उ�र
चरण (Step)1:अं को की की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम
n= (rn­1­1)≥ 17 {यहाँ r=10 है)
n=3

चरण (Step)2: +8 के िलए 9ʼs पू रक (9ʼs compliment )= 008

+9 के िलए 9ʼs पू रक (9ʼs compliment )= 009

चरण (Step)3: डे िसमल जोड़

कैरी 010
008
009
017
यहाँ MSD मे उस सं�ा �णाली की सं�ा (lowest value) ‘0ʼ है । सं�ा का साइं ड धना�क
(Positive) है ।

�रज़� =+17

24. 8 – 9 = 8+(­ 9) =­1 को 9ʼs पूरक बाइनरी अंकगिणत (9ʼs Complement Binary Arithmetic)
से स�ािपत करो ?

उ�र
चरण (Step)1:अं को की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 1 का अिधकतम (maximum)
n= (rn­1­1)≥ 9 {यहाँ r=10 है)
n=2
चरण (Step)2: +8 के िलए 9ʼs पू रक (9ʼs compliment )= 08
­9 के िलए +9 = 09 का 9ʼs पू रक (9ʼs compliment )=(100­1)­09=90

{(r­1)ʼs पूरक �ा�प= [(rn­1)­ N. (1­ r­m)]­ N}

चरण (Step)3:

डे िसमल जोड़
कैरी 10
08
90
98
42
 यहाँ उ�र के MSD मे उस सं�ा �णाली की उ�तम सं�ा (highest value) ‘9ʼ है। सं�ा का साइं ड
ऋणा�क (negative) उसका 9ʼs पू रक (9ʼs compliment ) होगा =­ (99­98)=­1

25. (­8)+(­ 9) =­17 को 9ʼs पूरक बाइनरी अंकगिणत (9ʼs Complement Binary Arithmetic) से
स�ािपत करो ?

उ�र
चरण (Step)1: अंको की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम (maximum)
n= (rn­1­1)≥ 17 {यहाँ r=10 है)
n=3

चरण (Step)2: ­8 के िलए +8 (008) का 9ʼs पू रक (9ʼs compliment )= 999­008=991

­9 के िलए +9 (009) का 9ʼs पू रक (9ʼs compliment )=999­009=990

चरण (Step)3: डे िसमल जोड़

कैरी 10
991
990
1981
कैरी आया है उसे LSD मे जोड़ दे ते है। +1
982
यहाँ उ�र के MSD मे उस सं�ा �णाली की उ� सं�ा (highest value)‘9ʼ है । सं�ा का साइं ड
ऋणा�क (negative) उसका 9ʼs पू रक (9ʼs compliment ) होगा = ­(999­982)= ­17

26. 8 + 9 =17 को 10ʼs पूरक बाइनरी अंकगिणत (10ʼs Complement Binary Arithmetic)से
स�ािपत करो ?

उ�र: +17
चरण (Step)1: अंको की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 17 का अिधकतम (maximum)
n= (rn­1­1)≥ 17 {यहाँ r=10 है)
n=3
चरण (Step)2: +8 के िलए 10ʼs पू रक (9ʼs compliment )= 008
+9 के िलए 10ʼs पू रक (9ʼs compliment )= 009

चरण (Step)3: डे िसमल जोड़

कैरी 010
008
009
017

43
 यहाँ MSD मे उस सं�ा �णाली की तम सं�ा (lowest value) ‘0ʼ है। सं�ा का साइं ड धना�क
(Positive) होगा।

27. 8 – 9 = 8+(­ 9) =­1 को 10ʼs पूरक बाइनरी अंकगिणत (10ʼs Complement Binary
Arithmetic) से स�ािपत करो ?

उ�र:
चरण (Step)1: अं को की आव�कता होगी (n)= (rn­1­1)≥ 8, 9, 1 का अिधकतम (maximum)
n= (rn­1­1)≥ 9 {यहाँ r=10 है)
n=2

चरण (Step)2: +8 के िलए 10ʼs पू रक (10ʼs compliment )= 08

­9 के िलए +9 = 09 का 10ʼs पू रक (10ʼs compliment )={(100­1)­
09}=90+1=91

rʼs पूरक �ा�प=(r­1)ʼs पूरक +1 = [{(rn­1)­ N. (1­ r­m)}­ N] +1

चरण (Step)3: डे िसमल जोड़

08
91
99
यहाँ उ�र के MSD मे उस सं�ा �णाली की उ�तम सं�ा (highest value)‘9ʼ है । सं�ा का साइं ड
ऋणा�क (negative) उसका 10ʼs पू रक (10ʼs compliment ) होगा =­{(99 ­ 99)+1} = ­1

28. (­8)+(­ 9) =­17 को 10ʼs पूरक बाइनरी अंकगिणत (10ʼs Complement Binary Arithmetic)से
स�ािपत करो ?

उ�र
चरण (Step)1:अं को की आव�कता होगी (n)= (rn­1­1)≥8, 9, 17 का अिधकतम (maximum)
n= (rn­1­1)≥ 17 {यहाँ r=10 है)
n=3

चरण (Step)2: ­8 के िलए +8 (008) का 10ʼs पू रक (10ʼs compliment )={(999­008)+1}=992

­9 के िलए +9 (009) का 10ʼs पू रक (10ʼs compliment )={(999­009)+1}=991

चरण (Step)3: डे िसमल जोड़

कैरी 10
992
991
44
 1983
कैरी आता है तो उसे हटा (discard) कर दे ते है ।
यहाँ उ�र के MSD मे उस सं�ा �णाली की उ�तम सं�ा (highest value) ‘9ʼ है। सं�ा का साइं ड
ऋणा�क (negative) उसका 10ʼs पू रक (10ʼs compliment ) होगा = ­{(999­983)+1}= ­17

इसी �कार हम अ� सं�ा �णाली के िलये भी कर सकते है ।

29. (+15) + (+9) =+24 अंकगिणत जोड़ की जांच करो ?

उ�र
+15= 01111
+ 9 = 01001
­08 = 11000
यहाँ दो धना�क सं�ायों (positive numbers) का जोड़ ऋणा�क (negative) आ रहा है , जो गलत है ।
मु� िबट आकार (5­िबट) मे उ�र ­8 आ रहा है , जो गलत है , जबिक 6 ­िबट मे सही उ�र आ रहा है।
(+24= 011000) जो अित�भाव (Overflow) का कारण बनता है ।

अित�भाव (Overflow) को िबट नंबरों की सही सं�ाओ �ारा समा� िकया जा सकता है । 6­ िबट बाइनरी
फ़ारमैट मे िलखने पर –
+15= 001111
+ 9 = 001001
+24= 011000

30. (­15) + (­9) =­24 अंकगिणत जोड़ की जांच करो ?

उ�र

­15= 1 0 1 1 1 1
­9=101001
+24=0 1 1 0 0 0
यहाँ दो ऋणा�क सं�ायों(negative numbers) का जोड़ धना�क (Positive) आ रहा है, जो गलत है ।
मु� िबट आकार (6 ­िबट) मे उ�र +24 आ रहा है , जो गलत है , जबकी 7 ­ िबट मे सही उ�र आ रहा है ।

(­24= 1011000) जो अित�भाव (Over flow) का कारण बनता है । 7­िबट बाइनरी फ़ारमैट मे िलखने पर­

­15= 1 0 0 1 1 1 1
­9=1001001
­24= 1 0 1 1 0 0 0

45
 जब दो िवपरीत िच�ो को एक साथ जोड़ा जाता है तो कभी भी अित�भाव (Overflow) नही होगा । दो 4­िबट
बाइनरी जोड़ मे यिद प�रणाम 15 से अिधक आए तो अित�भाव (Overflow) हो जाता है। जोड़ के पां चवे
िबट को छोड़ िदया जाता है , शेष चार िबट मे गलत प�रणाम उ�� होता है ।

31. िडिजटल प�रपथ मे िकस �कार की सं �ा �णाली का उपयोग िकया जाता है और �ो?

उ�र
िडिजटल प�रपथ और �णाली,बाइनरी सं�ा का उपयोग करते है । इसका आधार ­ 2 होता है , �ोिक इस
सं�ा �णाली मे ‘0ʼ और ‘1ʼ सं�ा का �योग िकया जाता है, िजसे िडिजटल प�रपथ और �णाली अ�ी तरह
समझते है ।

32. मान लीिजए आधार­3 (base­3) मे िकसी सं �ा को 210 िलखा जाता है। इसे हे�ाडे िसमल मे कैसे
िलख�गे?

उ�र: 15H
पहले आधार­3 की सं�ा 210 को डे िसमल मे बदल�गे­
(210)3 =2 x 32+1 x 31+० x 31 =18+3=21

21 डे िसमल को हे �ा डे िसमल मे बदल�गे

भाजक भा� शेषफल

divisor Dividend remainder
16 21 ­ ­
16 1 5 LSD
16 0 1 MSD

33. िन�िल�खत �ृंखला म�,एक ही पूणा�क को अलग­अलग सं �ा �णाली म� �� िकया गया है, �ृंखला
म� लु� सं �ा (missing number) का मान �ा� कर� ?

123, 102, 43, X, 33, 30.

उ�र: X=36
िहट और ट� ायल िविध से­ पहले वाली सं�ा का बे स 4 से बड़ा होगा, �ोिक इसमे सबसे बड़ी सं�ा 3 है ।
(123)4=(27)10 =(102)5 = (43)6 = (X)7 = (33)8=(30)9=(27)10

इसमे (27)10 को सं�ा �णाली के बढ़ते �ये �म म� िलखा गया है । इसिलए X का मान (36)6 होगा।

46
 2
िडिजटल लॉिजक गेट्स
Digital Logic Gates

गे ट्स, िडिजटल �णाली (digital System) के मूलभूत िडजाइन के भाग है । यहाँ लॉिजक (तक�) (logic) श� का
�योग इसिलए िकया गया है िक इस तरह के उपकरण (device) मे लॉिजक के िनण�य लेने की �मता होती है ।
िडिजटल गे ट्स मे एक या एक से अिधक इनपु ट्स और केवल एक आउटपु ट होता है । िजस �कार एक दरवाजे मे
दो अव�थाए ( ‘खुलाʼ या ‘बं दʼ ) होती है , उसी �कार गे ट्स मे भी दो अव�थाए लॉिजक ­1 (logic­1) और लॉिजक ­
0 (logic­0) होती है । दो इनपु ट गे ट्स के िलए चार इनपु ट 00, 01, 10, 11 संभव है , चारों इनपु ट के िलए आउटपु ट
‘1ʼ या ‘0ʼ मे से एक ही होगा, जो उस गे ट्स की �वृित पर िनभ�र करता है । गे ट्स की सहायता से िकसी भी बू िलयन
�ंजक (Boolean expression) को िडजाइन िकया जा सकता है ।

लॉिजक गे ट (logic gate) को स�ािपत करने के िलए हमे स� तािलका (truth table) की आव�कता होती है ।
स� तािलका (truth table) वह तािलका होती है जो संब��त आउटपु ट के साथ इनपु ट्स पर मौजूद लॉिजक
�रो (logic levels) के सभी संभव संयोजनो (possible combinations) को सूचीब� करती है । दो – इनपु ट्स
वाली स� तािलका (truth table) के िलए इनपु ट्स की चार �िवि�यां (entries) होंगी । इस �कार n–इनपु ट्स
वाली स� तािलका (truth table) के िलए 2n �िवि�यां (entries) होंगी। स� तािलका मे सभी संभािवत इनपु ट्स
संयोजनो (possible input combinations) की सूची बाइनरी िगनती अनु�म (binary counting sequence) का
पालन करती है।

लॉिजक �र (logic level), दो �कार के होते है : धना�क लॉिजक �र (positive logic level) और ऋणा�क
लॉिजक �र (negative logic level)। धना�क लॉिजक �र (positive logic level), िजसमे लॉिजक ­1
(logic­1) को उ� संकेत, और लॉिजक ­0 (logic­0) संकेत से �दिश�त करते है तथा ऋणा�क लॉिजक
�र (negative logic level), िजसमे लॉिजक ­1 (logic­1) को संकेत, और लॉिजक ­0 (logic­0)उ�
संकेत से �दिश�त करते है । इस पु �क मे, हमने धना�क लॉिजक �र (positive logic level) का �योग िकया
है , िजसमे दो वो�े ज लेवल का उ� लॉिजक ‘1ʼ, और दो वो�े ज लेवल का वो�े ज लॉिजक ‘0ʼ, का
�ितिनिध� (represent) करता है ।

गे ट्स को िन�वत वग�कृत िकया जाता है ।

लॉिजक गेट्स के �कार (types of logic gates)

बेिसक गेट्स / �ाइमरी िवशेष उदे � वाले गेट्स / से की ंडरी गेट्स: सवा�ि�क गेट्स
गे ट्स अंकगिणत गेट्स (arithmetic gates) (universal gates)

1. AND गे ट्स 1. Ex­OR गे ट्स 1. NAND गे ट्स

47
2. OR गे ट्स 2. Ex­NOR गे ट्स 2. NOR गे ट्स
3. NOT गे ट्स

इसके अलावा एक बफर गे ट होता है , िजसका उपयोग आउटपु ट से इनपु ट को अलग (isolate) करने के िलए िकया
जाता है । बफर का आउटपु ट, इनपु ट के बराबर होता है । इसकी इनपु ट �ितबाधा (input impedance) ब�त
अिधक होती है ।

एक इनपु ट गे ट मे, एक ­ चर (one­variable) के िलए चार ( 22 =4) तरह के आउटपु ट संभव है , जैसा नीचे
1

तािलका मे िदखाया गया है । परं तु , लॉिजक ­0 (logic­0) और लॉिजक ­1 (logic­1) आउटपु ट के िलए िकसी
लॉिजक प�रपथ (logic circuit) की आव�कता नहीं होती है ।

इनपुट
आउटपुट (output)
(input)
A F(0) F(1) F(2) F(3)
0 0 0 1 1
1 0 1 0 1
बुिलयन
फलन
0 A A 1
(Boolean
function)

इसी �कार दो इनपु ट गे ट मे, दो ­ चर (two­variables) के िलए बु िलयन फलन ( Boolean function) की सं�ा
सोलह ( 2 2 =16) िन� �कार होगी­
2

इनपुटस (inputs)
आउटपुटस बुिलयन फलन
(outputs) A B A B A B A B (Boolean function)
0 0 0 1 1 0 1 1
F(0) 0 0 0 0 0
F(1) 0 0 0 1 A.B
F(2) 0 0 1 0 A .B
F(3) 0 0 1 1 A
F(4) 0 1 0 0 A .B
F(5) 0 1 0 1 B
F(6) 0 1 1 0 A� B
F(7) 0 1 1 1 A� B
F(8) 1 0 0 0 A .B
F(9) 1 0 0 1 A�B
F(10) 1 0 1 0 B
F(11) 1 0 1 1 A�B
F(12) 1 1 0 0 A

48
 F(13) 1 1 0 1 A�B
F(14) 1 1 1 0 A.B
F(15) 1 1 1 1 1
2.1 �ाइमरी : बुिनयादी गेट्स ( Basic Gates)

बु िनयादी गे ट AND, OR, और NOT ह� ।

2.1.1 AND गेट

AND गे ट्स एक �कार का लॉिजक संचालक (logic operator) है , जो लॉिजकल गु णा (.) को दशा� ता है । इसमे दो
या दो से अिधक इनपु ट तथा केवल एक आउटपु ट होता है। बूिलयन �ंजक (Boolean expression) �ारा AND
गे ट को िन� �कार िलखते है।

Y=ʼAʼ AND ‘Bʼ = A . B

AND गे ट के आउटपु ट मे तभी लॉिजक ­1 (logic­1) होगा जब इसके सभी इनपु ट लॉिजक ­1 (logic­1) हो, तथा
यिद एक या सारे इनपु ट लॉिजक ­ 0 (logic ­ 0) हो तो , आउटपु ट लॉिजक ­ 0 (logic ­ 0) होगा। दो ­ इनपु ट
AND गे ट, िजसके इनपु ट A, B और आउटपु ट (Y) है , को िच� 2.1(a) म� िदखाया गया है । स� तािलका, िच� 2.1
(b), AND गे ट के संचालन को सारां िशत करती है । सभी संभािवत इनपु ट संयोजनों को 00 से 11 तक बाइनरी म�
िगनकर सू चीब� िकया गया है ।

िच� 2.1: AND गेट (a) �तीक (i) सि�य उ� इनपुट / आउटपुट (active high input / output), (ii)
सि�य इनपुट / आउटपुट (active low input / output) और (b) स� तािलका

लॉिजक प�रवार (logic familiy) म� AND गे ट की कई ICs उपल� ह� । यहाँ TTL और CMOS लॉिजक प�रवार
(logic familiy) की कुछ ICs, जैसे IC7408 (TTL family), िजसमे दो­इनपु ट AND गे ट के चार (quad) �तं�
(independent) गे ट होते है , IC 7408 के िलए िपन आउट आरे ख (diagram) िच� 2.2 म� िदखाया गया है ।

49
 िच� 2.2: IC 7408 का िपन आउट आरे ख (pinout diagram)

IC 7411 (TTL family), तीन ­ इनपु ट AND गे ट के तीन (triple) �तं� (independent) गे ट होते है , और IC
4082 (CMOS family), चार­ इनपु ट AND गे ट के दो गे ट होते है । कुछ उपल� AND गे ट ICs तािलका 2.1 म�
सूची ब� ह� ।

तािलका 2.1: AND गेट ICs

Number Family Subfamily Description

7408 TTL Standard Quad 2-input AND

74ACT08 CMOS Advanced CMOS, TTL Quad 2-input AND

Compatible
74HCT11 CMOS High-Speed CMOS, TTL Triple 3-input AND
Compatible
4081 CMOS Standard Quad 2-input AND

4082 CMOS Standard Dual 4-input AND

गे ट्स के सामा� उपयोगों म� से एक, इनपु ट से आउटपु ट तक िडिजटल डाटा के �वाह को िनयं ि�त करना है ।
संचालन के उस तरीके (mode) म�, एक इनपु ट का उपयोग िनयं �ण (control) के �प म� िकया जाता है,और दू सरा
इनपु ट िडिजटल डाटा इनपु ट के िलए है।यिद िडिजटल डाटा इनपु ट, आउटपु ट मे पास हो जाता है , तो गे टको स�म
(enable) कहलाता है , और यिद िडिजटल डाटा को जाने (passed) की अनुमित नहीं हो, तो गे ट बािधत (disable
/ inhibit) कहलाता है ।

AND गेट स�म (enable) / अवरोिधत (disable)

िच� 2.3 AND गे ट के िलए एक स�म (enable) / अवरोधक (disable) के �प म� स� तािलका है ।

50
 इनपुट आउटपुट
Control Data Y Comments
Inhibit 0 0 0 Output
0 1 0 locked at ‘0’
1 0 0 Data passes through
Enable
1 1 1 unaltered

(a) एक स�म (enable) / अवरोधक (disable) के �प म� AND गेट के िलए स� तािलका

(b) �तीक और सं चालन

िच� 2.3 : AND गेट के िलए एक स�म (enable) / अवरोधक (disable)

यिद AND गे ट के िनयं �ण इनपु ट पर िस�ल लॉिजक ­ 0 (logic ­ 0) हो, जैसा िच� 2.3 (a) म� स� तािलका की
शीष� दो पं ��याँ मे है , तो िडिजटल डाटा इनपु ट पर मौजूद िडिजटल डाटा की परवाह िकए िबना गे ट का आउटपु ट
संकेत (signal) लॉिजक ­0 (logic ­ 0) होता है । इनपु ट िडिजटल डाटा AND गे ट के आउटपु ट मे नहीं प�चता है ,
और गे ट को बािधत (disable) कर दे ता है।आउटपु ट संकेत (signal) लॉिजक ­ 0 (logic ­ 0) ��थित म� "लॉकड
अप" हो जाता है ।

यिद िनयं �ण इनपु ट पर संकेत (signal) लॉिजक ­ 1 (logic­1) हो, िच� 2.3 (a) म� स� तािलका की िनचली दो
पं ��याँ , तो जो भी िडिजटल डाटा इनपु ट पर उपल� होगा, वह डाटा आउटपु ट पर िदखाई दे गा, यह गे ट को स�म
(enable) कर दे ता है । इसमे इनपु ट िडिजटल डाटा AND गे ट के आउटपु ट मे आ जाता है ।

AND गेट के इनपुट का िव�ार

हम दो­इनपु ट्स AND गे ट को दो, या दो से �ादा इनपु ट्स AND गे ट से िव�ा�रत कर सकते ह�।

i. तीन­इनपु ट AND गे ट को दो, दो­ इनपु ट AND गे ट की सहायता से बनाया जा सकता है जैसा िक िच�
2.4 म� िदखाया गया है । आउटपु ट को िन� �कार िलख सकते है ­

Y= A . B . C = (A . B) . C = A . (B . C)

51
 Y= तीन­इनपु ट AND गे ट = दो­दो इनपु ट AND गे ट

िच� 2.4: दो ­ इनपुट AND का उपयोग कर के तीन ­ इनपुट AND गेट का िव�ार करना

ii. तीन, दो­इनपु ट AND गे टों से एक चार ­ इनपु ट AND गे ट बनाया जा सकता है , जैसा िक िच� 2.5 म�
िदखाया गया है । चार ­ इनपु ट AND गे ट का आउटपु ट, Y= (A . B ) . (C . D) को िन� �कार िलख
सकते है ­

Y= (A . B) . (C . D)

Y= चार ­इनपु ट AND गे ट को तीन­दो इनपु ट AND गे ट �ारा

िच� 2.5: दो ­ इनपुट AND का उपयोग करके चार­इनपुट AND गेट का िव�ार करना

2.1.2 OR गेट

OR गे ट को Inclusive­OR गे ट के नाम से भी जाना जाता है ।OR गे ट एक �कार का लॉिजक संचालक (logic

operator) है , जो लॉिजक जोड़ (logical sum) (+) को दशा� ता है । इसे इनपु ट के बीच मे ‘+ʼ िच� लगाकर
�दिश�त िकया जाता है । यिद OR लॉिजक प�रपथ (logic circuit) मे इनपु ट ‘Aʼ और ‘Bʼ है तो इसे A + B या ‘Aʼ
OR ‘Bʼ से दशा� ते है । OR गे ट मे दो या दो से अिधक इनपुट होते है और केवल एक आउटपु ट होता है । िच� 2.6
(a): दो – इनपु ट OR गे ट का �तीक (Symbol) िजसमे इनपु ट को ‘Aʼ और ‘Bʼ और आउटपु ट ‘Yʼ िदखाया गया है ,
और िच� 2.6 (b) OR गे ट के संचालन (operation) की स� तािलका (truth table) को सारां िशत (summarizes)
करती है। यहाँ सभी संभािवत इनपु ट संयोजनों (possible inputs combinations) को ‘00ʼ से ‘11ʼ तक बाइनरी म�
िगनकर सू चीब� िकया गया है। बूिलयन �ंजक (Boolean expression) �ारा OR गे ट को िन� �कार िलखते है ।

Y=ʼAʼ OR ‘Bʼ = A + B

52
 िच� 2.6: OR गेट (a) �तीक (i) सि�य उ� इनपुट और सि�य उ� आउटपुट, (ii) सि�य इनपुट
और सि�य आउटपुट (b) स� तािलका

TTL और CMOS लॉिजक प�रवार (logic family) म� OR गे ट के कई ICs उपल� ह� । TTL प�रवार म�, IC7432,
एक चार (quad) गे ट,दो ­ इनपु ट OR गे ट की IC है । इसमे �तं� (independent) दो­इनपु ट वाले चार, OR गे ट
ह� । IC मे +Vcc और �ाउं ड इनपु ट िपनों से िवधुत की आपू ित� की जाती है । IC7432 और 4072 के िलए िपन आउट
आरे ख (pinout diagram) िच� 2.7 म� िदखाया गया है। कुछ उपल� OR गे ट ICs तािलका 2.2 म� सूचीब� ह� ­

(a) IC 7432 (b)IC 4072

िच� 2.7: िपन आउट आरे ख (pinout diagram)

तािलका 2.2: OR गेट ICs

Number Family Subfamily Description

7432 TTL Standard Quad 2-input OR

74LS32 TTL Low-Power Schottky Quad 2-input OR
74HC32 CMOS High-Speed CMOS Quad 2-input OR
4071 CMOS Standard Quad 2-input OR
4072 CMOS Standard Dual 4-input OR

53
 1. OR गेट स�म (enable) / अवरोिधत (disable)

िच� 2.8 मे OR गे ट के िलए एक स�म (enable) / अवरोधक (disable) के �प म� स� तािलका िदखाई गई है ।

(a) स�म (enable) / अवरोधक (disable) के �प म� OR गेट के िलए स� तािलका

(b) �तीक और सं चालन (symbol or operation)

िच� 2.8: OR गेट के िलए एक स�म (enable) / अवरोधक (disable)

i. Y= A + B + C = (A + B) + C= A + (B + C)

Y= तीन ­ इनपु ट OR गे ट को दो ­ दो इनपु ट OR गे ट �ारा

िच� 2.9: दो – इनपुट OR गेट का उपयोग करके तीन – इनपुट OR गेट का िव�ार करना

ii. तीन, दो ­ इनपु ट OR गे टों से एक चार ­ इनपु ट OR गे ट बनाया जा सकता है , जैसा िक िच� 2.10 म�
बनाया गया है ।चार – इनपु ट OR गे ट के आउटपु ट �ंजक को िन� �कार िलखते है ।

Y=(A+B)+ (C+D)

54
 िच� 2.10: दो ­ इनपुट OR का उपयोग करके चार ­ इनपुट OR गेट का िव�ार करना

2.1.3 NOT गेट

NOT गे ट को इ�ट� र (Inverter), या पू रक (compliment) के नाम से भी जाना जाता है । NOT गे ट मे केवल एक

इनपु ट और एक आउटपु ट होता है । इसमे आउटपु ट, इनपुट का पू रक (compliment) होता है । बू िलयन �ंजक
(Boolean expression) �ारा NOT गे ट को िन� �कार िलखते है ।

Y=NOT ‘Aʼ = A

िच� 2.11 (a) मे NOT गे ट के िलए �तीक (symbol) और (b) मे स� तािलका (truth table) बनाई गई है ।

िच� 2.11: NOT गेट (a) �तीक (i) सि�य उ� इनपुट और सि�य आउटपुट, (ii) सि�य
इनपुट और सि�य उ� आउटपुट (b) स� तािलका (truth table)

िच� 2.11a (i) मे NOT गे ट के आउटपु ट पर छोटा सक�ल (बबल) लगा है , जो सि�य आउटपु ट (active low
output) का संकेत है और इनपु ट पर बबल की अनुप��थित सि�य उ� इनपु ट (active high input) �दिश�त
करता है । इस �कार के �तीक (symbol) को सि�य उ� इनपु ट(active high input)और सि�य
आउटपु ट (active low output) के �प म� जाना जाता है । एक वैक��क �तीक (alternate symbol) िच� 2.11a
(ii) म� इनपु ट पर बबल लगा है लेिकन आउटपु ट पर नहीं, िजसे सि�य इनपु ट ( active low input) और
सि�य उ� आउटपु ट (active high output) के �प म� जाना जाता है ।

इनवट� र गे ट TTL और CMOS दोनों म� 14­िपन DIP पैकेज म� उपल� ह� । TTL प�रवार म�, IC7404 एक हे�
इ�ट� र है । इस IC म� छः (6) इनवट� र गे ट ह� । ��ेक गे ट एक दू सरे से �तं� (independent) है , िजससे ��ेक गे ट
का प�रपथ मे अलग से उपयोग IC को िवधुत आपूित� वो�े ज (power supply voltage), +Vcc िपनसं�ा ‘14ʼ
और �ाउं ड को िपनसं�ा ‘7ʼ के साथ जोड़कर िकया जा सकता है। IC के सभी लॉिजक प�रवार (logic family)

55
और उप प�रवार (sub family) के िलए IC 74XXX04 �ृंखला (series) का िपन आउट समान होता ह� । िजसे िच�
2.12 मे िदखाया गया है ।

िच�2.12: IC 74 XXX 04 �ृंखला (series) का िपन आउट आरे ख (pinout diagram)

मू ल (original) CMOS प�रवार की NOT गे ट की IC को 4XXX नंबर से �दिश�त करते थे । उदाहरण के िलए,
IC4069 एक CMOS हे� इ�ट� र है ।अिधकां श 4XXX IC का उनके 74XXX सम क�ों से िभ� िपनआउट आरे ख
(pinout diagram) होता है । IC4069 का िपन आउट आरे ख (pinout diagram) IC7404 के समान होता है ।
IC4XXX �ृंखला (series) मे धना�क (positive) पावर िपन को VCC के बजाय VDDलेबल िकया जाता है ; और
�ाउं ड िपन को VSS लेबल िकया जाता है । िवधुत आपू ित� वो�े ज (power supply voltage) सीमा V DD +3 वो� से
लेकर +15 वो� तक हो सकता है । कुछ उपल� इ�ट� र IC तािलका 2.3 म� सूचीब� िकया गया ह� ।

तािलका 2.3: NOT गेट ICs

Number Family Subfamily Description

7404 TTL Standard Hex Inverter
74LS04 TTL Low-Power Schottky Hex Inverter
74ALS04 TTL Advanced Low- Hex Inverter
Power Schottky
74AC04 CMOS Advanced CMOS Hex Inverter
74HC04 CMOS High-Speed CMOS Hex Inverter
74HCT04 CMOS High- Speed CMOS, Hex Inverter
TTL Compatible
4069 CMOS Standard Hex Inverter

56
 Input 'o'
Output

1
f
2 p.d of NOT

िच� 2.13: वग� वेव जनरे टर (square wave generator)­ िवषम NOT गेट की सहायता से

NOT गे टो की िवषम (odd) सं�ा को NOT गे ट के समान माना जाता है , जबिक सम (even) सं�ा को बफर।
िच� 2.13 मे िवषम (odd) सं�ा की NOT गे ट की सहायता से वग� वेव जनरे टर (square wave generator) का
प�रपथ भी िडजाइन िकया गया है ।

2.1.4 बफर गेट

यिद हम दो NOT गे टो को एक का आउटपु ट दू सरे के इनपु ट एक साथ जोड़ते है , तो दो NOT फलन (function)
एक दू सरे को ‘र�ʼ (cancel) कर द� गे, और आउटपु ट मे इनपु ट िस�ल �ा� होगा। NOT गे टो की सम (even)
सं�ा को बफर कहा जाता है , िजसे िच� 2.14 मे, बनाया गया है । इसका �तीक केवल एक ि�भुज है , िजसमे
इनपु ट और आउटपु ट भाग पर कोई बबल नहीं होता है ।

िच� 2.14: बफर गेट­NOT गेट की सहायता से

गे टो मे �सार िवलंब (propagation delay) बढ़ाने के िलए बफर का उपयोग िकया जाता है । अिधक �सार िवलंब
के िलए अिधक बफर की आव�कता होगी।

इस IC 7407 मे �ह �तं� बफर गे ट है । िजसे िच� 2.15 मे िदखाया गया है ।

57
 िच� 2.15 : IC 7407 का िपन आउट आरे ख (pinout diagram)

2.2 से की ंडरी गेट: अंकगिणत गेट्स (Secondary Gate: Arithmetic Gates)

अं कगिणत गे ट्स (Arithmetic Gates) एक लॉिजक प�रपथ (logic circuit) है िजसे बे िसक गे ट्स के संयोजन से
इस �कार बनाया जाता है िक इनपु ट दे ने पर इसके आउटपुट मे अंकगिणतीय संब��त �िति�या हो।

अं कगिणत लॉिजक इकाई (Airthmatic Logic Unit) एक माई�ो कंट� ोलर या माइ�ों �ोसेसर के अ�र एक
ब�त मह�पू ण� इकाई है । इसे िकसी भी �ोसेसर का िदल कहा जाता है । जैसा की नाम से पता चलता है , यह
िडिजटल िडवाइस अं कगिणतीय संचालन (arithmetic operation) जैसे जोड़, घटाना और अ� लॉिजक संचालन
(logic operation) करते है। अं कगिणत गे ट्स (Arithmetic Gates) दो �कार के होते है : Exclusive ­ OR गे ट
और Exclusive ­ NOR गे ट।

2.2.1 Exclusive –OR गेट

Exclusive­OR गे ट को Ex­OR गे ट / X­OR भी िलखते है। Ex­OR गे ट बे िसक गे ट्स नहीं है , ब�� यह इनका
संयोजन (combination) है । Ex ­ OR गे ट मे अ� गे टो की तरह दो या दो से अिधक इनपु ट,और एक आउटपु ट
होता है । दो इनपु ट Ex­OR गे ट मे जब दोनों इनपु ट एक समान होंगे तो आउटपु ट सदै व लॉिजक ­0 (logic­0)�ा�
होता है । अ� सभी ��थितयो मे आउटपु ट सदै व लॉिजक ­ 1 (logic­1) �ा� होगा। बू िलयन �ंजक (Boolean
expression) �ारा Ex­OR गे ट को िन� �कार िलखते है ।
Y=A � B
Exclusive­OR गे ट के िलए �तीक (symbol) और स� तािलका िच� 2.16 म� बनाई गई है।

िच� 2.16 : Ex­OR गेट (a) �तीक (symbol) (b) स� तािलका

58
Ex­OR गे ट को िडजाइन के िलए, पहले हम िच� 2.16 म� स� तािलका के िलए िन� बू िलयन �ंजक (Boolean
expression) इस �कार िलखते ह� ।
SOP: Y � A.B � A.B
POS: Y � ( A � B). ( A � B)
तािलका 2.4 मे TTL और CMOS लॉिजक प�रवार म� कुछ Ex­OR गे ट की उपल� ICs िदखायी गई ह� ।

तािलका 2.4: Ex­OR गेट ICs

Number Family Subfamily Description

7486 TTL Standard Quad 2-input Ex-OR
74ACT86 CMOS Advanced CMOS, TTL Quad 2-input Ex-OR
compatible
74ALST86 TTL Advanced Low-Power Quad 2-input Ex-OR
Schottky
4030 CMOS Standard Quad 2-input NAND
4070 CMOS Standard Dual 4-input NAND

IC 7486,चार (quad) दो ­ इनपु ट Ex­OR के िलए िपन आउट आरे ख ,िच� 2.17 म� िदखाया गया ह� ।

िच� 2.17: 7486 का िपन आउट आरे ख (pinout diagram) ।

XOR गेट के िलए मह�पूण� िनयम

1. A �0 � A , A �1 � A , A � A � 1 , A �A � 0

2. A�B � A B, A�B � A B = A�B

3. A�B � A�B = A B

4. A�B � A B = A�B

5. A�B � A�B � A�B � A�B � A B= A�B

59
 6. यिद A�B � C ,और A�C � B , तो B�C � A होगा , पर यह केवल दो चर (two­variable) पर ही लागू

होगी ।
7. 1ʼs की सं�ा का िडटे �र है। यिद XOR गेट मे 1ʼs की सं�ा सम (even number) हो तो आउटपुट लॉिजक ­
0 (logic­0) होगा।

1�0 �1�0 � 1�1 � 0

और यिद XOR गे ट मे 1ʼs की सं�ा िवषम (odd number) हो तो आउटपुट लॉिजक ­1 (logic­1) होगा।

1�1�1�0 � 0 �1 �1
8. चर की सम सं�ा (even variable) के िलए

A�B = A B, A � B � A � B � A XNOR B

A � B � C � D � A � B � C � D � A XNOR B XNOR C XNOR D

9. चर की िवषम (odd variable) के िलए

A �B�C � A B C
A � B�C � D� E � A B C D E

1. Ex­OR गेट स�म (enable) / अवरोिधत (disable)

िच� 2.18 मे Ex­OR गे ट के िलए एक स�म (enable) / अवरोधक (disable) के �प म� स� तािलका है।

िच� 2.18: (a) �तीक (symbol) और (b) Ex­OR गेट के िलए एक स�म (enable) /अवरोधक (disable)
के �प म� स� तािलका।

60
यिद EX­OR गे ट के िनयं �ण इनपु ट (िपन 2) पर संकेत (signal) लॉिजक ­ 0 (logic ­ 0) है {िच� 2.18 (b) म� स�
तािलका की शीष� दो पं ��याँ }, तो िडिजटल डाटा इनपु ट पर जो िडिजटल डाटा मौजूद है वह आउट पु ट पर िदखाई
दे ता है। Ex­OR गे ट स�म (enable) है। EX­OR गे ट बफर (buffer) की तरह काय� करता है ।

यिद िनयं �ण इनपु ट (िपन 5) पर संकेत (signal) लॉिजक ­ 1 (logic ­ 1) है {िच� 2.18 (b) म� स� तािलका की
िनचली शीष� दो पं ��याँ }, तो गे ट का आउटपु ट, इनपु ट का उ�ा (invert) होगा। तो Ex­OR गे ट स�म (enable)
होगा। इस तरह Ex­OR गे ट को NOT गे ट तरह �योग कर सकते है । उपरो� से यह �ात �आ की Ex­OR गे ट
केवल स�म (enable) होता है , अवरोिधत (disable) नहीं ।

2.2.2 Exclusive­NOR गेट

Exclusive­NOR (EX­NOR),गे ट को non­Exclusive­OR गे ट भी कहा जाता है । Ex­NOR गे ट, Ex­OR गे ट की

तरह बे िसक गे ट्स नहींहै , ब�� यह इसके संयोजन से िडजाइन िकया जाता है । Ex­NOR गे ट मे दो या दो से
अिधक इनपु ट होते और एक आउटपु ट होता है । दो­ इनपु ट Exclusive­NOR गे ट अपने आउटपु ट पर लॉिजक ­ 0
(logic ­ 0) उ�� करता है जब इसके दोनों इनपु ट अलग­अलग होते ह� , और समान होने पर लॉिजक ­1 (logic­
1)। बू िलयन �ंजक (Boolean expression) �ारा Ex­NOR गे ट को िन� �कार िलखते है ।

Y=NOT (A � B) = A B

Exclusive ­ NOR के िलए �तीक और स� तािलका िच� 2.19 म� है ।

िच� 2.19: Ex­NOR गेट (a) �तीक (symbol) (b) स� तािलका (truth table)

Ex­NOR गे ट को िडजाइन करने के िलए, पहले उसकी स� तािलका मे आउटपु ट के िलए बू िलयन �ंजक
(Boolean expression) िलखते है ।

SOP: Y � ( A.B) � ( A..B)

POS: Y � ( A � B ).( A � .B)

िच� 2.20 म� IC 74266,चार (quad), दो­इनपु ट Ex­NOR गेट के िलए िपन आउट आरे ख (pinout diagram) ह� ।

61
 िच� 2.20: IC 74266 का िपन आउट आरे ख (pinout diagram)

NOR गेट के िलए मह�पूण� िनयम

1. A 0= A , A 1= A, A A =0,A A =1.

2. A B = A�B ; A B=A B= A�B

3. A B=A B
4. यिद A B= C,और A C= B, तो B C = A होगा , पर यह केवल दो चर (two­variable)
पर ही लागू होगी ।

5. 1ʼs की सं�ा का िडटे �र है । यिद XNOR गे ट मे 1ʼs की सं�ा सम (even number) हो तो

आउटपु ट लॉिजक ­1 (logic­1) होगा।

1 1 1 1=1
और यिद XNOR गे ट मे 1ʼs की सं�ा िवषम (odd number) हो तो आउटपु ट लॉिजक ­ 0
(logic­0) होगा।

1 1 0 1=0
6. चर की सम (even variable) सं�ा के िलए

A B = A�B ;

A B C D = A�B�C�D;

7. चर की िवषम (odd variable) सं�ा के िलए

A B C= A � B � C ;A B C D E = A � B�C � D� E

62
2.3 सवा�ि�क गेट (Universal Gates)

सवा� ि�क गे ट बे िसक गे ट्स का संयोजन है ।सवा� ि�क (universal) गे ट मे दो या दो से अिधक इनपु ट और एक
आउटपु ट होता है । इ�े सवा� ि�क गे ट्स (universal gate) इसिलए कहा जाता है �ोिक इन गे टो की सहायता से
कोई भी बू िलयन �ंजक (Boolean expression) िडजाइन िकया जा सकता है । सवा� ि�क (universal) गे ट्स दो
�कार के होते है ­

1. NAND गे ट : (NOTAND),
2. NOR गे ट : (NOTOR)।

2.3.1 NAND गेट

NAND गे ट NOT – AND गे ट यानी, AND गे ट के बाद एक इ�ट� र (NOT) का संयोजन है। इसिलए, आउटपु ट
इनपु ट का NOTAND होता है । इस �कार, इसम� दो या दो से अिधक इनपु ट संकेत लेिकन केवल एक आउटपु ट
संकेत होता है । आउटपु ट (low output) �ा� करने के िलए सभी इनपु ट संकेत उ� होने चािहए।

NAND गे ट को सवा� ि�क गे ट (universal gate) भी कहा जाता है �ोंिक इसका उपयोग िकसी भी बू िलयन फलन
(Boolean function) को िडजाइन करने के िलए िकया जा सकता है ।जैसे NOT, AND, OR, Ex­OR, और Ex­
NOR गे ट्स का लॉिजक ऑपरे शन (logic operation) NAND­NAND गे ट्स की सहायता से �ा� िकया जा
सकता है। NAND गे ट की सहायता से कोइ भी लॉिजक ऑपरे शन (logic operation) िडजाइन करना आसान है
और अ� गे टों की तुलना म� यह कम िवधुत की खपत (consume less power) करता है ।िच� 2.21(a) मे दो ­
इनपु ट ‘Aʼ और ‘Bʼ और आउटपु ट ‘Yʼ के साथ इसका �तीक (symbol) तथा (b) स� तािलका (truth table) को
है । NAND गे ट के िलए बू िलयन समीकरण ­

Y=NOT (‘Aʼ AND ‘Bʼ) = ‘Aʼ NAND ‘B ʼ= A . B

िच� 2.21: NAND गेट (a) �तीक (symbol) (i) सि�य उ� इनपुट और सि�य , (ii) सि�य
इनपुटऔर सि�य उ� आउटपुट (b) स� तािलका (truth table)

िच� 2.22 मे IC 7400 के िलए िपन आउट आरे ख (pinout diagram) िदखाया है ।

63
 िच� 2.22 : IC 7400 का िपन आउट आरे ख (pinout diagram)

TTL और CMOS लॉिजक प�रवार (logic family) म� NAND गे ट के कई ICs उपल� ह� , िज�े तािलका 2.5 मे
िदखाया गया है ।
तािलका 2.5: NAND गेट ICs
Number Family Subfamily Description
7400 TTL Standard Quad 2­input NAND
7430 TTL Standard 8­input NAND
74LS20 TTL Low­Power Schottky Dual 4­input NAND
74ALST10 TTL Advanced Low­Power Triple 3­input NAND
Schottky
74ALST133 TTL Advanced Low­Power 3­input NAND
Schottky
74HTC11 CMOS High­Speed CMOS Quad 2­input NAND
4011 CMOS Standard Quad 2­input NAND
4012 CMOS Standard Dual 4­input NAND
4023 CMOS Standard Triple 3­input NAND

NAND गे ट िक सहायता से िविभ� गे टो का िडजाइन िन�वत िकया जा सकता है ­

1. NAND गेट की सहायता से NOT गेट

िच� 2.23 म� दो­इनपु ट NAND गे ट की सहायता से एक NOT गे ट बनाया है । दो­इनपु ट NAND गे ट के इनपु ट
को एक साथ जोड़कर एक ही संकेत (signal) दे ते ह� , तो यह NOT गे ट के �प म� काम करता है । यिद दोनों
इनपु ट लॉिजक ­0 (logic­0) होगे तो आउटपु ट मे लॉिजक ­1 (logic­1) �ा� होगा, और यिद दोनों इनपु ट
लॉिजक ­1 (logic­1) होगे , तो आउटपु ट लॉिजक ­0 (logic­0) होगा। आउटपु ट हमेशा इनपु ट का पू रक
(compliment) है ।

िच� 2.23: NAND गेट एक NOT गेट के �प म�।

64
 2. NAND गेट की सहायता से AND गेट

दो­ इनपु ट AND गे ट के संचालन के िलए दो, दो ­इनपु ट NAND गे टो की आव�कता होगी, को िन� बू िलयन
�ंजक (Boolean expression) से समझाया गया है ।

Y � A.B� A.B

िच� 2.24 मे दो­इनपु ट NAND गे ट को दो­इनपु ट AND गे ट के �प म� उपयोग िकया गया है । यहाँ दो इनपु ट
AND गे ट को दो, दो – इनपु ट NAND गे टो के संयोजन से बनाया गया है। पहले NAND गे ट के दो­ इनपु ट ‘Aʼ
और ‘Bʼ और आउटपु ट ‘Yʼ है , दू सरे NAND गे ट के दोनो इनपु ट एक साथ जोड़कर पहले NAND गे ट का
आउटपु ट िदया जाता है । दू सरा NAND गे ट NOT गे ट के �प म� काम करता है और इसका आउटपु ट दो­इनपु ट
AND गे ट का संचालन करता है ।

1 4
A 3 6
2 7400 5 7400 A.B
B

िच� 2.24: दो ­इनपुट NAND गेट एक दो –इनपुट AND के �प म�

3. NAND गेट की सहायता से OR गेट

दो­ इनपु ट OR गे ट के संचालन के िलए तीन, दो ­इनपु ट NAND गे टो की आव�कता होगी। िजसे िन� �कार से
समझाया गया है ।

Y � A � B � A � B � A .B , NAND – NAND गे ट के संयोजन से

दो –इनपु ट OR गे ट को NAND का �योग करके उपरो� बूिलयन �ंजक (Boolean expression) का NAND –
NAND गे ट के संयोजन से बनाया गया है , िजसका लॉिजक आरे ख (logic diagram) िच� 2.25 मे बनाया गया है ।

िच� 2.25: दो ­इनपुट NAND गेट एक दो – इनपुट OR गेट के �प म�।

4. NAND गेट की सहायता से NOR गेट

दो­ इनपु ट NOR गे ट के संचालन के िलए चार, दो ­इनपु ट NAND गे टो की आव�कता होगी। िजसे िन� �कार से
समझाया गया है ।

65
Y � A � B � A .B � A .B

यहाँ ‘Aʼ और ‘Bʼ इनपु ट और आउटपु ट ‘Yʼ है । िच� 2.26 मे चार, दो­इनपु ट NAND गे ट की सहायता से दो­इनपु ट
NOR गे ट के �प म� बनाया है। िच� 2.26 म�, पहले दो NAND गे टो म� से ��ेक के दो इनपु ट एक साथ जुड़े ह�
और ‘Aʼ और ‘Bʼ इनपु ट �ारा िदए गए ह� । दोनों गे ट का आउटपु ट ‘ A ʼ और ‘ B ʼ तीसरे NAND गे ट के इनपु ट
के �प म� फीड िकया है । तीसरे NAND गे ट का आउटपुट चौथे NAND गे ट के इनपु ट के �प म� फीड िकया है ।
इस �कार अं ितम आउटपु ट NOR गे ट का संचालन कर रहा है ।

िच� 2.26: दो­इनपुट NAND गेट दो ­ इनपुट NOR गेट के �प म�

5. NAND गेट की सहायता से EX­OR गेट

दो – इनपु ट (A और B) EX­OR गे ट का आउटपु ट ( A .B � A B ) होता है । इसका लॉिजक आरे ख (logic diagram)

NAND – NAND संयोजन (combination) की सहायता से िन� �कार बना सकते है ।

(a) पहला तरीका (b) दू सरा तरीका

66
िच� 2.27: दो­इनपुट Ex­OR गेट (a) पहले तरीके से और (b) दू सरे तरीके से , दो­इनपुट NAND गेट का
उपयोग करते �ए

िच� 2.27(a) और (b) दो – इनपु ट NAND गे ट्स का उपयोग करके EX­OR गे ट का एक लॉिजक आरे ख (logic
diagram) बनाया है। िन� तािलका मे उपरो� दो लॉिजक आरे ख (logic diagram) के बीच तुलना की गई है ।
तािलका 2.6 मे दो लॉिजक आरे खों (logic diagrams) के बीच तुलना को समझाया गया है ।

तािलका 2.6: लॉिजक आरे खों के बीच तुलना

Descriptions (2­input NAND gate) Logic diagram (a) Logic diagram (b)
Total numbers of gates used 5 4
Total Number of gate inputs 6 5
Total Numbe of ICs used 2 1

उपरो� दो लॉिजक आरे खों की (logic diagram) की तुलना करने के बाद, लॉिजक आरे ख (logic diagram) (b) को
EX­OR गे ट को बनाने के िलए �ूनतम हाड� वेयर कीआव�कता होती है।

6. NAND गेट की सहायता से EX­NOR गेट

दो इनपु ट (A, B) EX­NOR गे ट का आउटपु ट (A.B � A B ) होता है । यह EX­OR गे ट का पू रक है । िच� 2.28 म�

�ूनतम सं�ा के NAND गे ट का उपयोग करके EX­NOR गे ट को िन� �कार िडजाइन कर सकते ह� ।

67
 िच� 2.28: दो­ इनपुट NAND गेट की �ूनतम सं �ा का उपयोग करते �ए दो – इनपुट Ex­NOR गे ट

7. NAND गेट स�म (enable) / अवरोिधत (disable)

िच� 2.29 मे NAND गे ट के िलए एक स�म (enable) / अवरोधक (disable) को स� तािलका �ारा िदखाया गया

है ।

Input Output
Control Data Y Comments
Inhibit 0 0 1 Output
0 1 1 locked at 1
Enable 1 0 1 Data passes through
1 1 0 inverted
(a)

िच� 2.29: (a) NAND गेट के िलए एक स�म (enable) / अवरोधक (disable) के �प म� स� तािलका
(b)�तीकऔर संचालन

यिद NAND गे ट के िनयं �ण इनपु ट (control input ) पर संकेत, लॉिजक (logic)­0 है (िच� 2.29 म� स� तािलका
की शीष� की दो पं ��याँ ), तो आउटपु ट, िडिजटल डाटा इनपु ट (data input ) के संकेत (signal) को अनदे खा कर
आउटपु ट मे लॉिजक ­1 (logic­1) अव�था म� "लॉक अप" हो जाता है ।आउटपु ट लॉिजक ­1 (logic­1) होने पर
NAND गे ट को बािधत (disable) कर दे ता है ।

68
यिद िनयं �ण इनपु ट (control input) पर संकेत (signal) लॉिजक ­1 (logic­1)है , (िच� 2.29 म� स� तािलका की
िनचली दो पं ��याँ ), तो आउटपु ट, िडिजटल डाटा इनपु ट (data input )के संकेत (signal) को उ�ा (invert)
करता है । इसे गे ट की स�म (enable) �ि�या कहा जाता है।

8. NAND गेट के इनपुट का िव�ार:

i. तीन­इनपु ट NAND गे ट को तीन, दो­इनपु ट NAND गे ट की सहायता से िन�वत बनाया जाता है ,
जैसा िच� 2.30 म� िदखाया गया है ।तीन­इनपु ट A, B और C , NAND गे ट का आउटपु ट:

Y � ( A . B ). C � A . ( B . C ) यहाँ A . B / B . C, दो –इनपु ट AND गे ट है । िज�े िन� �कार NAND­

NAND संयोजन से इस �कार िलख सकते है।

Y � ( A. B). C � A. ( B. C )

िच� 2.30: दो­इनपुट NAND गेट का उपयोग करके तीन­इनपुट NAND गेट का िव�ार करना

ii. पाँ च, दो­इनपु ट NAND गे ट को चार, दो­इनपु ट NAND गे ट की सहायता से िन�वत बनाया जा सकता
है , जैसा िच� 2.31 म� बनाया गया है । चार­इनपु ट A, B, C और D, NAND गे ट का आउटपु ट ­

Y � ( A .B ) . (C . D )

यहाँ A . B, और B . C, दो –इनपु ट AND गे ट है । िज�े िन� �कार NAND­NAND संयोजन से इस

�कार िलख सकते है । इसी तरह, हम एक NAND का दू सरे NAND के साथ िव�ार कर सकते ह� ।

Y � ( A .B ) . (C . D )

िच� 2.31: दो – इनपुट NAND गेट का उपयोग करके चार­इनपुट NAND गेट का िव�ार करना

69
 2.3.2 NOR गेट

NOR गे ट OR गे ट तथा NOT गे ट का संयोजन है । NOR गेट का आउटपु ट केवल तभी लॉिजक ­1 (logic­1) होता
है , जब सारे इनपु ट लॉिजक ­0 (logic­0) होंगे, अ� ��थितयो मे आउटपु ट सदै व लॉिजक ­0 (logic­0) होगा।
NOR गे ट को सवा� ि�क गे ट (universal gate) कहा जाता है, �ोंिक इसकी सहायता से NOT, AND, OR, NAND,
EX­OR, और EX­NOR तथा िकसी भी अ� बू िलयन फलन (Boolean function) को बनाया जा सकता है। िच�
2.32(a) मे इसका �तीक (symbol) दो­ इनपु ट ‘Aʼ और ‘Bʼ और आउटपु ट ‘Yʼ के साथ तथा (b) स� तािलका
(truth table) को बनाया गया है । NOR के िलए बूिलयन समीकरण िन�वत िलखते है ­

Y= A � B

िच� 2.32: NOR गेट (a) �तीक (symbol) (i) सि�य उ� इनपुट और सि�य आउटपु ट (ii)
सि�य इनपुटऔर सि�य उ� आउटपुट (b) स� तािलका (truth table)

IC7402 के िलए िपन आउटआरे ख (pinout diagram) िच� 2.33 म� िदखाया गया है

िच� 2.33: IC 7402 का िपन आउट आरे ख (pinout diagram)

TTL और CMOS लॉिजक फॅिमली (logic family) म� NOR गे ट के कई ICs उपल� ह� , िजनको तािलका 2.7 म�
िदखाया गया है ।

70
 तािलका 2.7: NOR गेट ICs

Number Family Subfamily Description

7402 TTL Standard Quad 2-input NOR
7425 TTL Standard Dual 4-input NOR
74LVQ02 TTL Low-Voltage Quiet Quad 2-input NOR
74ALS27 TTL Advanced Low-Power Triple 3-input NAND
Schottky
4001 CMOS Standard Quad 2-input NOR
4002 CMOS Standard Dual 4-input NOR
4025 CMOS Standard Triple 3-input NOR

NOR गे ट िक सहायता से िविभ� गेटो का िडजाइन

1. NOR गेट की सहायता से NOT गेट
NOT गे ट के संचालन को दो – इनपु ट NOR गे ट से दोनों इनपु टो मे एक ही इनपु ट संकेत (signal) दे ने से �ा�
िकया जाता है । िच� 2.34 म� दो­इनपु ट NOR गे ट की सहायता से एक NOT गे ट बनाया है । मान लीिजए िक हम
दो­इनपु ट NOR गे ट के इनपु ट को एक साथ जोड़कर एक ही संकेत (signal) दे ते ह�, तो यह NOT गे ट के �प म�
काम करे गा। यिद इनपु ट मे लॉिजक ­0 (logic­0) होगा, तो आउटपु ट मे लॉिजक ­1 (logic­1) होगा। यिद इनपु ट
लॉिजक ­1 (logic­1) हो, तो आउटपु ट मे लॉिजक ­0 (logic­0) होगा। आउटपु ट हमेशा इनपु ट का पू रक
(compliment) होता है ।

िच� 2.34: NOR गेट एक NOT गेट के �प म�

2. NOR गेट की सहायता से OR गेट

दो­ इनपु ट OR गे ट के संचालन के िलए दो, दो­इनपु ट NOR गे टो की आव�कता होगी। िजसे िन� �कार से
समझाया गया है ।
Y � A � B � A � B , NOR – NOR संयोजन
िच� 2.35 मे दो­इनपु ट OR गे ट को दो, दो­इनपु ट NOR गेटो के संयोजन से िडजाइन िकया गया है । यहाँ पहले दो
– इनपु ट (‘Aʼ और ‘Bʼ) NOR गे ट के आउटपु ट को दू सरे NOR गे ट के एक साथ जुड़े इनपु ट मे जोड़कर आउटपु ट
(Y = A + B) �ा� होता है । दू सरा NOR गे ट NOT गे ट के �प म� काम करता है । और दो­इनपु ट NOR गे टो के
संयोजन का आउटपु ट दो­इनपु ट OR गे ट का संचालन करता है ।

िच� 2.35: दो –इनपुट NOR गेट एक दो –इनपुट OR गेट के �प म�

71
 3. NOR गेट की सहायता से AND गेट

दो­ इनपु ट AND गे ट के संचालन के िलए तीन, दो­इनपु ट NOR गे टो की आव�कता होगी, िजसे िन� �कार से
बनाया जाता है ।

Y � A.B � A . B � A� B ;NOR – NOR संयोजन

िच� 2.36: तीन, दो­इनपु ट NOR गे ट का उपयोग कर दो­इनपु ट AND गे ट बनाया है।

िच� 2.36: दो –इनपुट NOR गेट एक दो –इनपुट AND के �प म�

4. NOR गेट की सहायता से NAND गेट

दो­इनपु ट NAND गे ट के संचालन के िलए चार, दो ­इनपु ट NOR गे टो की आव�कता होगी। िजसे िन� बू िलयन
�ंजक (Boolean expression) से िडजाइन करते है।

Y � A. B � A � B ; NOR­NOR संचालन

िच� 2.37 मे चार, दो­इनपु ट NOR गे ट की सहायता से दो­इनपु ट NAND गे ट के �प म� बनाया गया है । िच� 2.37
म�, पहले दो NOR गे टो को इनपु ट (A और B) ह� , और दोनों का आउटपु ट A और B तीसरे NOR गे ट के इनपु ट
मे जुड़े है । तीसरे NOR गे ट का आउटपु ट, चौथे NOR गे ट के इनपु ट मे जोड़ा गया है । इस �कार अं ितम आउटपु ट
NAND गे ट संचालन कर रहा है।

िच� 2.37: दो­इनपुट NAND गेट दो­इनपुट NOR गेट के �प म�

72
 5. NOR गेट की सहायता से Exclusive­OR गेट

दो इनपु ट (A, और B)EX­OR गे ट का आउटपु ट ( A .B � A B ) है । इसे �ूनतम सं�ा के NOR – NOR संयोजन
(combination) से EX­OR गे ट को िन� �कार िडजाइन कर सकते ह�।

िच� 2.38: दो –इनपुट NOR गेट का उपयोग करते �ए दो –इनपुट Ex­OR गेट

िच� 2.38 मे दो­इनपु ट NOR गे ट्स का उपयोग करके Ex­OR गे ट का लॉिजक आरे ख (logic diagram) है।

6. NOR गेट की सहायता से Ex­NOR गेट

दो­ इनपु ट (A, और B) EX­NOR गे टकाआउटपु ट (A.B � A B ) है ।यह Ex­OR गे ट का पू रक (compliment) है ।

जैसा िक िच� 2.39 म� िदखाया गया है , हम �ूनतम सं�ा म� NOR गे ट का उपयोग करके Ex­NOR गे ट को िन�
�कार िडजाइन कर सकते ह�।

िच� 2.39: दो­ इनपुट NOR गेट का उपयोग करते �ए दो – इनपुट Ex­NOR गेट

73
 7. NOR गेट स�म (enable) / अवरोिधत (disable)

िच� 2.40 NOR गे ट के िलए एक स�म (enable) / अवरोधक (disable) के �प म� स� तािलका मे दशा� या गया
है ।

Input Output
Control Data Y Comments
0 0 1 Data passes through
Enable
0 1 0 inverted
1 0 0 Output
Inhibit
1 1 0 locked at 0

(a) NOR गेट के िलए एक स�म (enable) / अवरोधक (disable) स� तािलका

(b) NOR गेट के िलए एक स�म (enable) / अवरोधक (disable) का सं चालन

िच� 2.40 : NOR गेट के िलए एक स�म (enable) / अवरोधक (disable)

यिद िनयं �ण इनपु ट पर संकेत लॉिजक ­0 (logic­0) है {िच� 2.40 (a) म� स� तािलका की शीष� की दो पं ��याँ },
तो आउटपु ट, िडिजटल डाटा इनपु ट के संकेत (signal) को उ�ा (invert) करता है । इसे गे ट की स�म (enable)
�ि�या कहा जाता है ।

यिद NOR गे ट के िनयं �ण इनपु ट पर संकेत लॉिजक ­1 (logic­1)है {िच� 2.40 (b)म� स� तािलका की िनचली दो
पं ��याँ } तो आउटपु ट, िडिजटल डाटा इनपु ट के संकेत (signal) को अनदे खा कर लॉिजक ­0 (logic­0)अव�था म�
"लॉक अप" हो जाता है ।आउटपु ट लॉिजक ­0 (logic­0) होने पर NOR गे ट को बािधत (disable) कर दे ता है ।

8. NOR गेट के इनपुट का िव�ार

तीन­इनपु ट NOR गे ट को तीन, दो­इनपु ट NOR गे ट की सहायता से िन�वत बनाया जा सकता है ,
जैसा िक िच� 2.42 म� िदखाया गया है । तीन­इनपु ट A, B और C, NOR गे ट का आउटपु ट ­

Y � ( A � B) � C � A � (B � C )

NOR­NOR गे ट के संयोजन से इस �कार िलखते है ।

Y � ( A � B) � C � A � ( B � C )

74
िच� 2.41: दो­इनपुट NOR का उपयोग करके तीन­इनपुट NOR गेट का िव�ार करना

चार­इनपु ट NOR गे ट को पाँ च, दो­इनपु ट NOR गे ट की सहायता से िन�वत बनाया जा सकता है ,

जैसा िक िच� 2.43 म� िदखाया गया है । चार­इनपु ट A, B, C और D हो तो NOR गे ट का आउटपु ट ­

Y � ( A � B ) � (C � D )

यहाँ A+B, और B+C, दो –इनपु ट OR गे ट है । िज�े िन� �कार NOR­NOR संयोजन मे बदला जा
सकता है।

Y � ( A � B ) � (C � D )

इसी�कार, हम NOR गे ट िव�ार कर सकते ह� ।

िच� 2.42: दो­इनपुट NOR का उपयोग करके चार­इनपुट NOR गेट का िव�ार करना

75
 हल की गई सम�ाए (Solved problems)
1. िन�िल�खत को स�ािपत करे ?
i. A�B =A B
ii. A � B = A � B =A B
iii. A � B = A � B =A B
iv. A�B=A B =A � B

उ�र
i. A � B � A .B � A. B � A .B .A. B � ( A � B ).( A � B ) � A.B � A .B =A B
इसको लॉिजक डाया�ाम (logic diagram) की सहायता से भी समझ सकते है , जो िन�वत है ­

ii. A � B � A.B � A.B � A.B � A.B = A � B =A B

इसको लॉिजक डाया�ाम (logic diagram) की सहायता से भी समझ सकते है , जो िन�वत है ­

A
B

= =

iii. A � B � A.B � A.B � A.B � A.B = A � B =A B

इसको लॉिजक डाया�ाम (logic diagram) की सहायता से भी समझ सकते है , जो िन�वत है

A A A
B B B

= =

iv. A�B=A B =A B � A�B

76
 A A A
B B B

= =

A A A
B B B

= =

2. िन�िल�खत लॉिजक डाया�ाम (logic diagram) के आउटपुट िल�खए ?

Output

Logic I

Output

logic 0

उ�र
i. यिद Ex­OR गे ट मे एक इनपु ट (logic­0) हो, तो उसका आउटपु ट हमेशा दू सरे इनपु ट पर िनभ�र
करे गा, चाहे उपरो� लॉिजक (logic) मे Ex­OR गे टो की सं�ा कुछ भी हो।

इनपुट
आउटपुट
A 0
0 0 0
1 0 1

ii. यिद Ex­NOR गे ट मे एक इनपु ट (logic­1) हो, तो उसका आउटपु ट हमेशा दू सरे इनपु ट पर िनभ�र
करे गा, चाहे उपरो� लॉिजक (logic) मे Ex­NOR गे टो की सं�ा कुछ भी हो ।

77
 इनपुट
आउटपुट
A 1
0 1 0
1 1 1

3. िन�िल�खत लॉिजक डाया�ाम (logic diagram) का आउटपुट �ा होगा ?

Output

Logic 1

Output

Logic 0

उ�र
i. यिद Ex­OR गे ट मे एक इनपु ट (logic­1) हो, तो उसका आउटपु ट लॉिजक मे Ex­OR गे टो की सं�ा
पर िनभ�र करे गा। यिद Ex­OR गे टो की सं�ा सम (even) हो, तो आउटपु ट दू सरे इनपु ट के बराबर
होगा। यिद Ex­OR गे टो की सं�ा िवषम (odd) हो, तो आउटपु ट दू सरे इनपु ट के पू रक
(complement) के बराबर होगा।

ii. यिद Ex­NOR गे ट मे एक इनपु ट (logic­0) हो तो उसका आउटपु ट लॉिजक मे Ex­NOR गे टो की

सं�ा पर िनभ�र करे गा। यिद Ex­NOR गे टो की सं�ा सम (even) हो, तो आउटपु ट दू सरे इनपु ट के
बराबर होगा। यिद Ex­NOR गे टो की सं�ा िवषम (odd) हो, तो आउटपु ट दू सरे इनपु ट के पू रक
(complement) के बराबर होगा।

4. िन�िल�खत लॉिजक डाया�ाम (logic diagram) के िलए स� तािलका बनाए ?

A
B Y

78
उ�र
िकसी भी लॉिजक डाया�ाम (logic diagram) की स� तािलका बनाने के िलए सव��थम उसके आउटपु ट का
बु िलयन �ंजक (Boolean expression) िलखते है , जो िन� है ­

Y � (A � B) . (B � C) � ( A � B) � B � C) � A � B � C � M 1

स� तािलका मे उपरो� मै�टम� (M1) का मान (logic)­0 रखकर, अ� मै�टम� को लॉिजक (logic­1 िलखते
है , जो िन�वत है ­

इनपुट आउटपुट
A B C Y
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1

5. लॉिजक गेट (logic gate) के इनपुट और आउटपुट म�िमंटम� को कैसे �ोसे स करते है ?

उ�र
लॉिजक गे ट (logic gate) का उपयोग करके िमंटम� को िन� �कार �िकया (process) करते है ।
i. AND गेट

AND गे ट का आउटपु ट उ� (high)तब होता है , जब उसके सारे इनपु ट उ� (high) होते है। इसका मतलब
AND गे ट के आउटपु ट वे ही िमंटम� (minterm) िदख�गे जो गे ट के सभी इनपु ट मे कॉमन हो। गिणतीय भाषा मे
AND गे ट के आउटपु ट को f 3 � f 1 � f 2 (f1 intersection f2) से �दिश�त िकया जाता है । यहाँ इसे समझने के िलए

हमने दो इनपु ट AND के फंकशन को f1 (A,B,C) � �m (0,1,3,5,6) ,और f (A,B,C) � �m (1,2, 3,4) िलया
2

है ।

AND गे ट का आउटपु ट मे िमंटम�, f1 और f2 इनपु ट मे कॉमन िमंटम� होंगे जो (1,3) है ­

f3 (A,B,C) � �m(1,3)
79
इसी �कार यिद आउटपु ट ( f3 (A,B,C) � �m(1,3) )और एक इनपुट ( f (A,B,C) � �m (0,1,3,5,6) ) िदया हो
1

तो दू सरा इनपु ट �ा� िकया जा सकता है। दू सरा इनपु ट f (A,B,C) � �m (1,2, 3, 4) ,या �m (1,3) होगा।
2

ii. NOT गेट

NOT गे ट का आउटपु ट उसके इनपु ट का पू रक (compliment) होता है। NOT गे ट के आउटपु ट मे वे ही िमंटम�
जाएगे , जो इनपु ट मे न हो। यहाँ इसे समझने के िलए हमने NOT के इनपु ट फंकशन को
f1 (A,B,C) � �m (0,1,3,5,6) िलया है।

NOT गे ट का आउटपु ट मे वे िमंटम� होंगे जो इनपु ट मे मौजूद न हो, वे (2, 4, 7) है ।

f 2 (A,B,C) � �m(2, 4, 7)
iii. OR गेट

OR गे ट का आउटपु ट उ� (high) िन� ��थितयो होगा: जब इसके कोइ एक इनपु ट या सारे इनपु ट उ� (high)
हों । इससे यह �तीत होता है , िक OR गे ट के आउटपु ट मे वे ही िमंटम� जाएं गे , जो एक इनपु ट या सारे इनपु ट मे
हो। गिणतीय भाषा मे OR गे ट के आउटपु ट को f 3 � f 1 � f 2 (f1 union f2) से �दिश�त िकया जाता है। यहाँ , हम

इसे समझने के िलए दो इनपु ट OR फंकशन को f1 (A,B,C) � �m (0,1,3,5,6) ,और

f 2 (A,B,C) � �m (1,2, 3,4) िलया है।

OR गे ट का आउटपु ट मे वे िमंटम� जाएं गे जो केवल f1और f2 या दोनों मे हो। यहाँ f1 मे केवल (0, 5, 6)और f2 मे
केवल (2, 4) तथा f1 और f2 इनपु ट मे कॉमन (1, 3) है । OR गे ट का आउटपु ट मे िमंटम� (0, 5, 6, 2, 4, 1, 3) = (
0,1, 2, 3, 4, 5, 6) होंगे ।

f 3 (A,B,C) � �m(0,1,2, 3, 4, 5, 6)

80
 iv. NAND गेट

NAND गे ट का मतलब NOT AND, इस िविध �ारा इसे आसानी से िकया जा सकता है । AND और NOT गे ट
के बारे मे हम ऊपर पढ़ चुके है । यहाँ , हम इसे समझने के िलए हमने दो इनपु ट NAND फंकशन को
f1 (A,B,C) � �m (0,1,3,5,6) ,और f (A,B,C) � �m (1,2, 3,4) िलया है।
2

AND गे ट का आउटपु ट मे िमंटम�, f1 और f2 इनपु ट मे कॉमन िमंटम� होंगे जो (1, 3) है , और NOT गे ट का

आउटपु ट मे िमंटम� होंगे जो इनपु ट मे मौजूद न हो, वे (0, 2, 4, 5, 6, 7) है । जो NAND गे ट के आउटपु ट वाले
िमं टम� है ।

v. NOR गेट

NOR गे ट का मतलब NOT OR, इस िविध �ारा इसे आसानी से समझा जा सकता है । OR और NOT गे ट के बारे मे
हम ऊपर पढ़ चुके है। यहाँ , हम इसे समझने के िलए दो इनपु ट NOR फंकशन को
f1 (A,B,C) � �m (0,1,3,5,6) ,और f (A,B,C) � �m (1,2, 3,4) िलया है।
2

OR गे ट का आउटपु ट मे वे िमंटम� जाएं गे जो केवल f1 और f2 और दोनों मे हो। यहाँ f 1मे केवल (0, 5, 6)और f2
मे केवल (2, 4) तथा f1 और f2 इनपु ट मे कॉमन (1, 3) है । OR गे ट का आउटपु ट मे िमंटम� (0, 5 , 6, 2, 4,1,3) =
( 0,1, 2, 3, 4, 5, 6) होंगे। और NOT गे ट का आउटपु ट मे िमंटम� होंगे जो इनपु ट मे मौजूद न हो, वे (7) है । जो
NOR गे ट के आउटपु ट वाले िमंटम� है ।

81
 vi. Ex­OR गेट

{f1 (A,B,C)�{f 2 (A,B,C)} ; { �m (0,1,3,5,6)}�{�m (1,2, 3, 4)}

f1 (A,B,C) � �m (0,1,3,5,6) , और f (A,B,C) � �m (2,4, 7)
1

f 2 (A,B,C) � �m (1,2, 3,4) , और f 2 (A,B,C) � �m (0,5,6, 7)

f3 � f1 � f 2 � f1.f 2 � f 1.f2

f 3 � f1.f 2 � f 1.f2 � ���m (0,1,3,5,6)�AND��m (0,5,6, 7)��OR���m(2,4,7)�AND��m (1,2, 3,4)��

f3 � ��m (0,5,6, 7)�OR��m (2,4)�
f3 � �m(0,2, 4, 5, 6)
6. िन� लॉिजक आरे ख (logic diagram) मे ��े क गेट का �सार मे िवलंब (propagation delay) 20
ns है, तो t >0 मे आउटपुट (z) िकतने समय तक लॉिजक ­1 (logic­1) होगा ?

1
A Y 1
X 08 3 Z
B 2 86
2
C

यिद­

(a) t ≤ 0 तक, इनपुट A=C=0, B=1,

(b) t = 0 मे इनपुट A=C=1, और B=0 होकर उसी अव�था मे रहते है

82
 उ�र
गेट इनपुट गेट आउटपुट
समय
A B C X� B Y� X . A Z � Y �C
0 sec 0 1 0 0 0.0=0 0�0 � 0
20 ns 1 0 1 1 0.1=0 0 �1 �1
40 ns 1 0 1 1 1.1=1 0 �1 �1
60 ns 1 0 1 1 1.1=1 1�1 � 0

t >0 मे आउटपु ट (z) 40 ns (60 ns ­20 ns) तक लॉिजक (logic)­1 होगा।

7. यिद हे�ाडे सीमल डाटा 7EH और 5FH को दो, इनपुट EX­OR गेट के इनपुट पर िदया जाता है ,
और उसके आउटपुट को 10H से गुणा करे तो गुणनफल �ा होगा ?

उ�र
इनपु ट्स आउटपु ट
5FH
0 1 0 1 1 1 1 1 21H
7EH 0 0 1 0 0 0 0 1
0 1 1 1 1 1 1 0

21H x 10H=210H

गु णनफल 210H होगा।

8. िन� िडिजटल लॉिजक आरे ख (logic diagram) मे �ूनतम �सार मे िवलंब और अिधकतम �सार मे
िवलंब को समझाइए?
P.D = 3ns
1
A 3X 4
08 6Y
B 5 08
2
C
P.D = 2ns

83
 उ�र
�ूनतम �सार मे िवलंब 2ns, और अिधकतम �सार मे िवलंब 5ns होगा ।

यिद इनपु ट ‘Aʼ और ‘Bʼ मे लॉिजक (logic)­1 संकेत (signal) है , तो आउटपु ट ‘Xʼ मे भी लॉिजक (logic­
1)संकेत (signal) होगा। तीसरे इनपु ट ‘Cʼ को (logic­1) से (logic­0) संकेत (signal) करने पर केवल
2ns वाले AND गे ट का �सार मे िवलंब होगा, जो �ूनतम है , को िन� तािलका �ारा समझाया गया है ­

2ns वाले AND गेट के

3ns वाले AND गेट के
इनपुट आउटपुट
इनपुट
Y
आउटपुट
C
A B X
1 1 1 1 1
1 1 1 0 0

यिद इनपु ट A, B, और C मे (logic)­0 संकेत (signal) है , तो आउटपु ट X, और Y मे भी (logic)­0 संकेत

होगा। इसके बाद इनपु ट A, B, और C मे (logic­1)संकेत दे ने पर , आउटपु ट X, और Y मे भी (logic­1)
संकेत िमलेगा, इस �कार संकेत (signal) �सार मे िवलंब दोनों गे टों के �सार मे िवलंब के बराबर होगा, जो
अिधकतम �सार मे िवलंब है , को िन� तािलका �ारा समझाया गया है ­

2ns वाले AND गेट के

3ns वाले AND गेट के
इनपुट आउटपुट
इनपुट
Y
आउटपुट
C
A B X
0 0 0 0 0
1 1 1 1 1

9. स�ािपत करो की धना�क लॉिजक (positive logic) NAND, ऋणा�क लॉिजक (negative
logic) NOR के समतु� होता है?

84
उ�र
धना�क लॉिजक (positive logic) मे उ� वो�े ज को (logic­1), और िन� वो�े ज को (logic­0) �ारा
�दिश�त िकया जाता है । जबिक ऋणा�क लॉिजक (negative logic) मे उ� वो�े ज को (logic­0),
और िन� वो�े ज को (logic­1) �ारा �दिश�त िकया जाता है।
धना�क लॉिजक (positive logic) गे ट को ऋणा�क लॉिजक (negative logic) गे ट मे बदलने के िलए
एक ही समय मे गे ट के सभी इनपु ट और आउटपु ट को पू रक (compliment) करना होता है।
धना�क लॉिजक (positive logic) NAND गे ट की स� तािलका­

इनपुट आउटपुट
A B Y
0 0 1
0 1 1
1 0 1
1 1 0

Y � (A. B)
धना�क लॉिजक (positive logic) NOR गे ट की स� तािलका­

इनपुट आउटपुट
A B Y
0 0 1
0 1 0
1 0 0
1 1 0

Y � (A � B)
ऋणा�क लॉिजक (negative logic) NOR गे ट की स� तािलका: धना�क लॉिजक (positive logic)
NOR गे ट की स� तािलका के इनपु ट और आउट मे (logic­0) को (logic­1) तथा (logic­1) को
(logic­0) कर दे ते है।

इनपुट आउटपुट
A B Y
1 1 0
1 0 1
0 1 1
0 0 1

85
 Y � (A � B) � (A.B)

�
Y = A.B �
धना�क लॉिजक (positive logic) NAND गे ट की स� तािलका,ऋणा�क लॉिजक (negative logic)
NOR गे ट के समतु� है ।
10. दो �रोय लॉिजक (two­level logic) से �ा ता�य ता�य� है? उ�� (generate), और नॉन –
उ�� (non­generate) �पो की �ा�ा करे ।

उ�र
दो �रोय लॉिजक (two­level logic) एक लॉिजक िडजाइन (logic design) को संदिभ�त करता है , जो
इनपु ट और आउटपु ट के बीच दो से अिधक लॉिजक गे ट (logic gate) का उपयोग नहीं करता है। इसका
मतलब यह नहीं है िक पू रे िडजाइन मे केवल केवल दो लॉिजक गे ट (logic gate) होंगे, लेिकन इसका
मतलब है िक इनपु ट से आउटपु ट तक के पाथ मे लॉिजक गेट (logic gate) के केवल दो लेवल होंगे।
हम दो­�रीय लॉिजक काया� �यन (two­level logic implementation) मे चार लॉिजक गे ट (logic
gate) AND, OR, NAND, और NOR का �योग करते है । यिद हम इन चार गे टो मे से एक को पहले
�र और दू सरे को दू सरे �र पर चुनते है , तो कुल 16 दो­�रीय लॉिजक (two­level logic) संयोजन
होंगे, जो िन�वत है ­

i. AND­AND; AND­OR; AND­NAND; AND­NOR,

ii. OR­AND; OR­OR; OR­NAND; OR­NOR,
iii. NAND­AND; NAND­OR; NAND­NAND; NAND­NOR,
iv. NOR­AND; NOR­OR; NOR­NAND; NOR­NOR.

��ेक दो­�रीय संयोजन एक अलग लॉिजक फलन (logic function) की तरह �योग होता है । इन 16
संयोजनो को िन� दो �ेिणयों मे बां टा गया है ­

1. अप�यी �प (degenerate form)

2. गै र­ अप�यी �प (non­degereate)

अप�यी �प (degenerate form): दो­�रीय लॉिजक काया� �यन (two­level logic

implementation) अप�यी �प (degenerate form) तब होता है जब दो �रीय लॉिजक (two­level
logic) का आउटपु ट केवल एक लॉिजक गे ट (logic gate) �ारा �ा� िकया जा सकता है । इसका लाभ
यह है िक एकल लॉिजक गे ट (single logic gate) के इनपु ट िक सं�ा बढ़ जाती है , िजसके प�रणाम
��प लॉिजक गे ट (logic gate) के फैन­इन मे वृ�� होती है। उपरो� 16 संयोजनों मे से िन� 8
अप�यी �प (degenerate form) है ।

i. AND­AND; AND­NAND;

86
ii. OR­OR; OR­NOR,
iii. NAND­OR; NAND­NOR
iv. NOR­AND; NOR­NAND;

दो­�रीय लॉिजक काया��यन (two­level logic implementation) अप�यी �प (degenerate

form) को िन� लॉिजक आरे ख (logic diagram) से भी आसानी से समझा जा सकता है।

A AB A AB
B B
Y = ABCD Y = (AB.CD)

C C
D CD D CD

First level Second level

A (A+B) A (A+B)
B B
Y = (A+B+C+D) Y = (A+B+C+D)

C C
D (C+D) D (C+D)

दो­�रीय लॉिजक काया��यन (two­level implementation) अप�यी �प (degenerate

form)

गै र­अप�यी �प (non­degereate): दो­�रीय लॉिजक काया��यन (two­level logic

implementation) गै र­अप�यी �प (non­degenerate form) तब होता है , जब दो �रीय लॉिजक
(two­level logic) का आउटपु ट केवल एक लॉिजक गे ट (logic gate) �ारा �ा� नहीं िकया जा सकता
है । गै र­अप�यी �प (non­degenerate form) दो­�रीय लॉिजक संयोजन (two­level logic
87
 combination) है , जो SOP और POS को लागू करते है । उपरो� 16 संयोजनों मे से िन� 8 गै र­
अप�यी �प (non­degenerate form) है ।

i. AND­OR; AND­NOR,
ii. OR­AND; OR­NAND;
iii. NAND­AND; NAND­NAND;
iv. NOR­OR; NOR­NOR.

दो­�रीय लॉिजक काया��यन (two­level logic implementation) गै र­अप�यी �प (non­

degenerate form) को िन� लॉिजक आरे ख (logic diagram) से आसानी से समझा जा सकता है ।

दो­�रीय लॉिजक काया��यन (two­level logic implementation) गैर­अप�यी �प (non­

degenerate)

88
11. लॉिजक गेट के िविनद� श (logic gates specifications) से �ा है ?

उ�र
लॉिजक गे ट के िविनद� श (logic gate specification) िन� है ­

i. लॉिजक लेवल (logic level): इनपु ट और आउटपु ट के बीच लॉिजक लेवल (logic level) की
अिधकतम सं�ा दो­�र लॉिजक (two­level logic) मे दो होती है ।

ii. �सार मे िवलंब (propagation delay): एक गे ट के इनपु ट से आउटपु ट तक िडिजटल संकेत

(digital signal) के प�चने मे लगा समय है ।

iii. पावर अप�य (power dissipation): गम� के �प मे एक IC / गे ट मे िवलु� होने वाली

श�� की मा�ा है।

iv. शोर मे कमी (noise margin): शोर को सहन (tolerate) करने के िलए एक गे ट की �मता।

v. फैन­इन (fan­in): इनपु ट की अिधकतम सं�ा िजसे एक गे ट �ीकार कर सकता है ।

vi. फैन­आउट (fan­out): एक गे ट के आउटपु ट को अिधकतम िकतने अ� गे ट के इनपु ट से जोड़

सकते है, की सं�ा है । समान गे टो की इनपु ट की सं�ा िजसे एक गे ट �ारा चलाया जा सकता
है ।

89
 �योगा�क (Experiments)

1. एकीकृत प�रपथ (IC) का उपयोग करके बेिसक गेट्स और सवा�ि�क गेट (universal gate) की स�
तािलका का स�ापन करना।

आव�क उपकरण / घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , म�ी­चैनल सीआरओ, square wave signal
generator, और िडिजटल म�ीमीटर।
2. घटक (components):

ICs: एक 7408 (चार 2­इनपु ट AND गे ट्स), एक 7432 (चार 2­इनपु ट OR गे ट्स), एक 7404 (हे�
इ�ट� र), एक 7400 (चार 2­इनपु ट NAND गे ट्स), एक 7402 (चार 2­इनपु ट NOR गे ट) ।

डायोड: एक LED (20mW)

िविवध (Miscellaneous): एक �ितरोध 330Ω/ 0.25 वाट, िसंगल कोर वायर, और वायर कटर और
��� पर।

�ि�या (Procedure):

i. स� तािलका:

a. पावर �ोजे� बोड� के म� मे �ै ड बोड� लगा होता है िजस पर प�रपथ (circuit) िडजाइन िकया जाता
है का िच� नीचे िदया गया है । �ै ड बोड� मे ऊपर और नीचे के छे द �ैितज (horizontal) �प से जुड�
�ए है , अ� छे द ऊ�ा� धर (vertical) क�� मे िबना िकसी जोड़ (link) के पाँ च छे दो के �ॉक मे
लंबवत है । इसके दोनों तरफ िवधुत आपू ित� के िलए �ैितज रे खा (horizontal line) बनी होती है
िजसे धना�क (positive) (+) और ऋणा�क (negative) (–) से िदखाया गया है , इसे पावर रे ल के
नाम से जाना जाता है । ये पावर रे ल बीच मे, जहाँ गैप �ादा होता है , मे नहीं जुड़ी होती है । यिद हमे
पू री पावर रे ल मे िवधुत आपू ित� चािहए तो हमे बीच के बड़े गै प को िसंगल कोर वाइर से जोड़ना
होगा। एकीकृत प�रपथ (IC) को �ै ड बोड� के म� मे लगाते है और उनकी िपने ‘Eʼ और ʼFʼ कॉलम
पर होने चािहए । ��ेक कॉलम (0 से 60) पाँ च छे दो (A से E और F से J) से �ैितज / लंबवत �प
से जुडे �ए है । इ�े टिम�नल ��� प कहा जाता है ।

90
 �ैड बोड� ले आउट

b. पावर �ोजे� बोड� मे �योग काय� मे �योग होने वाले सभी संबंिधतों की जां च िडिजटल म�ीमीटर से
करे ।
c. एकीकृत प�रपथ (IC) को पावर �ोजे� बोड� मे उसके बनाए गए �थान पर लगाए।
d. गे टो की स� तािलका का स�ापन करने के िलए, ��ेक IC के एक गे ट के साथ िच� 2.1, 2.6, 2.11
,2.21 और 2.32 के अनुसार प�रपथ (circuit) को �ै ड –बोड� पर संयोिजत करते है ।
e. पावर �ोजे� बोड� मे िदए गये एकीकृत प�रपथ (IC) मे �योग होने वाली उिचत िवधुत आपू ित�
(electrical supply) को �े ड बोड� पर उिचत �थान पर जोड़े ।

91
 सवा�ि�क गेट (universal gate: NAND) की स� तािलका के िलए �ैड –बोड� ले आउट

f. अब इस एकीकृत प�रपथ (IC) के िपन नंबर­14 पर Vcc (+5 Volt) तथा िपन नंबर­ 7 को �ाउं ड
(GND) से जोड़ते है ।
g. गे ट के आउटपु ट को लॉिजक मॉिनटर (logic monitor: LED) को उिचत धारा िनयं �क �ितरोध
(current limiting resistor) से जोड़े ।
h. एकीकृत प�रपथ (IC) के अं दर ��ेक गे ट के इनपु ट को सभी संभािवत संयोजनों (possible
combination) दे कर आउटपु ट, लॉिजक मॉिनटर (logic monitor: LED) की मदद से स�ािपत
करे ।

ii. वेव फॉम�:

आिसलो�ोप की सहायता से ��ेक गे ट के इनपु ट मे �वेर वेव जिनरे टर (square wave generator) की
सहायता से इनपु ट संकेत (signal) दे और आउटपु ट संकेत (signal) की जां च आिसलो�ोप मे करे ।

iii. �सार म� दे री (propagation delay):

IC 7404 म� सभी इनवट� र (NOT) गे ट को कै�ेड म� कने� कर� । उसके बाद, पहले इ�ट� र के इनपु ट पर एक
�ॉक प� से जोड़े , आिसलो�ोप की मदद से छटे इनवट� र के आउटपु ट म� दे री की गणना कर� । अं त म�, कुल
िवलंब को छह से िवभािजत कर� और �ित इ�ट� र औसत �सार िवलंब �ा� कर� ।

92
�े�ण (Observation):

i. स� तािलका (truth table)

इनपुट्स आउटपुट
डे िसमल
A B AND OR NOTʼAʼ NOT‘Bʼ NAND NOR
0 0 0
1 0 1
2 1 0
3 1 1

ii. वेवफॉम� (waveform)

�्म सं �ा गेट वेवफॉम�
1 AND
2 OR
3 NOT
4 NAND
5 NOR

iii. �सार म� दे री (propagation delay)

�्म सं �ा गेट 6 गेट बाद �सार म� दे री मा� गेट का �सार म� दे री
(mean)
1.
1 AND 2.
3.
1.
2 OR 2.
3.
1.
3 NOT 2.
3.
1.
4 NAND 2.
3.
1.
5 NOR 2.
3.

93
प�रणाम (Result): बे िसक गे ट्स और सवा� ि�क गे ट (universal gate) एकीकृत प�रपथ (IC) की स� तािलका का
स�ापन िकया। वेवफॉम� का उपयोग करके सभी गे ट का स�ापन िकया और ��ेक गे ट के �सार म� दे री की
गणना की।

सावधािनयां (Precautions):

1. �योग करने से पहले एकीकृत प�रपथ (IC) के िडिजटल डाटा सीट से �योग स��ी सारे िडिजटल डाटा
उपनी कॉपी मे नोट कर ले।
2. �योग से पहले सभी कने�न (connections) को अ�ी तरह से जां च ल�।
3. �े डबोड� को जां च� िक लॉिजक (logic­1: +5V)और लॉिजक (logic­0: 0V)�ाउं ड ठीक है ।
4. िकसी इनपु ट को अ�थायी (floating) न छोड़� ।
5. िसंगल कोर वायर के झंड
ु से बचने के िलए वायर को यथासंभव छोटा रखने का �यास कर� ।
6. �योग करते समय अित�र� �ान द� । अगर एकीकृत प�रपथ (IC) गम� हो रही है , तो शॉट� प�रपथ (short
circuit) होने की संभावना है । इसिलए तुरंत िवधुत आपूित� बंद कर द� ।

2. एकीकृत प�रपथ (IC) का उपयोग करके Ex­OR और Ex­NOR गेट्स की स� सारणी का अ�यन
और स�ापन करना।

आव�क उपकरण / घटक (Components):

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 7486 (चार 2­इनपु ट Ex­OR गे ट्स), एक 74HCT266 (चार (quad) 2­इनपु टEx­
NOR)।

डायोड: एक LED (20mW)

िविवध (Miscellaneous): एक �ितरोध 330Ω/ 0.25 वाट, िसंगल कोर वायर, और वायर कटर और
��� पर।

�ि�या (Procedure):

i. स� तािलका:
a. पावर �ोजे� बोड� मे �योग काय� मे �योग होने वाले सभी संबंिधतों की जां च िडिजटल म�ीमीटर से
करे ।
b. एकीकृत प�रपथ (IC) को पावर �ोजे� बोड� मे उसके बनाए गए �थान पर लगाए।
c. पावर �ोजे� बोड� मे िदए गये ICs मे �योग होने वाली उिचत िवधुत आपू ित� (electrical supply)
को �ेडबोड� पर उिचत �थान से कने� कर� ।
d. एकीकृत प�रपथ (IC) के िपन नंबर­14 को Vcc (+5 Volt)और िपन नंबर 7 िसंगल को �ाउं ड
(GND) िसंगल कोर वायर से जोड़े ।
94
 e. गे टो की स� तािलका का स�ापन करने के िलए, ��ेक IC के एक गे ट के साथ िच�: 2.16, और
2.19 के अनुसार प�रपथ (circuit) को �ै ड –बोड� पर संयोिजत करे ।
f. गे ट के आउटपु ट को लॉिजक मॉिनटर (logic monitor: LED) को उिचत धारा िनयं �क �ितरोध
(current limiting resistor) से जोड़े ।
g. एकीकृत प�रपथ (IC) के अंदर ��ेक गे ट के इनपु ट को सभी संभािवत संयोजनों (possible
combination) दे कर आउटपु ट, लॉिजक मॉिनटर (logic monitor: LED) की मदद से स�ािपत
करे ।

�े�ण (Observation):

i. स�तािलका

इनपुट्स आउटपुट
डे िसमल

A B EX­OR EX­NOR
0 0 0
1 0 1
2 1 0
3 1 1

प�रणाम (Result): Ex­OR और Ex­NOR गे ट की एकीकृत प�रपथ (IC) की स� तािलका का अ�यन और

स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

3. NAND गेट के सवा�ि�क गेट (universal gate) के �प म� उपयोग और स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): दो 7400 (चार 2­इनपु ट NANDगे ट) ।

डायोड: एक LED (20mW)

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, और वायर कटर और
��� पर।

95
�ि�या (Procedure):

a. पावर �ोजे� बोड� मे �योग काय� मे �योग होने वाले सभी संबंिधतों की जां च िडिजटल म�ीमीटर से
करे ।
b. एकीकृत प�रपथ (IC) को पावर �ोजे� बोड� मे उसके बनाए गए �थान पर लगाए।
c. NAND गे ट की स� तािलका का स�ापन करने के िलए, IC­7400 के एक गे ट के साथ िच� 2.23
से 2.28 तक एक बार मे एक का ही प�रपथ (circuit) को �ैड –बोड� पर संयोिजत करते है ।
d. पावर �ोजे� बोड� मे िदए गये एकीकृत प�रपथ (IC) मे �योग होने वाली उिचत िवधुत आपू ित�
(electrical supply) को �े ड बोड� पर उिचत �थान पर कने� कर� ।
e. अब इस एकीकृत प�रपथ (IC)के िपन नंबर­14 पर Vcc (+5 Volt) तथा िपन नंबर­ 7 पर �ाउं ड
(GND) �यु � करते है ।
f. लॉिजक प�रपथ (logic circuit) मे �योग होने वाले सभी NAND गे ट्स की जां च कर ले।
g. NAND गे ट के सवा�ि�क गे ट्स (universal gate) के �प म� उपयोग होने वाले ऊपर िदखाए गए
िविभ� लॉिजक सिक�टो िच�: 2.23 से 2.28 तक का िडजाइन �े ड बोड� पर कर� ।
h. गे ट के आउटपु ट को लॉिजक मॉिनटर (logic monitor: LED) को उिचत धारा िनयं �क �ितरोध
(current limiting resistor) से जोड़े ।
i. िडजाइन िकए गए ��ेक गे ट के इनपु टो को सभी संभािवत संयोजनों (possible combination)
दे कर आउटपु ट,लॉिजक मॉिनटर (LED) की मदद से स�ािपत करे ।

�े�ण (Observation):

NAND­NAND संयोजन का उपयोग करके लॉिजक गे ट्स( logic gate) के िलए स�तािलका बनाए।

प�रणाम (Result): NAND गे ट उपयोग से AND, OR, NOT, NOR, Ex­OR, और Ex­NOR का अ�यन और
स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

4. सवा�ि�क गेट (universal gate) के �प म� NOR गेट के उपयोग का अ�यन और स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): दो 7402 (चार 2­इनपु ट NOR गे ट्स)।

डायोड: एक LED (20 mW)

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, और वायर कटर और
��� पर।

96
�ि�या (Procedure):

a. पावर �ोजे� बोड� मे �योग काय� मे �योग होने वाले सभी संबंिधतों की जां च िडिजटल म�ीमीटर
से करे ।
b. एकीकृत प�रपथ (IC)को पावर �ोजे� बोड� मे उसके बनाए गए �थान पर लगाए।
c. पावर �ोजे� बोड� मे िदए गये एकीकृत प�रपथ (IC) मे �योग होने वाली उिचत िवधुत आपू ित�
(electrical supply) को �े ड बोड� पर उिचत �थान पर लगाए।
d. IC के िपन नंबर­14 को Vcc (+5 Volt)और िपन नंबर 7 को �ाउं ड (GND) िसंगल कोर वायर से
जोड़े ।
e. लॉिजक प�रपथ (logic circuit) मे �योग होने वाले सभी NOR गे ट्स की जां च कर ले।
f. NOR गे ट के सवा� ि�क गे ट्स (universal gates) के �प म� उपयोग होने वाले ऊपर िदखाए गए
िविभ� लॉिजक सिक�टो (logic circuits): िच�: 2.34 से 2.39 का िडजाइन �े ड बोड� पर बनाए ।
g. गे ट के आउटपु ट को लॉिजक मॉिनटर (logic monitor: LED) को उिचत धारा िनयं �क �ितरोध
(current limiting resistor) से जोड़े ।
h. िडजाइन िकए गए ��ेक गे ट के इनपु टो को सभी संभािवत संयोजनों (possible combination)
दे कर आउटपु ट,लॉिजक मॉिनटर (logic monitor: LED) की मदद से स�ािपत करे ।

�े�ण (Observation):

NOR­NOR संयोजनों का उपयोग करने वाले गे ट्स के िलए स�तािलका बनाए।

प�रणाम (Result): NOR गे ट उपयोग से AND, OR, NOT, NAND, Ex­OR, और Ex­NOR का अ�यन और
स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

5. गे ट्स को स�म / अवरोिधत (enable/Disable) करने के िलए िडिजटल डाटा िनयं�ण के उपयोग का
अ�यन और स�ापन करना।

आव�क उपकरण / घटक (Components):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 7408 (चार 2­इनपु ट AND गे ट्स, एक 7432 (चार 2­इनपु ट OR गे ट्स), एक 7400 (चार
2­इनपु ट NAND गे ट्स, एक 7402 (चार, 2­इनपु ट NOR गेट्स), एक 7486 (चार, 2­इनपु ट EX­OR गे ट्स)।

डायोड: एक LED (20 mW)

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, और वायर कटर और ��� पर।

97
�ि�या (Procedure):

यह स�ािपत करने के िलए िक गे ट स�म (enable) ह� या बािधत (disable)।

a. पावर �ोजे� बोड� मे �योग काय� मे �योग होने वाले सभी संबंिधतों की जां च िडिजटल म�ीमीटर से
करे ।
b. एकीकृत प�रपथ (IC) को पावर �ोजे� बोड� मे उसके बनाए गए �थान पर लगाए।
c. पावर �ोजे� बोड� मे िदए गये एकीकृत प�रपथ (IC) मे �योग होने वाली उिचत िवधुत आपू ित�
(electrical supply) को �े ड बोड� पर उिचत �थान पर संयोिजत करे ।
d. एकीकृत प�रपथ (IC) के िपन नंबर­14 को Vcc (+5 Volt)और िपन नंबर 7 को �ाउं ड (GND)
िसंगल कोर वायर की सहायता से जोड़े ।
e. गे ट के आउटपु ट को लॉिजक मॉिनटर (logic monitor: LED) को उिचत धारा िनयं �क �ितरोध
(current limiting resistor) से जोड़े ।
f. उपरो� िच� : 2.3, 2.8, 2.18, 2.29 और 2.40 को �ैड बोड� मे बनाए।
g. कंट� ोल और िडिजटल डाटा इनपु ट ��ेक गे ट के इनपु टो मे दे कर आउटपु ट, लॉिजक मॉिनटर की
मदद से स�ािपत करे ।

�े�ण (Observation):

i. AND गेट स�म (enable) / बािधत (disable)

इनपुट
आउटपुट
कंट� ोल डाटा
बािधत (disable): 0 0
0 1
स�म (enable) 1 0
1 1

ii. NAND गेट स�म (enable) / बािधत (disable)

इनपुट
आउटपुट
कंट� ोल डाटा
बािधत (disable): 0 0
0 1
स�म (enable) 1 0
1 1

98
 iii. OR गेट स�म (enable) / बािधत (disable)
इनपुट
आउटपुट
कंट� ोल डाटा
स�म (enable) 0 0
0 1
बािधत (disable): 1 0
1 1

iv. NOR गेट स�म (enable) / बािधत (disable)

इनपुट
आउटपुट
कंट� ोल डाटा
स�म (enable) 0 0
0 1
बािधत (disable): 1 0
1 1

v. Ex­OR गेट स�म (enable) / बािधत (disable)

इनपुट
आउटपुट
कंट� ोल डाटा
स�म (enable) 0 0
0 1
बािधत (disable): 1 0
1 1

प�रणाम (Result): ��ेक गे ट्स को स�म (enable) / अवरोिधत (Disable) करने के िलए िडिजटल डाटा
कंट� ोल के उपयोग का अ�यन और स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

6. गे ट्स के िव�ार इनपुट का अ�यन और स�ापन करना।

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC)s: एक 7408 (चार 2­इनपु ट AND गे ट्स), एक 7432 (चार 2­इनपु ट OR गे ट्स), दो 7400
(चार 2­इनपु ट NAND गे ट्स), दो 7402 (चार 2­इनपु ट NOR गे ट्स)।
डायोड: एक LED (20mW)

99
 िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, और वायर कटर और
��� पर।
�ि�या (Procedure):

a. पावर �ोजे� बोड� मे �योग काय� मे �योग होने वाले सभी संबंिधतों की जां च िडिजटल म�ीमीटर से
करे ।
b. एकीकृत प�रपथ (IC) को पावर �ोजे� बोड� मे उसके बनाए गए �थान पर लगाए।
c. पावर �ोजे� बोड� मे िदए गये एकीकृत प�रपथ (IC) मे �योग होने वाली उिचत िवधुत आपू ित�
(electrical supply) को �े ड बोड� पर उिचत �थान पर जोड़े ।
d. एकीकृत प�रपथ (IC)के िपन नंबर­14 को Vcc (+5 Volt)और िपन नंबर 7 को �ाउं ड (GND)से
जोड़े ।
e. लॉिजक प�रपथ (logic circuit) मे �योग होने वाले सभी ICs के गे ट्स की जां च कर ले।
f. गे ट िव�ार वाले ऊपर िदखाए गए िविभ� लॉिजक सिक�टो (logic circuits: िच�: 2.4, 2.5, 2.9,
2.10, 2.30, 2.31, 2.41, 2.42 का िडजाइन �ेड बोड� पर कर� ।
g. गे ट के आउटपु ट को लॉिजक मॉिनटर, LED को उिचत धारा िनयं �क �ितरोध (current limiting
resistor) से जोड़े ।
h. िडजाइन िकए गए ��ेक गे ट के इनपु टो को सभी संभािवत संयोजनों (possible combination)
दे कर आउटपु ट, लॉिजक मॉिनटर, LED की मदद से स�ािपत करे ।

�े�ण (Observation):

िव�ार िकए गए लॉिजक डाय�ाम (logic diagram) के िलए स�­तािलका बनाए ।

प�रणाम (Result): िव�ार िकए गए सभी गे ट्स को स�ािपत िकया।

सावधािनयां (Precautions):

1. �योगा�क काय� करने से पहले �योग होने वाली सभी एकीकृत प�रपथो (ICs) के िडिजटल डाटा सीट से
�योग स��ी सारे जानकारी कॉपी मे नोट कर ले।
2. एकीकृत प�रपथ (IC) की िपनों को अ�ी �कार जां च ले और दे खे िक कोई िपन टू टी तो नहीं है ।
3. िसंगल कोर वायर को �ेडबोड� मे लगाने से पहले जां च कर ले , िक वे बीच मे टू टी (open)तो नहीं है।
4. सभी लॉिजक कनै�न (connection)को अ�ी तरह से जां च ल�।
5. �े डबोड� को जां च� िक लॉिजक ­1 (logic­1:+5V)और लॉिजक ­0 (logic­0)�ाउं ड ठीक है ।
6. िव�ार करने से पहले ICs म� सभी गे टों की जां च कर� । कोई इनपु ट खुला (floating) न छोड़� ।
7. िसंगल कोर वायर के झुंड से बचने के िलए वायर को यथासंभव छोटा रखने का �यास कर� ।
8. �योग करते समय अित�र� �ान द� । अगर एकीकृत प�रपथ (IC) गम� हो रही है , तो शॉट� प�रपथ होने की
संभावना है। इसिलए तुरंत पावर �ोजे� बोड� का मेन ��च बं द कर द� ।

100
 3
बूिलयन बीजगिणत और लॉिजक सरलीकरण
Boolean Algebra and Logic Simplification

इसके आिव�ारक, जॉज� बूली (1954) के नाम पर, बू िलयन बीजगिणत, बाइनरी सं�ा �णाली (binary
number system) का वण�न करने के िलए बू िलयन ��थरांक (Boolean constant), बू िलयन चर (Boolean
variable) और बू िलयन काय� (Boolean functions) को प�रभािषत करता है । यह कई बू िलयन िनयमो, और
�मे यों का वण�न करता है िजनका उपयोग लॉिजक अिभ���यों को सरलीकृत करने के िलए िकया जाता है ।

3.1 बूिलयन ��थरांक, चर और काय� (Boolean Constant, Variable and Functions)

चर (Variable) एक �तीक है , िजसका उपयोग लॉिजक को दशा� ने के िलए िकया जाता है । एक चर के िलए दो
िलटरल (literal): चर (A) या चर का पू रक (compliment) (A) होता है , इसे चर (Variable) के ऊपर बार
( ) लगाकर �दिश�त िकया जाता है , को बू िलयन बीजगिणत मे �योग करते है । बू िलयन ��थरां क (Boolean
constant), बू िलयन काय� (Boolean function) के दो मान स� (true) ओर अस� (false) होते है । इ�े
अं �ेजी वण�माला (English alphabet) के बड़े अ�र (capital letter) से �ितिनिध� (represent) करते है ।

3.2 लॉिजक संचालन (logic Operation)

िडिजटल इले��ॉिन� के तीन बु िनयादी गे ट (basic gate) AND, OR, और NOT के संचालन या काय�
(function), बु िलयन बीजगिणत मे लॉिजक अिभ���यों को सरलीकृत करने के िलए �योग िकए जाते है ।
इसके अलावा NAND, NOR, Ex­OR, और Ex­NOR के कुछ �ु�� संचालन (derived operation) भी,
बु िलयन बीजगिणत मे �योग िकए जाते है ।

3.2.1 AND सं चालन

बू िलयन बीजगिणत मे (.) गु णा, और सामा� गु णा (x) लॉिजक AND संचालन के समतु� होता है । वा�व मे,
यह लॉिजक गु णन है , िजसे AND गे ट �ारा �दिश�त िकया जाता है । बू िलयन �ंजक (Boolean expression)
�ारा AND गे ट को िन� �कार िलखते है ।

Y=ʼAʼ AND ‘Bʼ =A . B

3.2.2 OR संचालन

बू िलयन बीजगिणत मे (+) जोड़, और सामा� जोड़ लॉिजक OR संयोजन के समतु� होता है । वा�व मे, यह
लॉिजक जोड़ है िजसे OR गे ट �ारा �दिश�त िकया जाता है । बू िलयन �ंजक (Boolean expression) �ारा OR
गे ट को िन� �कार िलखते है ।

101
 Y=ʼAʼ OR ‘Bʼ = A + B

3.2.3 NOT संचालन

बू िलयन बीजगिणत मे NOT संचालन का �योग इनपु ट को पू रक (compliment) करने के िलए िकया जाता है ।
वा�व मे , इसे लॉिजक NOT गे ट �ारा �दिश�त िकया जाता है। है । बूिलयन �ंजक (Boolean expression) �ारा
NOT गे ट को िन� �कार िलखते है ।
Y=NOT ‘Aʼ = A

3.2.4 NAND सं चालन

बू िलयन बीजगिणत मे NAND संचालन, AND संचालन और NOT संयोजक के समतु� होता है । वा�व मे, इसका
आउटपु ट AND गे ट के आउटपु ट का पू रक है , िजसे NAND गे ट �ारा �दिश�त िकया जाता है। NANDगे ट के िलए
बू िलयन समीकरण ­
Y=NOT(‘Aʼ AND ‘Bʼ) = ‘Aʼ NAND ‘Bʼ= A . B

3.2.5 NOR संचालन

बू िलयन बीजगिणत मे NOR संचालन, OR संचालन और NOT संयोजक के समतु� होता है । वा�व मे, इसका
आउटपु ट OR गे ट के आउटपु ट का पू रक है , िजसे NOR गे ट �ारा �दिश�त िकया जाता है । है । NOR के िलए
बू िलयन समीकरण िन�वत िलखते है ­

Y= A � B

3.2.6 Ex­OR और Ex­NOR सं चालन

बू िलयन बीजगिणत मे Ex­OR, और Ex­NOR संचालन को मोडु लो­2 योग भी कहा जाता है , �ोिक यह त�ों के
��ेक जोड़ो को मोडु ल­2 योग �दान करता है । बू िलयन �ंजक (Boolean expression) �ारा Ex­OR गे ट को
िन� �कार िलखते है ।

Y=A � B

बू िलयन �ंजक (Boolean expression) �ारा Ex­NOR गे ट को िन� �कार िलखते है ।

Y=NOT(A � B)=A B

3.3 बूिलयन बीजगिणत के सू ��यों और िनयम (Axioms and Laws of Boolean Algebra)

बू िलयन बीजगिणत के सू��यों लॉिजक �ंजकों का एक समूह है , िजसे हम िबना �माण के �ीकार करते ह� ।
वा�व मे, सू��यों तीन बु नयादी गे टो के लॉिजक संचालन की प�रभाषा से �ादा कुछ नहीं है , जो िन�वत है ­
AND OR NOT
i. 0.0=0 v. 0+0=0 ix. 1� 0
ii. 0.1=0 vi. 0+1=1 x. 0 �1

102
 iii. 1 . 0 = 0 vii. 1+0=1
iv. 1 . 1 = 1 viii. 1 + 1 = 1
बू िलयन �णाली के आमतौर पर उपयोग िकए जाने वाले �मुख बू िलयन िनयम िन�िल�खत ह� ।
1. पू रक िनयम (complementation law)
2. AND िनयम (AND law)
3. OR िनयम (OR law)
4. �मिविनमेय िनयम (commutative law)
5. सहचय� िनयम (associative law)
6. िवतरण िनयम (distributive law)
7. िनरं कुश िनयम (idempotent law
8. अवशोषण िनयम (absorption law)
9. रीडनडे नसी �मेय (Redundancy theorem)
10. इं नवज�न िनयम (inversion law)
11. �थानातरण �मेय (transposition theorem)
12. डी­मॉग� नकी �मेय (De­Morganʼs theorems)

3.3.1 पूरक िनयम (complementation law)

पू रक िनयम (complementation law) बताता है िक, यिद िकसी फलन (function) म� एक चर और दू सरा
उसका �ितलोम (inverse) हो, तो वह फलन एक लॉिजक ��थरां क (logic­0) होगा ।

(i) �=0
A. A

चूँ िक AND गे टके आउटपु ट को लॉिजक­1 होने के िलए सारे इनपु ट को लॉिजक­1 की आव�कता होती है ।
पर यहाँ हमेशा एक इनपु ट लॉिजक­0 होगा , �ोंिक A. A
� कभी भी एक साथ लॉिजक­1 नहीं हो सकते है , िजसे
िच� 3.1 म� िदखाया गया है ।

िच�.3.1: AND लॉिजक के िलए पूरक िनयम

पू रक िनयम (i) के िलए स� तािलका (truth table) तािलका 3.1 म� दी गई है .

तािलका 3.1 :पूरक िनयम (i) के िलए स� तािलका (truth table)

इनपुट आउटपुट
𝐀 �
𝐀 �
𝐘 = 𝐀. 𝐀
0 1 0
1 0 0
103
 (ii) �=1
A+A

चूं िक OR गे ट का आउटपु ट को लॉिजक – 1 होने के िलए के िलए केवल एक इनपु ट को ही लॉिजक­1 की

आव�कता होती है । �ोंिक A + A � कभी भी एक साथ लॉिजक­0 नहीं हो सकते, इसिलए यहाँ इसका प�रणाम
हमे शा लॉिजक­1 ही होगा, िच� 3.2 म� िदखाया गया है ।

िच� 3.2: OR लॉिजक के िलए पूरक िनयम

पू रक िनयम (ii) के िलए स� तािलका (truth table) म� दी गई है।

तािलका 3.2 :पूरक िनयम (ii) के िलए स� तािलका (truth table)

इनपुट आउटपुट
𝐀 �
𝐀 �
𝐘 = 𝐀+𝐀
0 1 1
1 0 1

1. AND िनयम

AND िनयम मे AND संचालन का �योग िकया जाता है , अतः इस िनयम को AND िनयम कहते है । बू िलयन
बीजगिणत पर आधा�रत AND के कुछ िनयम इस �कार है ­

i. A.0=0
ii. A .1 = A
iii. A . A = A
iv. A. A � 0

2. OR िनयम

OR िनयम मे OR संचालन का �योग िकया जाता है , अतः इस िनयम को OR िनयम कहते है। बू िलयन बीजगिणत
पर आधा�रत OR के कुछ िनयम इस �कार है ­

i. A+0=A
ii. A +1 = 1
iii. A + A = A
iv. A � A � 1

104
 3.3.2 �मिविनमेय िनयम (commutative law)
�म िविनमेय िनयम (commutative law) मे िकसी फ़ं�न के चरो (variables) को िकसी भी �म म� �व��थत
िकया जा सकता है , बशत� उनका संचालन (operation) समान हो। लॉिजक संचालन (operation) जो िदये गए
समीकरण को संतु� करता है , �म िविनमेय िनयम कहलाता है । इस �कार हम कह सकते है िक �म िविनमेय
िनयम मे िदये गए चरो (variables) का �म बदलने पर लॉिजक गे ट के आउटपु ट पर कोई �भाव नही पड़ता है ।
OR संचालन के िलए �म िविनमेय िनयम ­

1. �मिविनमेय िनयम दो चर, OR गेट के िलए ­

A+B=B+A

दो इनपु ट OR गे ट के िदये गए चरो (variables) का �म को आपस म� बदल िदया जाता है , तो आउटपु ट मे कोई
बदलाव नहीं होता है , िजसे िच� 3.3 मे िदखाया गया है ।

िच�.3.3: लॉिजक आरे ख (logic diagram):OR लॉिजक के िलए �मिविनमेय िनयम

2. �मिविनमेय िनयम दो चर , AND गेट के िलए ­

A.B=B.A
िच� 3.4 मे दो इनपु ट AND गे ट के िदये गए चर का �म आपस म� बदल िदया जाय तो आउटपु ट मे कोई बदलाव
नहीं होगा।

िच�.3.4: लॉिजक आरे ख (logic diagram) : AND लॉिजक के िलए �मिविनमेय िनयम
�म िविनमेय िनयम (commutative law) की स� तािलका 3.3 म� है ।
तािलका 3.3 : �म िविनमेय िनयम (commutative law)

�म इनपुट �मिविनमेय­OR गेट �मिविनमेय­AND गेट

सं �ा A B A+B B+A A.B B.A
0 0 0 0 0 0 0
1 0 1 1 1 0 0
2 1 0 1 1 0 0
3 1 1 1 1 1 1

105
 3.3.3 सहचय� िनयम (associative law)
सहचय� िनयम (associative law) मे िदये गए चरो (variables) को िकसी भी �कार से संयोजन िकए जाएँ
आउटपु ट पर कोई �भाव नहीं पड़ता है ।
(i) A + B + C = A + (B + C) = (A + B) + C
िच� 3.5 मे OR गे ट के सहचय� िनयम का लॉिजक आरे ख है । यहाँ OR गे ट के इनपु ट को दो अलग­अलग तरीकों से
समूहीकृत (grouped) िकया गया है , लेिकन आउटपु ट समान है , यानी आउटपु ट y = A+B+C ही है ।

िच� 3.5: सहचय� िनयम (associativelaw): OR लॉिजक आरे ख

सहचय� िनयम (associative law) (i) के िलए स� तािलका (truth table) तािलका 3.4 म� दी गई है

तािलका 3.4 : सहचय� िनयम (associative law) (i) के िलए स� तािलका (truth table)
इनपुट आउटपुट इनपुट आउटपुट
A B C A+B (A+B)+C A B C B+C A+(B+C)
0 0 0 0 0 0 0 0 0 0
0 0 1 0 1 0 0 1 1 1
0 1 0 1 1 = 0 1 0 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 1 1 1 0 0 0 1
1 0 1 1 1 1 0 1 1 1
1 1 0 1 1 1 1 0 1 1
1 1 1 1 1 1 1 1 1 1

(ii) A . B . C = A . (B . C) = (A . B) . C

िच� 3.6 मे AND गे ट के सहचय� िनयम (associative law) का लॉिजक डाया�ाम को बनाया गया है । AND गे ट
के दो इनपु टो को अलग­अलग तरीकों से समूहीकृत (grouped) करने पर आउटपु ट समान रहता है । ��ेक
मामले म�, आउटपु ट y = A . B . C ही होगा ।

106
 िच� 3.6: सहचय� िनयम (associative law): AND लॉिजक आरे ख (logic diagram)

सहचय� िनयम (associative law): (ii) के िलए स� तािलका (truth table) तािलका 3.5 म� दी गई है

तािलका 3.5 : सहचय� िनयम (associative law): (ii) के िलए स� तािलका (truth table)
इनपुट आउटपुट इनपुट आउटपुट
A B C A.B (A.B).C A B C B.C A.(B.C)
0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 1 0 0
0 1 0 0 0 = 0 1 0 0 0
0 1 1 0 0 0 1 1 1 0
1 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 1 0 0
1 1 0 1 0 1 1 0 0 0
1 1 1 1 1 1 1 1 1 1

3.3.4 िवतरण िनयम (distributive law)

सामा� बीजगिणत की भां ित लॉिजक �ंजनो से भी िवतरण का िनयम बनाया जा सकता है , और इसके �ंजकों
(expressions) को लॉिजक प�रपथो मे बदला जा सकता है। िकसी पद से िवतरण िनयम �ंजकों (expressions)
के गु णन (multiplying) या जोड़ की अनुमित दे ते ह�।तीन चर (Variable के िलए दो िवतरण िनयम िन� �कार है ­

(i) A +(B . C) = (A + B) . (A + C)

िच� 3.7 मे िवतरण िनयम (i) का लॉिजक आरे ख बनाया गया है । AND गे ट का आउटपु ट ‘Bʼ AND ‘Cʼ है । ये
आउटपु ट (B. C), जब OR गे ट के इनपु ट ‘Aʼ के साथ फीड िकया जाता है , तो आउटपु ट A + (B . C) होता है ।
प�रपथ (circuit) म� दायीं और, दो OR गे ट एक का आउटपु ट (A + B) और दू सरे का आउटपु ट (A + C) ह� ।जो
�मश AND गे ट के इनपु ट है , का आउटपु ट (A + B). (A + C) है , िवतरण िनयम का स�ापन करते है ।

107
 िच�.3.7: लॉिजक आरे ख (logic diagram) : िवतरण िनयम (OR over AND)

िवतरण िनयम (i) के िलए स� तािलका (truth table) तािलका 3.6 म� दी गई है ।

तािलका 3.6: िवतरण िनयम के िलए स� तािलका

इनपुट आउटपुट = इनपुट आउटपुट

A B C B.C A+(B.C) A B C A+B A+C (A+B).(A+C)
0 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 1 0 1 0
0 1 0 0 0 0 1 0 1 0 0
0 1 1 1 1 0 1 1 1 1 1
1 0 0 0 1 1 0 0 1 1 1
1 0 1 0 1 1 0 1 1 1 1
1 1 0 0 1 1 1 0 1 1 1
1 1 1 1 1 1 1 1 1 1 1

(ii) A . (B + C) = A . B + A . C

िच� 3.8 मे िवतरण िनयम (ii) का लॉिजक आरे ख है। बाए (left) वाले OR गे टका आउटपु ट(B + C) है । इस
आउटपु ट को इनपु ट ‘Aʼ के साथ AND गे ट म� इनपु ट म� फीड िकया गया है ।दाईं और, दो AND गे टो के
आउटपु ट �मशः (A . B) और (A . C) ह� । दोनों आउटपुट OR गे टके इनपु ट मे िदये है , िजसका आउटपु ट
(A . B) + (A . C) है ।

िच� 3.8: लॉिजक आरे ख (logic diagram) : िवतरण िनयम (AND over OR) ।

िवतरण िनयम (ii) के िलए स� तािलका (truth table) तािलका 3.7 म� दी गई है ।

108
 तािलका 3.7: िवतरण िनयम के िलए स�तािलका

इनपुट आउटपुट इनपुट आउटपुट

A B C B+C A.(B+C) A B C A.B A.C A.B+A.C
0 0 0 0 0 0 0 0 0 0 0
0 0 1 1 0 0 0 1 0 0 0
0 1 0 1 0 0 1 0 0 0 0
=
0 1 1 1 0 0 1 1 0 0 0
1 0 0 0 0 1 0 0 0 0 0
1 0 1 1 1 1 0 1 0 1 1
1 1 0 1 1 1 1 0 1 0 1
1 1 1 1 1 1 1 1 1 1 1

3.3.5 िनरं कुश िनयम (idempotent law)

िनरं कुश िनयम के अनुसार यिद कोई चर अपने आप म� ANDed या ORed है , तो उसका प�रणाम हमेशा मूल
चर ही होता है।

(i) A = A . A . A . A.......

िच�. 3.9 (a) चार इनपु ट AND गे ट (b) दो इनपु ट AND गे ट की सहायता से AND गे ट के िलए िनरं कुश िनयम
(idempotent law) को परदिश�त करता है । आउटपु ट अप�रवित�त रहता है , 'A' का जो भी मान होगा, वही
रहे गा।

(a)

(b)

िच� 3.9: AND लॉिजक के िलए िनरं कुश िनयम (idempotent law)

(ii) A = A + A + A + A+.......

109
 िच�. 3.10 दो इनपु ट OR गे ट को दो तरीके (a) और (b) से OR गे ट के िलए िनरं कुश िनयम (idempotent
law) का एक और िनयम है ।यहाँ इनपु ट मे एक ही चर है , तो आउटपु ट, इनपु ट के बराबर होगा ।

(a)

(b)

िच� 3.10: OR लॉिजक के िलए िनरं कुश िनयम (Idempotent law)

3.3.6 अवशोषण िनयम (absorption law)

िकसी �णाली (system) म� िनरथ�क काय� (redundant functions) को समा� करने के िलए यह िनयम
अ�ंत मह�पू ण� है।

(i) A . (A + B) = A

िच� 3.11 मे अवशोषण के िनयम का लॉिजक आरे ख है ।आउटपु ट लॉिजक हमेशा ‘A‘ ही होगा, चाहे ‘Bʼ की
��थित कुछ भी हो।

िच� 3.11: OR­AND लॉिजक के िलए अवशोषण िनयम

अवशोषण िनयम के िलए स� तािलका (truth table) (i) तािलका 3.8 म� दी गई है

110
 तािलका 3.8: अवशोषण िनयम के िलए स� तािलका

इनपुट आउटपुट इनपुट

A B A+B A.(A+B) A
0 0 0 0 0
=
0 1 1 0 0
1 0 1 1 1
1 1 1 1 1
(ii) A + A . B = A

िच� 3.12 मे अवशोषण का एक और िनयम िदखाया गया है।आउटपु ट लॉिजक­0 होता है , जब A=0 हो, और
लॉिजक­1, जब A=1 होगा , भले ‘Bʼ की ��थित कुछ भी हो।

िच� 3.12: AND­OR लॉिजक के िलए अवशोषण िनयम

अवशोषण िनयम (ii) के िलए स� तािलका (truth table) तािलका 3.9 म� दी गई है।

तािलका: 3.9

इनपुट आउटपुट इनपुट

A B A.B A+(A.B) A
0 0 0 0 0
=
0 1 0 0 0
1 0 0 1 1
1 1 1 1 1

3.3.7 इं नवज�न िनयम (inversion law)

इं नवज�न िनयम (inversion law) NOT संचालन का �योग करता है । इं नवज�न िनयम से यह आशय है िक, यिद
िकसी चर (variable) को दो बार NOT (invert) िकया जाय तो हमे मूल चर ही �ा� होता है ।

A �A

3.3.8 �थानातरण �मेय (transposition theorem)

�थम �थानातरण �मेय (transposition theorem): A . B� A.C � (A� C). (A � B)

111
 RHS � (A� C). (A � B) � A. A � A. C � A.B � B.C

� A. A � A.C� A.B � B.C (A A � 0)

� 0 � A. C� A. B�B.C

� A.C � A.B� B.C (A� A)

� A.C� A.B. C� A. B� A.B. C

� A.C(1� B) � A.B (1�C) � A. C�A. B � LHS

ि�तीय �थानातरण �मेय (transposition theorem) : (A� B).(A � C) � (A.C) �( A .B)

3.3.9 रीडनडे नसी �मेय (Redundancy theorem)

इस �मे य मे तीन चर होने चािहए, ��ेक चर दो बार होना चािहए, िकसी एक चर का पू रक भी होना चािहए।िन� मे
तीन चर A, B और C है। तीनों चर की पु नरावृित हो रही है । A चर का पू रक भी है तो, इसका आउटपु ट पू रक और
उसी िबना पू रक वाले चर के बराबर होता है । इसे िन� �कार समझाया जा सकता है ­

1. A . B� A.C � B.C� A . B� A.C

LHS � A.B� A.C� B.C� A.B� A.C� B.C(A.�.A)
LHS � A.B� A.C� A.B.C�.A.B.C� A.B� A.B.C� A.C�.A.B.C
LHS � A.B(1� C ) � A.C(1�.B)� A.B� A.C � RHS
2. (A� B).(A �C).(B� C)� (A� B). (A � C)

3.3.10 डी­मॉग�न की �मेय (De­Morganʼs Theorems)

डी­मॉग� न, एक गिणत�, जो बू ली को जानता था, ने दो �मेय ��ािवत िकए जो बू िलयन बीजगिणत के �ंजकों को
सरलीकृत करने मे मह�पू ण� भूिमका िनभाते है।डी­मॉग� न �मेय, बू िलयन बीजगिणत म� सबसे मह�पू ण� �मेयों म� से
एक है। यह िडिजटल िडजाइन म� इ�े माल होने वाला एक ब�त ही श��शाली उपकरण (tool) है ।यह �मेय ��
करता है िक, सभी पदों के गु णनफलों के पू रक ��ेक पद के पू रकों के योग के बराबर होते ह� । इसी �कार, सभी
पदों के योगों का पू रक ��ेक पद के पू रकों के गु णनफल के बराबर होता है । इसे '�ै तकरण का िनयम'(law of
dualisation) भी कहा जाता है ।

1. डी­मॉग�न की पहली �मेय (De­Morganʼs first theorem):

डी­मॉग� न की पहली �मेय, पॉिज़िटव लॉिजक NOR गे ट का आउटपु ट, सि�य इनपु ट AND गे टो के तु�ता
की समानता का गिणतीय स�ापन �दान करते है ।

112
इस �मे य के अनुसार चरो के योग (sum) का पू रक (compliment), उसमे �यु � चर के अलग–अलग पू रक
(compliment), के गु णनफल (product) के बराबर होता है । दू सरे श�ों मे, चरो के योग का पू रक उन चर के
��ेक पू रक के गुणनफल के बराबर होता है

उपरो� के िलए बू िलयन अिभ��� (Boolean expression) िन� है ­

A�B �A .B

उपरो� समीकरण को िच�. 3.13 मे बनाया गया है । सि�य उ� इनपु ट,धना�क लॉिजक NOR गे ट का
आउटपु ट, सि�य इनपु ट(bubbled­AND),धना�क लॉिजक AND गे ट के आउटपु ट के बराबर होता है ।
इसका अथ� है िक एक बबल इनपु ट AND गे ट (bubbled input – AND gate) को NOR गे ट म� प�रवित�त कर
सकते है ।

(a) डी­मॉग�न की पहली �मेय का लॉिजक लॉिजक

इनपुट आउटपुट इनपुट आउटपुट
A B A �B A B A B A . B
0 0 1 0 0 1 1 1
=
0 1 0 0 1 1 0 0
1 0 0 1 0 0 1 0
1 1 0 1 1 0 0 0

(b) डी –मॉग�न की पहली �मेय स� तािलका (truth table)

िच� 3.13: डी – मॉग�न की पहली �मेय

2. डी­मॉग�न की दू सरी �मेय (De­Morganʼs second theorem):

डी­मॉग� न की दू सरी �मेय, पॉिज़िटव लॉिजक NAND गे ट का आउटपु ट, सि�य इनपु ट OR गे टो के

तु�ता की समानता का गिणतीय स�ापन �दान करते है । इस �मेय के अनुसार चरो के गु णनफल
(product) का पू रक (compliment), उसमे �यु � चरो के अलग –अलग पू रक (compliment), के योग
(sum) के बराबर होता है । उपरो� के िलए बू िलयन अिभ��� (Boolean expression) िन� है ­

A .B�A � B

113
 उपरो� समीकरण को िच�. 3.14 मे बनाया गया है । सि�य उ� इनपु ट,धना�क लॉिजक NAND गे ट का
आउटपु ट, सि�य िन� इनपु ट(bubbled­OR),धना�क लॉिजक OR गे ट के आउटपु ट के बराबर होता है।
इसका अथ� है िक बबल OR इनपु ट गे ट (bubbled input –OR gate) NAND गे ट की तरह काय� करता है ।

(a) डी­मॉग�न की दू सरी �मेय का लॉिजक आरे ख

इनपुट आउटपुट इनपुट आउटपु ट
A B A .B A B A B A � B
0 0 1 0 0 1 1 1
=
0 1 1 0 1 1 0 1
1 0 1 1 0 0 1 1
1 1 0 1 1 0 0 0

(c) डी­मॉग�न की दू सरी �मेय की स� तािलका

िच� 3.14 : डी – मॉग�न की दू सरी �मेय

3.3.11 डूअिलटी �मेय (duality theorem):

डूअिलटी �मेय (duality theorem) �ारा िकसी भी बू िलयन अिभ��� (Boolean expression) को दू सरे
बू िलयन अिभ��� (Boolean expression) मे िन�वत प�रवित�त कर सकते है ।
i. बू िलयन अिभ��� के ��ेक AND संयोजन को OR संयोजन, और, ��ेक OR संयोजन को AND
संयोजन मे बदलते है।
ii. बू िलयन अिभ��� के ��ेक लॉिजक­0 को उसके पू रक लॉिजक­1, और ��ेक लॉिजक­1 को
लॉिजक­0 मे बदलते है ।
iii. इस िविध मे चरो को पू रक नहीं िकया जाता है ।
नीचे तािलका मे कुछ बू िलयन अिभ��� के डूअल फंकशन िदये गए है ­
बूिलयन अिभ��� डूअल अिभ���
A.0=0 A+1=1
A.1=A A+0=A
A.1=A A+0=A
A.A=A A+A=A
A.B =B.A A +B = B + A
A . (A + B) = A A + (A . B) = A
A . (B . C) = (A . B) . C A + (B+ C) = (A + B) + C

114
 �मश:
बूिलयन अिभ��� डूअल अिभ���
A . (A . B) = (A . B) A + (A + B) = (A + B)
A . (B + C) = A .B + A . C A + (B . C) = (A +B) . (A + C)
A � B� A . B A . B�A � B

A � B � A. B � A . B � A. B A. B � ( A � B ) . ( A � B ) . ( A � B )

3.4 बूिलयन िनयमो ओर �मेयों का सारांश (Summarizes of Boolean Rules and Theorems)
�म सं �ा बूिलयन िनयम ओर �मेय बूिलयनअिभ���
(serial number) (Boolean laws and theorems) (Boolean expression)
1. �म िविनमेय िनयम A.B=B.A
(commutative law) A+B =B+A

2. िवतरण िनयम A + (B.C) = (A+B). (A+C)

(distributive law) A.(B+C) = (A.B) + (A.C)

3. सहचय� िनयम A+B+C = A+(B+C) =(A+B) +C

(associative law) A.B.C = A. (B.C) = (A.B).C

4. अवशोषण िनयम A.(A + B) = A

(absroption law) A+A.B=A

5. िनरं कुश िनयम A.A.A.A = A

(idempotent law) A+A+A+ A = A

6. पू रक िनयम � = 0, A + A
A .A �=1
(complementation law)
7. AND िनयम A. 0 = 0
(AND law) A .1 = A
A.A=A
A.A � 0

115
 �मश:
�म सं �ा बूिलयन िनयम ओर �मेय बूिलयनअिभ���
(serial number) (Boolean laws and theorems) (Boolean expression)
8. OR िनयम A+0=A
(OR law) A +1 = 1
A+A=A
A �A �1

9. इं नवज�न िनयम A �A
(inversion law)
10. रीडनडे नसी �मेय A . B � A.C � B.C� A . B � A.C
(Redundancy theorem)
(A� B).(A � C).(B � C) � (A� B). (A � C)

11. डी­मॉग� न का पहला �मेय A � B�A . B

(De­Morganʼs first theorem)
12. डी­मॉग� न का दू सरा �मेय A .B�A � B
(De­Morganʼs second theorem)
13. डूअिलटी �मेय एं ड का डूअल ओर
(duality theorem): Dual of AND is OR
14. अ� मह�पू ण� िनयम A � AB � A � B
(other important laws) A � AB � A � B
A � AB � A � B

3.5 लॉिजक प�रपथ का बुिलयन िव�लेषन (Boolean Analysis of Logic Circuit)

बू िलयन बीजगिणत, लॉिजक गे ट्स के संयोजन �ारा गिठत लॉिजक प�रपथ (logic circuit) के संचालन को ��
करने का एक संि�� तरीका है , िजससे इनपु टो के िविभ� संयोजको के िलए आउटपु ट िनधा� �रत िकया जा सके।

3.5.1 लॉिजक प�रपथ के िलए बूिलयन �ं जक (Boolean expression for logic circuit)

िकसी िदये गए लॉिजक प�रपथ (logic circuit) के िलए बूिलयन �ंजक (Boolean expression) �ा� करने के
िलए, सबसे पहले लॉिजक प�रपथ (logic circuit) के बाई ओर से शु� करते �ए अं ितम आउटपु ट की तरफ
��ेक गे ट के िलए �ंजक (expression) को िलखते �ए, अं ितम �ंजक (final expression) �ा� करते है ।

3.5.2 लॉिजक प�रपथ के िलए स� तािलका (Truth Table for Logic Circuit)

एक बार िदए गए लॉिजक प�रपथ (logic circuit) के िलए बू िलयन �ंजक (Boolean expression) िनधा� �रत हो
जाने के बाद,उसके िलए स� तािलका (truth table) बनाई जाती है , जो इनपु ट चरो (input variables) के सभी
संभावनाओं के िलए आउटपु ट िदखाती है ।

116
मानक और कनोिनकल �प (standard and canonical format)

मानक (standard) �प मे बूिलयन �ंजक (Boolean expression) के ��ेक टम� मे सारे चर नहीं होते है , जबिक
कनोिनकल (canonical) �प मे ��ेक टम� मे सारे चर होते है , िज�े SOP �प मे िमनतेम� (minterm) और POS
�प मे मक�े म� (maxterm) कहते है।

Y(A,B)�A�A.B
यह मानक (standard) बू िलयन �ंजक (Boolean expression) का �प है , �ोिक इसके पहले टम� मे ‘Bʼ चर
नहीं है । इसे कनोिनकल (canonical) �प का एक सरलीकृत सं�रण भी कह सकते है । समा�तः इसे SSOP
(standard SOP) भी िलखते है। इसे कनोिनकल (canonical) �प मे िन�वत बदला जा सकता है।

Y(A,B) � A(B� B) � A.B� A.B� A..B� A.B� A.B� A..B

इसे CSOP भी कहते है । कनोिनकल (canonical) और मानक (standard) �प के बीच मु� अं तर यह है िक
कनोिनकल (canonical) �प बु िलयन बीजगिणत का उपयोग करके िडिजटल सिक�ट बु िलयन आउटपु ट का
�ितिनिध� करने का एक तरीका है । जबिक मानक (standard) �प िविहत (canonical) �प का एक सरलीकृत
सं�रण है , जो बु िलयन बीजगिणत का उपयोग करके िडिजटल सिक�ट के बुिलयन आउटपु ट का �ितिनिध�
करता है ।

कनोिनकल SOP �प (canonical SOP form): कनोिनकल सम आफ द �ॉड� �प का अथ� है ­ �ॉड� का

कनोिनकल योग �प। इस �प मे ��ेक �ोड� मे सारे चर (variables) होते है । इसे िमनट�� �प का योग भी
कहा जाता है ।

मानक SOP �प (standard SOP form): मानक सम आफ द �ॉड� �प का अथ� है ­ मानक SOP �प,
�ॉड� का मानक योग है । इस �प मे ��ेक �ोड� मे सारे चर (variables) शािमल नहीं होते है । स� तािलका
बनाने को िन� उदाहरण से समझ सकते है ­

उदाहरण – (A+B)C को स� तािलका मे �दिश�त करो ?

Y= (A+B) . C=A.C+B.C : यह मानक (standard) SOP �प है । इसकी स� तािलका िबना कनोिनकल SOP
�प मे बदलकर भी बनाई जा सकती है , जो िन�वत है ­

A B C Minterm Maxterm Y
0 0 0 m 0 � A .B .C M0 � A � B� C 0
0 0 1 m 1 � A .B .C M1 � A � B � C 0
0 1 0 m 2 � A .B. C M2 � A�B�C 0
0 1 1 m 3 � A .B.C M3 � A�B�C 1 BC

117
 �मश:
A B C Minterm Maxterm Y
1 0 0 m 4 � A. B.C M4 � A�B�C 0
1 0 1 m 5 � A .B.C M5 � A�B�C 1 AC
1 1 0 m 6 � A.B. C M6 � A�B�C 0
1 1 1 m 7 � A.B.C M7 � A�B�C 1 BC

3.5.3 बूिलयन �ं जक से लॉिजक प�रपथ (Logic Circuit to Boolean Expressions)

िकसी िदये गए बू िलयन �ंजक (Boolean expression) के िलए लॉिजक प�रपथ (logic circuit) �ा� करने के
िलए, बू िलयन �ंजक के आउटपु ट से शु� करते �ए इनपुट की ओर लॉिजक डाया�ाम बनाते �ये आते है ।

1. मानक सम आफ द �ॉड� (standard SOP)

यहाँ हम िन� मानक सम आफ द �ॉड� (SSOP) बू िलयन �ंजक का लॉिजक प�रपथ को बनाएँ गे ।

Y1 = A . B + C . D

उपरो� बू िलयन फ़ं�न मानक SOP के �प म� है , इसे (a) AND और OR गे ट, (b) NAND­NAND, और (c)
NOR­NOR केसाथकाया� ��त (implement) िकया जा सकता है , जैसा िक िच� 3.15 म� िदखाया गया है ।

बु िनयादी गे ट (primary gate) की सहायता से िच� 3.15 (a) OR गे ट के दोनों इनपु ट मे दो AND गे ट लगाकर
लॉिजक प�रपथ को बनाया है , (b) यू िनवस� ल NAND गेट्स की सहायता से : िच� 3.15 (a) मे दोनों AND गे टके
आउटपु ट मे NOT लगाकर NAND गे ट, और OR गे ट के दोनों इनपु ट मे NOT लगाकर NAND गे ट मे बदल िदया
जाता है (c ) यू िनवस� ल NOR गेट्स की सहायता से : दोनों AND गे ट के ��ेक इनपु ट मे NOT और OR गे ट के
आउटपु ट मे दो NOT लगाकर NOR गे ट से बदल िदया जाता है । इस �कार िच� 3.15 (a) को AND गे ट (दो),OR
गे ट (दो ),एकीकृत प�रपथ (IC)­दो (AND और OR), (b) केवल NAND गे ट (तीन), एकीकृत प�रपथ (IC)­एक
(NAND), और (c) केवल NOR गे ट (आठ), एकीकृत प�रपथ (IC)­दो (NOR), से काया��यन िकया है । इसमे
NAND­NAND काया� �यन (implementation) को �ाथिमकता दी जाती है , �ोिक इसमे �ूनतम सं�ा म� गे ट /
एकीकृत प�रपथ (IC) कीआव�कता होती है।

118
 िच� 3.15: SOP �प का दो / चार �रीय काया��यन।

2. मानक �ॉड� आफ द सम (standard POS)

यहाँ हम िन� मानक �ॉड� आफ द सम (SPOS) बू िलयन �ंजक का लॉिजक प�रपथ को बनाएँ गे ।

Y2 = (A + B) . (C + D)

उपरो� बू िलयन फ़ं�न मानक POS के �प म� है , इसे (a) OR और AND गे ट, (b) NAND­NAND गे ट , और
(c) NOR­NOR गे ट के�ारा िच� 3.16 मे काया� ��त (implement) िकया गया है ।

बु िनयादी गे ट की सहायता से िच� 3.16 (a)मे ANDगे ट के इनपु ट मे दो OR गे ट लगाकर लॉिजक प�रपथ को
बनाएँ गे , बु िनयादी गे ट (a) को यू िनवस�ल NAND गे ट्स (b) म� OR गे टके ��ेक इनपु ट मे NOT गे ट लगाकर
NAND गे ट मे और AND गे ट के आउटपु ट मे NOT गेट लगाकर NAND गे ट मे बदलकर,लॉिजक डाय�ाम
NAND­NAND हो जाएगा।

इसी �कार बु िनयादी गे ट (a) को यू िनवस�ल NOR गे ट्स (c) मे OR गे ट के आउट पर NOT और AND गे ट के ��ेक
इनपु ट पर NOT लगाकर NOR गे ट से बदल िदया जाता है । इसिलए, िदए गए POS समीकरण को केवल यू िनवस�ल
गे ट्स �ारा काया� �यन िकया जाता है , लेिकन NOR­NOR काया� �यन (implementation) को �िथिमकता दी
जाती है , �ोिक इसमे �ूनतम सं�ा म� गे ट / एकीकृत प�रपथ (IC) कीआव�कता होती है ।

119
 िच� 3.16: POS �प का दो / चार �रीय काया��यन।

3.6 लॉिजक फं�न के िलए मानक �ितिनिध� (Standard Representation for logic functions)

बू िलयन �ंजक (Boolean expression) को लॉिजक �ंजक (logical expression) के �प मे जाना जाता है ,
िज�े लॉिजक चर (logical variable) के टम� मे �� िकया जाता है । िकसी लॉिजक फं�न को सरल करने की
दो िविधया है ।

3.6.1 मानक सम आफ द �ॉड� (Standard Sum of the Product)

मानक सम आफ द �ॉड� (SSOP) मे �ंजक को बू िलयन िनयमो �ारा चर के गु णनफल के योग के �प मे

दशा� या जाता है।

Y(A,B,C)= AB + BC + AC
�ॉड� सम �ॉड� सम �ॉड�

3.6.2 मानक �ॉड� आफ द सम (Standard Product of the Sum)

मानक �ॉड� आफ द सम (SPOS) मे �ंजक को बू िलयन िनयमो �ारा चर के योग के गु णनफल के �प मे

दशा� या जाता है।
Y(A, B, C)= (A+B) . (B+C) . (A+C)
सम �ॉड� सम �ॉड� सम

3.7 लॉिजक फं�न के िलए कनोिनकल �ितिनिध� (Canonical Representation for Logical
Functions)

3.7.1 कनोिनकल सम आफ द �ॉड� �प (Canonical Sum of the Product form)

मानक SOP �प �ॉड� का मानक योग �प है । इस �प मे ��ेक �ोड� मे सारे चर (variables) शािमल
नहीं होते है ।

120
 Y(A, B, C)= AB + AB + AB
�ॉड� सम �ॉड� सम �ॉड�

इसको कनोिनकल SOP �प मे िन� �कार से बदला जाता है ­

i.यह मानक सम आफ द �ॉड� (SSOP) फं�न है , �ोिक यहाँ पहले टम� मे ‘Cʼ चर (variable) नहीं है ,
दू सरे वाले टम� मे ‘Aʼ चर नहीं है , और तीसरे वाले टम� मे ‘Bʼ चर (variable) नही ं है । इसको कनोिनकल SOP
�प मे बदलने के िलए जो चर टम� मे नहीं है , को िन� �कार जोड़े गे।

Y(A,B,C = AB + BC + AC
िमिसंग चर C A B

इसको मानक (standard) से कनोिनकल SOP फं�न बनाने के िलए हम ��ेक टम� मे जो चर नहीं है , िन�
िलखते है ­

Y(A, B, C) = AB ( C � C ) + ( A � A ) BC + A (B � B ) C
= ABC � ABC + ABC � A BC + ABC � A BC
= ABC � AB C � A BC � A BC
= 111 + 110 + 011+101
= m7 +m6 +m3 +m5= m3+ m5+ m6+m7= m (3, 5, 6, 7) �
कनोिनकल SOP फं�न बनने पर ��ेक टम� िमनटम� (minterm) कहलाता है , और इसे मानक �ॉड�
(standard product) कहते है , को mi से �दिश�त िकया जाता है ।

ii.इसको िन� �कार भी कनोिनकल SOP �प मे बदल सकते है । छूटे �ए चर को ‘Xʼ doʼt care मानकर, उिचत
�थान पर रखकर सारे िमनटम� �ा� कर लेते है ।

Y(A, B, C) ABX + XBC + AXC

= 110+111 + 011+111 + 101+111
= 011+101+110+111 (111+111+111=111)
= m7 +m6 +m3 +m5= m3+ m5+ m6+m7= �m(3,5,6,7)

3.7.2 कनोिनकल �ॉड� आफ द सम �प (Canonical Product of the Sum form)

मानक POS फं�न योग का मानक �ॉड� �प है । इस �प मे ��ेक योग मे सारे चर शािमल नहीं होते है ।

Y(A, B, C)=
(A+B) . (B+C) . (A+C)
सम �ॉड� सम �ॉड� सम
इसको कनोिनकल POS �प मे िन� �कार से बदला जाता है ­

121
i. यह मानक (standard) �ॉड� आफ द सम (POS) फं�न है , �ोिक यहाँ पहले टम� मे ‘Cʼ चर (variable)
नहीं है , दू सरे वाले टम� मे ‘Aʼ चर नहीं है , और तीसरे वाले टम� मे ‘Bʼ चर (variablel) नहीं है । इसको
कनोिनकल POS �प मे बदलने के िलए जो चर टम� मे नहीं है , को िन� �कार जोड़ते है ।

Y(A,B,C = (A+B) . (B+C) . (A+C)

िमिसं ग िलटरल C A B

इसको मानक (standard) से कनोिनकल POS फं�न बनाने के िलए हम ��ेक टम� मे जो चर नहीं है , िन�
िलखते है ­

Y(A, B, C) = (A+B) ( C. C ) . ( A . A ) (B+C) . (A+C) ( B . B )

= (A � B � C).(A � B � C) . (A � B � C).( A � B � C ) . (A � B � C).( A � B � C )
= (A � B � C).(A � B � C) . ( A � B � C).( A � B � C)
= (0+0+0).(0+0+1). (1+0+0) . (0+1+0)
= M0 . M1 . M4 .M2= � M (0,1,2,4)

कनोिनकल POS फं�न बनने के बाद POS फं�न का ��ेक टम� मै�ट�� (Maxterm) कहलाता है । और
इसे मानक सम (standardsum) कहते है। इसको Mi से �दिश�त िकया जाता है ।

ii. इसमे छूटे �ए चर के उिचत �थान मे ‘Xʼ doʼt care रखकर,िन� �कार से कनोिनकल POS �प मे बदलते है ।,

Y(A, B, C) ABX + XBC + AXC

= 000+001 + 000+100 + 000+010
= (0+0+0) . (0+0+1) . (0+1+0) . (1+0+0)
= M0 . M1 . M4 .M2= � M (0,1,2,4)

3.7.3 िमनटम� और मै�टम� मे स�ंध (Relation between Minterms and Maxterm)

दो चरो के िलए िमनटम� (minterm) और मै�टम� (maxterm) के िलए स� तािलका िन�वत बनाते है।

इनपुट आउटपुट
िमनटम� मै�टम�
A B (minterm) (maxterm)
mi Mi
0 0 A B � m0 A�B � M0
0 1 AB � m1 A � B � M1
1 0 A B � m2 A � B � M2
1 1 AB =m3 A � B � M3

उपरो� तािलका के अनुसार हम कह सकते है िक­

122
 i. ��ेक मै�टम� अपने संब��त िमनटम� (corresponding minterm) का पू रक (compliment) होता
है , और
ii. ��ेक िमनटम� अपने संब��त मै�टम� (corresponding maxterm) का पू रक (compliment)
होता है।

इसका मतलब िमनटम� A.B=m3, और मै�टम� M3= A � B , तो M � m 3 और M 3 � m होगा।

3 3

M 3 � m 3 : (M 3 � A � B � A.B � m 3 ) ओर M 3 � m 3 : (M 3 � A � B � A.B � m 3 )

सं�ेप मे

F (A,B,C) � � m (2, 4, 6, 7)

F(A,B,C)� �m(0,1, 3, 5) = F (A, B, C) � � M(0,1, 3, 5)

िकसी सम ऑफ �ोड�स (SOP) फं�न का पू रक (complement function) उसके मूल फं�न (original
function) से गायब िमनटम� के �प मे �� िकया जाता है । इससे �� है , िक िमनटम� का पू रक
(compliment) मै�टम� होता है ।

इसी �कार िकसी �ोड�स ऑफ सम (POS) फं�न का पू रक (complement function) उसके मूल फं�न
(original function) से गायब मै�टम� के �प मे �� िकया जाता है ।

F (A, B, C) � � M(2,4,6,7)
F (A, B, C) � � M(0,1,3,5) = F (A, B, C) � � m (0,1,3,5)
उपरो� से �� है िक मै�टम� का पू रक िमनटम� होता है (compliment of maxterm is minterm)।

3.8 बूिलयन अिभ��� का सरलीकरण (Simplification of Boolean Expression)

बू िलयन अिभ��� का सरलीकरण (Simplification of Boolean expression) िन� तीन �कार से िकया जाता
है ­

1. बु िलयन बीजगिणत सरलीकरण िविध,

2. कारनाफ़­मैप िविध (k­Map method),
3. कुइने­एमसी�ूसके िविध (Quine­ McCluskey method / Tabular method).

3.8.1 बीजगिणत सरलीकरण (Algebric Simplification)

बू लीयन बीजगिणत �ारा बूलीयन के िनयमो, एवं �मेयों का �योग करते �ए बू िलयन �ंजक (Boolean
expression) को सरलीकृत िकया जाता है। इस िविध मे बूिलयन �ंजक (Boolean expression) को सरलीकृत
(simplify) करने मे ब�त �ादा समय लगने पर भी यह नहीं कहा जा सकता िक सरल िकया �आ बू िलयन �ंजक

123
(Boolean expression) सरलीकृत �आ है या नहीं । इसिलए इसके �ारा बनाए गए प�रपथ जिटल (complex
circuit) होते है , तथा इसके िलए क��ू टर �ो�ामिमंग िलखना भी ब�त किठन होता है । बु िलयन बीजगिणत �ारा
सरलीकरण मे िन� िब�दु ओ का �ान रखना होता है ­

i. को�क को हटाने के िलए आव�क सभी चरो को िवतरण िनयम का �योग कर� । उदाहरण के िलए­

A.(B+C)=A.B+A.C : मानक (standard) SOP फं�न मे बदलते है ।

A+(B.C) =(A+B). (A+C) : मानक (standard) POS फं�न मे बदलते है ।

ii. समान टम� की तलाश करे । उन टम� मे से केवल एक टम� को ही रखा जाएगा और अ� सभी को छोड़
िदया जाएगा। उदाहरण के िलए­

A.B.C+A.B.C+A.B.C+A.B.C=A.B.C
(A+B+C).(A+B+C)=A+B+C

iii. एक ही टम� मे चर और उसके पू रक (compliment) की तलाश कर� । इस टम� को छोड़ िदया जाता है ।
उदाहरण के िलए­

A.B.C. C � A .A.B.C �0
(A � B � C � C ).( A � A � B � C) � 1

iv. उन टम� के जोड़ों (group) को खोजे जो एक चर को छोड़कर समान हो, या िकसी एक टम� मे समान
टम� के अलावा दू सरा चर गायब हो। इसमे बड़ा टम� छोड़ा जा सकता है । उदाहरण के िलए­

A.B. C .D � A. B. C � A.B. C ( D � 1) � A.B. C . 1 � A.B. C

v. एक या एक से अिधक चरों, के पू रक के साथ समान चर वाले टम� के जोड़े दे ख�। यिद ऐसे जोड़े के एक
टम� मे एक चर पू रक है ,और दू सरे मे नहीं, तो टम� को एकल टम� मे जोड़ा जा सकता है। उदाहरण के
िलए –

A.B.C. D � A.B.C.D � A.B.C ( D � D ) � A.B, C . 1 � A.B.C

3.8.2 कारनाफ़­मैप �ूनीकरण (Karnaugh Map Minimization)

बू लीयन बीजगिणत �ारा बू िलयन �ंजक (Boolean expression) को सरलीकृत (simplify) करने मे ब�त �ादा
समय लगता है, और इसके �ारा बनाए गए प�रपथ जिटल होते है , तथा इसके िलए क��ू टर �ो�ामिमंग िलखना
ब�त किठन काय� होता है ।

124
कारनाफ़­मैप (k­मैप) बूलीयन �ंजक (Boolean expression) को सरल बनाने के िलए एक �व��थत िविध
(systematic method) है । इसमे िकसी भी बू लीयन बीजगिणत �मेय का उपयोग िकए िबना k­मैप का उपयोग
करके 4 ­ चर तक के बू िलयन �ंजक (Boolean expression)को ब�त आसानी से सरलीकृत (simplify) कर
सकते ह� । सम�ा की आव�कतानुसार k­मैप को सरलीकृत (simplify) बूिलयन �ंजक (Boolean expression)
के दो �पो CSOP, और CPOS �ारा �� िकया जा सकता है । k­ मैप, बू िलयन �ंजक (Boolean
expression)को हल करने की एक �ािफक िविध है । n­ चर के k­ मैप के िलए 2n �ॉक (cell) बनाए जाते है,
िजसकी सहायता से िकसी भी बू लीयन �ंजक (Boolean expression) को सरलीकृत िकया जाता है । इस �कार
k­मैप िविध से सरल करने के िलए 2­चर वाली k­मैप के िलए 4 �ॉक, 3 ­ चर के िलए 8 �ॉक, और 4 ­ चर के
िलए 16 �ॉक (cell) बनाए जाते है । k­मैप मे �ॉक (cell) को इस �कार �व��थत (arranged) िकया जाता है की
दो आस� �ॉक (adjacent cells) के बीच एक चर (variable) प�रवित�त होता हों। िजसे हम �े कोड (gray
code) के नाम से जानते है ।

k­मै प का उपयोग करके बू िलयन �ंजक (Boolean expression) को हल करने के िन� चरणो का पालन करना
होता है ­

1. चरो की सं�ा के अनुसार k­मैप का चयन करे ।

2. सम�ा मे िदये गए िमनटम� या मै�टम� को पहचान�।
3. कनोिनकल SOP के िलए k­मैप के संब��त िमनटम� वाले सेल मे लॉिजक­1 रखे, अ� को लॉिजक­0
रखे। �ॉक (cell) को उ�तम समूह से समूहीकृत करना शु� करे ।
4. कनोिनकल POS के िलए k­मैप के संब��त मै�टम� वाले सेल मे लॉिजक­0 रखे, अ� को लॉिजक­1
रखे । �ॉक (cell) को उ�तम समूह से समूहीकृत करे ।
5. k­मैप मे 1, 2, 4, और 8( 2n) समूह बनाए जाते है , संभव हो तो पहले बड़ा से बड़ा समूह बनाने की
कोिशश करे , िफर कम की ओर बढ़े ।
6. समूह मे ओवरलैप (overlap) भी हो सकता है ।
7. िवपरीत समूह (opposite group) ओर कोने वाले समूह (corner group) की भी अनुमित होती है ।

1. k­मैप �ारा कनोिनकल SOP �ं जक का �ूनीकरण

i. 2­चर के िलए k­मैप

माना ‘Aʼ तथा ‘Bʼ दो चर है िजनके िलए �ॉक (cells) की सं�ा चार होगी। जो िन�वत है ­

B
0 1
A

0 A .B A .B

A. B A. B
1

125
 ii. 3­चर के िलए k­मैप

माना A, B तथा C तीन चर है िजनके िलए �ॉक की सं�ा आठ होगी। िज�े नीचे k­मैप मे िदखाया गया है ।

BC
00 01 11 10
A

0 A .B .C A .B .C A .B.C A .B .C

1 A. B .C A. B .C A.B.C A.B. C

इसे िन�वत भी बनाया जा सकता है ।

C
0 1
AB
00 A .B .C A .B .C

01 A .B .C A .B.C

11 A.B. C A.B.C

10 A. B .C A. B .C

3­चर के k­मैप को 2­चर के दो k­मैप की सहायता से िन�वत बनाया जाता है । दोनों k­मैप के सरलीकरण के बाद
पहले वाले k­मैप मे ‘ A ʼ चर को, और दू सरे वाले k­मैप मे ‘Aʼ चर भी जोड़ना होता है ।

A=0 A=1

C C
0 1
B B 0 1
0 A .B .C A .B .C 0 A. B .C A. B .C

1 A .B .C A .B.C 1 A.B. C A.B.C

126
 iii. 4­चर के िलए k­मैप

चार चरो A, B, C तथा D के k­मैप मे �ॉक की सं�ा सोलह, को िन�वत बनाया जाता है ।

CD
00 01 11 10
AB

A .B.C .D A .B.C .D A .B .C.D A .B .C. D

00

A .B. C .D A .B. C .D A .B.C.D A .B.C. D

01

A.B. C .D A.B. C .D A.B.C.D A.B.C. D

11

A. B. C .D A. B.C .D A. B.C.D A. B.C. D

10

4­चर के िलए k­मैप को 3­चर / 2­चर की सहायता से भी बनाया जा सकता है।

iv. 5­चर के िलए k­मैप

पाँ च चरो A, B, C, D तथा E के k­मैप मे �ॉक की सं�ा ब�ीस होगी, िजसे िन�वत बनाया गया है ।

DE
00 01 11 10
ABC
000 m0 m1 m3 m2
001 m4 m5 m7 m6
011 m12 m13 m15 m14
010 m8 m9 m11 m10
110 m24 m25 m27 m26
111 m28 m29 m31 m30
101 m20 m21 m23 m22
100 m16 m17 m19 m18
(a)

CDE
000 001 011 010 110 111 101 100
AB

m0 m1 m3 m2 m6 m7 m5 m4
00

m8 m9 m11 m10 m14 m15 m13 m12

01

m24 m25 m27 m26 m30 m31 m29 m28

11

m16 m17 m19 m18 m22 M23 m21 m20

10
(b)
127
5­चर के िलए k­मैप को 4­चर / 3­चर /2­चर की सहायता से भी बनाया जा सकता है । यहाँ 5­चर मे एक चर ‘Aʼ
MSB को मैप के बाहर रखकर बनाया गया है ।

A=0

DE
00 01 11 10
BC

0 1 3 2
00

4 5 7 6
01

12 13 15 14
11

8 9 11 10
10

A=1

DE
00 01 11 10
BC

16 17 19 18
00

20 21 23 22
01

28 29 31 30
11

24 25 27 26
10

k­मैप �ारा बूलीयन �ंजक (Boolean expression) को सरल बनाने के िलए यु � (pair), लैिटन श� �ाड
(quad) तथा अ�क (octat) बनाए जाते है । िज�े िन�वत समझाया गया है ।

यु � (pair): दो आस� �ॉक (adjacent cells) से एक यु� (pair) बनता है । ��ेक यु � (pair) एक चर तथा
उसके पू रक (compliment) को लु� करता है ।

B
0 1
A
0 1 0
1 1 0

128
उपरो� k­मैप मे एक यु � (pair) बन रहा है । इस यु � (pair) �ारा बू लीयन �ंजक (Boolean expression) को
िन�वत िलखा जाता है –

Y � B ; Y=Bbar

�ाड (quad) (दो यु� ): चार आस� �ॉक (adjacent cells) से एक �ाड (quad)बनता है। यिद िकसी
िमनटम� मे तीन­ चर हो तो,इसमे दो एक �ाड (quad)संभव है । ��ेक �ाड (quad)दो चरो तथा उसके पू रक
(compliment) को लु� करता है ।

BC
00 01 11 10
A

0 1 1 0 0

1 1 1 0 0

उपरो� k­मैप मे एक �ाड (quad को बनाया गया है , िजसके िलए बू लीयन �ंजक (Boolean expression) को
िन� �कार से िलखा जाता है –

Pair­1+ Pair­2= Quad

Y � B.C � B.C � B.(C � C) � B ;Y=Bbar

अ�क (octat): दो �ाड(quad): यिद िकसी िमनटम� मे चार ­ चर हो तो,इसमे दो अ�क (octat) संभव है । ��ेक
अ�क (octat) तीन चरो तथा उसके पू रक (compliment) को लु� करता है ।

CD
00 01 11 10
AB

00 1 1 0 0

01 1 1 0 0

11 1 1 0 0

10 1 1 0 0

129
उपरो� िदए गए कारनाफ़ मैप (k­map) मे एक अ�क (octat) को बना है , िजसके िलए बू लीयन �ंजक
(Boolean expression) को िन� �कार से िलखा जाता है –

Quad­1+ Quad­2= Octat

Y � A.C � A.C � C.(A � A) � C ; Y=Cbar

v. चर­ मैिपंग (variable maping)

चर­ मैिपं ग मे k­ मैप मे चर को कारनाफ़ मैप के अं दर ले जाकर सरलीकरण करते है ।

उदाहरण ­ F(A, B, C, D) � A .B .C � A .B .C � A .B. C � A.B. C .D � A .B.C

इसको हम िन� �कार से हल कर सकते है –

i. कनोिनकल सम ऑफ �ोड�स (CSOP) �प मे बदलकर 4­चर k­मैप �ारा­

F(A, B, C, D) � A .B .C .D � A .B .C .D � A .B .C.D � A .B .C. D � A .B. C .D � A .B. C .D
� A.B. C .D � A .B.C.D � A .B.C. D
F(A,B, C, D) � �m(0,1, ,2,3,4,5,6,7,13)
CD
00 01 11 10
AB

00 1 1 1 1

01 1 1 1 1

11 0 1 0 0

10 0 0 0 0

F(A, B, C, D) � A . � B. C .D

ii. चर मैिपंग �ारा: इसे 3­चर वाली k­मैप से िन�वत िलखते है ­

F(A, B, C, D) � A .B .C � A .B .C � A .B. C � A.B. C .D � A .B.C

F(A, B, C, D) � m 0 � m 1 � m 2 � m 6 .D � m 3

130
 BC
00 01 11 10
A

0 D�D D�D D�D D�D

1 0 0 0 D

F(A, B, C, D) � A . � B. C .D

4 k­मैप �ारा कनोिनकल POS �ं जक का �ूनीकरण

i. 2­चर के िलए k­मैप

माना ‘Aʼ तथा ‘Bʼ दो चर है िजनके िलए �ॉक (cells) की सं�ा चार होगी। जो िन�वत है ­

B
0 1
A

0 A�B A�B

1 A�B A�B

ii. 3­चर के िलए k­मैप

माना A,B तथा C तीन चर है िजनके िलए �ॉक की सं�ा आठ होगी। िज�े नीचे k­मैप मे िन�वत बनाया गया है ।

BC
00 01 11 10
A

0 A �B�C A�B�C A�B�C A�B�C

1 A�B�C A�B�C A�B�C A�B�C

131
 iii. 4­चर के िलए k­मैप
चार चरो A, B, C तथा D मे �ॉक की सं�ा सोलह को िन� k­मैप �ारा परदिश�त िकया जाता है ।

CD
00 01 11 10
AB

00 A �B�C�D A�B�C�D A�B�C�D A�B�C�D

01 A�B�C�D A�B�C �D A�B�C�D A�B�C�D

11 A�B�C�D A�B�C�D A�B�C�D A�B�C�D

10
A�B�C�D A�B�C�D A�B�C�D A�B�C�D

k­map �ारा बू लीयन �ंजक (Boolean expression) को सरल बनाने के िलए यु � (pair), �ाड (quad) तथा
अ�क (octat) बनाए जाते है । िज�े िन�वत समझाया गया है।

यु � (pair): यिद िकसी मै�टम� मे दो­ चर हो तो,दो यु � (pair) संभव है। ��ेक यु � (pair) एक चर तथा उसके
पू रक (compliment) को लु� करता है ।

B
0 1
A
0 1 0
1 1 0

उपरो� k­मैप मे एक यु � (pair) बना है । इस यु � (pair) को बू लीयन �ंजक (Boolean expression) मे

िन�वत िलखते है ।
Y � B ;Y=Bbar
�ाड (quad); दो यु� (pair): यिद िकसी मै�टम� मे तीन­चर हो तो, दो �ाड (quad) संभव है । ��ेक �ाड
(quad) उसके दो चरो तथा उसके पू रको (compliment) को लु� करता है ।
BC
00 01 11 10
A

0 1 1 0 0

1 0
1 1 0

132
उपरो� k­मैप मे एक �ाड (quad) को बनाया गया है, िजसके िलए बू लीयन �ंजक (Boolean expression) िन�
है –

Pair­1+ Pair­2= Quad

Y � (B � C).(B � C) � B � BC � B.C � B(1 � C � C) � B ;Y=Bbar

अ�क (octat): दो �ाड (quad): यिद िकसी मै�टम� मे चार ­ चर हो तो, दो अ�क (octat)संभव है । ��ेक
अ�क (octat) तीन ­ चरो तथा उसके पू रक (compliment) को लु� करता है ।

CD
00 01 11 10
AB

00 0
1 1 0

01 1 1 0 0

11 1 0
1 0

10 1 1 0 0

िदए गए k­मैप मे एक अ�क (octat) को बनाया है , िजसके िलए बू लीयन �ंजक (Boolean expression) को िन�
�कार से िलखा जाता है –

Quad­1+ Quad­2= Octat

Y � (A � C).(A � C) � AC � A.C � C � C(A � A � 1) � C ; Y=Cbar

vi. चर­ मैिपंग (variable maping)

चर ­ मैिपं ग मे k­ मैप मे चर को कारनाफ़ मैप के अंदर ले जाकर सरलीकरण करते है।

उदाहरण ­ F(A, B, C, D) � ( A � B � C ). ( A � B � C). ( A � B � C ). ( A � B � C � D). ( A � B � C )

इसको हम िन� �कार से हल कर सकते है –

i. कनोिनकल सम ऑफ �ोड�स (CSOP) फॉ�� मे बदलकर 4­चर k­मैप �ारा­

F(A, B, C, D) � ( A � B � C ). ( A � B � C). ( A � B � C ). ( A � B � C � D). ( A � B � C )

133
 F(A, B, C, D) � ( A � B � C � D. D ). ( A � B � C � D. D ). ( A � B � C � D. D ). ( A � B � C � D). ( A � B � C � D. D )
F(A, B, C, D) � ( A � B � C � D). ( A � B � C � D ). ( A � B � C � D). ( A � B � C � D ). ( A � B � C � D).
( A � B � C � D ).(A � B � C � D). ( A � B � C � D).( A � B � C � D )

F(A, B, C, D) � M 14 .M 15 .M 14 .M 12 .M 13 .M 10 .M 11 .M 2 M 8 M 9
F(A,B,C,D) � � M (2, 8, 9, 10, 11, 12, 13, 14, 15)

CD
00 01 11 10
AB
00 1 1 1 0
01 1 1 1 1
11 0 0 0 0
10 0 0 0 0

F(A, B, C, D) � A .( B � C � D)

ii. चर मैिपंग �ारा: 3­चर की k­मैप �ारा

F(A, B, C, D) � ( A � B � C ). ( A � B � C). ( A � B � C ). ( A � B � C � D). ( A � B � C )

F(A, B, C, D) � (M 1 � D).M 4 .M 5 .M 6 .M 7

BC 00 01 11 10
A

0 1 D 1 1

1 D.D D.D D.D D.D

F(A, B, C, D) � A .( B � C � D)

K­मैप श�ावली (terminology)

1. इ��ीक�ट (implicant):
k­मैप मे उप��थत िमनटम�,को इ��ीक�ट कहा जाता है ।

134
Y(A, B, C)= A.B.C+ A..B.C+ A .B .C । यहाँ तीन इ��ीक�ट है ।

2. �ाइम इ��ीक�ट (prime implicant):

उप��थत िमनटम� के सबसे बड़े संभािवत समूहो की सं�ा को �ाइम इ��ीक�ट (PI) कहा जाता है । िन�
k­मैप मे तीन बड़े संभािवत समूह है, िज�े �ाइम इ��ीक�ट (PI) कहते है।

BC
00 01 11 10
A

0 1 1 0 0

1 0 1 1 0

उपरो� k­मैप मे �ाइम इ��ीक�ट (PI) की सं�ा तीन है

3. इस� िसयल �ाइम इ��ीक�ट (essential prime implicant):

�ाइम इ��ीक�ट (PI) िजसका कम से कम एक िमनटम� दू सरे िकसी भी �ाइम इ��ीक�ट (PI) के
िमनटम� से कवर नहीं होता हो, को इस�िसयल �ाइम इ��ीक�ट(EPI) कहते है ।यह सरलीकृत बू िलयन
�ंजक (simplify Boolean expression) मे आव�क (essential) होता है । इसे बू िलयन �ंजक मे
िलखा जाना आव�क (essential) होता है ।

BC
00 01 11 10
A

0 1 1 0 0

1 0 1 1 0

उपरो� k­ मैप मे बो� वाले िमनटम� केवल एक ही िमनटम� के साथ समूह (pair) बना रहे है ।
इसिलए इ�े इस�िसयल �ाइम इ��ीक�ट (EPI) कहते है , यहाँ EPI की सं�ा दो है ।
इसे �ाइम इ��ीक�ट (prime implicant) तािलका �ारा समझते है । यहाँ तीन �ाइम इ��ीक�ट सं भव
है : A..B समूह (pair) िमनटम� के m0 और m1 के साथ िमलकर बना रहे है। A.C समूह (pair) िमनटम�
के m5और m7 के साथ िमलकर बना रहे है , और B.C समूह (pair) िमनटम� के m1और m5 के साथ
िमलकर बना रहे है ।

135
 PI 0 1 2 3 4 5 6 7
A..B x x
A.C x x
B.C x x
EPI ✓ ✓
िमनटम� m1 और m7 िकसी और �ाइम इ��ीक�ट (PI) के साथ समूह (pair) नहीं बना रहे है, इसिलए इ�े
इस�िसयल �ाइम इ��ीक�ट (EPI) कहते है ।
B.C समूह (pair) िमनटम� के m1और m5 के साथ िमलकर बना रहे है , जो A.C समूह (pair)और B.C
समूह (pair) के एक–एक िमनटम� से िमलकर बन रहा है , इसे �रड् नड� ट �ाइम इ��ीक�ट (RPI) कहते है ।

4. �रड् नड� ट �ाइम इ��ीक�ट (redundant prime implicant):

�ाइम इ��ीक�ट (PI), िजसके ��ेक िमनटम� कम से कम एक EPI �ारा कवर िकया गया हो, को
�रड् नड� ट �ाइम इ��ीक�ट (RPI) कहते है । RPI को सरलीकृत (simplify) बू िलयन �ंजक (Boolean
expression) मे कभी नहीं िलखते है ।

BC
00 01 11 10
A

0 1 1 0 0

1 1
0 1 0

उपरो� k­ मैप मे �रड् नड� ट �ाइम इ��ीक�ट( RPI) (dotted line) की सं�ा एक है ।

5. नॉन­इस� िसयल �ाइम इ��ीक�ट (non­essential prime implicant):

वे �ाइम इ��ीक�ट (prime implicant) जो न तो इस�िसयल �ाइम इ��ीक�ट (essential prime

implicant) हो ओर न ही �रड् नड� ट �ाइम इ��ीक�ट (redundant prime implicant) को नॉन­
इस�िसयल �ाइम इ��ीक�ट (essential prime implicant) कहते है। इ�� �े ��व �ाइम इ��ीक�ट
(selective prime implicant) भी कहते है ।

BC
00 01 11 10
A

0 1 1 0 0

1 0 1 1 1

136
उपरो� k­मैप मे SPI की सं�ा दो है , मे से केवल एक का ही चुनाव (selection) कर� गे । SPI को सरलीकृत
(simplify) बू िलयन �ंजक (Boolean expression) मे सुिवधानुसार जोड़ भी सकते है , और नहीं भी जोड़ सकते है ,
इसिलए इसे �े ��व �ाइम इ��ीक�ट कहते है ।

3.8.3 डौ ंट–केयर की ��थित (Donʼt Care Condition)

k­मै प का उपयोग करके आउटपु ट �ंजक को सरल बनाने मे डौंट–केयर (donʼt care) की ब�त मह�पूण�
भूिमका होती है । डौंट–केयर (donʼt care) की ��थितयां हमे k­मैप मे आव�कतानुसार लॉिजक­1, और
लॉिजक­0 रखने पर समूह बनाकर �ंजक को सरलीकृत बनाने की अनुमित �दान करते है। समूह बनाते समय
डौंट–केयर (donʼt care) �ॉक (cell) को लॉिजक­1, (SOP के िलए ) और लॉिजक­0 (POS के िलए )रखते है , पर
कोई समूह नहीं बनने पर इ�े छोड़ दे ते है ।

डौंट–केयर (donʼt care) �ॉक (cell) को सामा� �प से k­मैप मे ‘Xʼ अ�र �ारा दशा� या जाता है, जो अमा�
(invalid) संयोजन का �ितिनिध� करता है । जैसे,BCD कोड मे , इनपु ट 1010, 1011, 1100, 1101, 1110, ओर
1111 अमा� �े ट है , इ�े ‘डौंट–केयर (donʼt care) कहा जाता है । इसी तरह, Ex­3 कोड मे, बाइनरी इनपु ट
�े ट 0000, 0001, 0010, 1101, 1110 ओर 1111 अमा� �े ट है , को डौंट–केयर (donʼt care) कहते है ।

एक CSOP �ंजक, िजसमे डौंट–केयर (donʼt care) वाली ��थितया होती है , को उसी डौंट–केयर (donʼt care) के
साथ POS �ंजक मे प�रवित�त िकया जा सकता है , और CSOP मे छूटे �ये िमनटम� को CPOS के िलए मै�टम� के
�प मे िलखा जा सकता है । इसी �कार एक CPOS फ�न िजसमे डौंट–केयर (donʼt care) वाली ��थितया होती
है , को उसी डौंट–केयर (donʼt care) के साथ CSOP �ंजक मे प�रवित�त िकया जा सकता है ,और CPOS मे छूटे
�ये मै�टम� CSOP के िमनटम� के �प मे िलखकर बु िलयन �ंजक को सरलीकृत करते है ।

डौ ंट–केयर की ��थित (donʼt care condition) मे k­मैप के िनयम

1. डौंट–केयर (donʼt care) की ��थित मे िमनटम� (minterm) को k­मैप मे लॉिजक­1 रखते है , यिद ये सभी
डौंट–केयर (donʼt care) िकसी भी लॉिजक­1 के साथ समूह बनाने मे मदद करते हो, अ�था की ��थित मे
लॉिजक­0 रखते है। ऐसा कोई समूह नहीं बनाया जा सकता िजसके सभी िमनटम� (minterm)डौंट–केयर
(donʼt care) हों।
2. यिद अभी भी k­मैप मे लॉिजक­1 शेष है , जो िकसी भी समूह मे मौजूद नहीं है , तो उ�े अलग से मान लेते है ।
3. सभी समूहो को िफर से जाँ च करते है ,यिद कोई �रडनड� ट समूह (redundant group) हों तो उसे हटा दे ते
है ।

3.8.4 कुइने­एमसी�ू सके िविध (Quine­ McCluskey Method) / सारणीब� िविध (Tabular
method)

k­मैप की सहायता से अिधकतम पाँ च चर (five variables) तक के ही बु िलयन �ंजक (Boolean expression)
का सरलीकरण (minimization) सरल ओर सुिवधाजनक होता है । इसिलए W.V. Quine ओर E.T. McCluskey ने
बु िलयन �ंजक (Boolean expression) को सरल बनाने की िलए एक सरल िविध िवकिसत की, िजसे Quine –
Mc Cluskey िविध कहते है । इसे सारणीब� िविध (tabular method) भी कहते है ।

137
Quine – McCluskey िविध का उपयोग करके बु िलयन �ंजक (Boolean expression) को सरल बनाने के िलए
िन�िल�खत चरणो का उपयोग िकया जाता है –

1. बु िलयन �ंजक (Boolean expression) को सरल बनाने के िलए सबसे पहले कनोिनकल �प (CSOP)मे
िव�ा�रत िकया जाता है , यिद वह मानक �प मे है ।
2. सभी िदये गए िमनट�� (minterms) को उनके बाइनरी समक� (binary equivalent) मे सूचीब� (list)
करते है ।
3. बु िलयन �ंजक (Boolean expression) के सभी पदो को उनमे 1ʼs िक सं�ा के आधार पर समूहो मे
िवभािजत िकया जाता है । िमनट�� मे मौजूद 1ʼs की बढ़ती �ई सं�ा के अनुसार िमनट�� (minterms)
को �व��थत करते है ।
4. आस� अगली उ� �ेणी (adjacent next higher category) मे ��ेक टम� के साथ ��ेक बाइनरी
नंबर की तुलना करते है । यिद वे एक �थान (one position) से िभ� (differ) हों, तो एक चेक माक� (­)
लगाकर,शेष िबट को यथावत रखते है , ओर अगले कॉलम मे िलखे। एक �थान से अिधक (more than
one position) से िभ� (differ) होने पर का गठबं धन (combine) नहीं कर सकते है ।
5. प�रणामी कॉलम (resultant column) के िलए चरण 3 को दोहराएँ ओर च�ो को तब तक जारी रखे जब
तक िक चर (variables) का कोई ओर उ�ूलन (elimination) न हो जाए। ओर जब तक हमे सभी �ाइम
इ��ीक�ट् स (prime implicants) न िमल जाएं ।
6. �ाइम इ��ीक�ट् स (prime implicants) तािलका (table) बनाकर, उसमे EPI और RPI को चुनकर,सभी
िमनटम� (minterms) को कवर करने वाले �ाइम (prime) िक �ूनतम सं�ा का चयन करे ।

उदाहरण: Y � � M �1, 4, 6, 9, 10, 11, 14, 15� को Mc Cluskey िविध से सरलीकरण कर� ।

1. उपरो� फंकशन मैक�े म� (maxterm) मे है , McCluskey िविध से सरलीकरण करने के िलए इसे
िमनट�� (minterms) मे बदलेगे, जो िन�वत है ­
Y � � m (0, 2, 3, 5, 7, 8, 12, 13) : जो सं�ा मैक�े म� मे नही ं है , िमनट�� मे होती है ।
नीचे तािलका मे िदये गए िमनट�� (minterms) ओर उनके बाइनरी समक� िदखाये गए है ।

बाइनरी �ितिनिध�
िमनते�� (Binary representation)
(minterms)
A B C D
m0 0 0 0 0
m2 0 0 1 0
m3 0 0 1 1
m5 0 1 0 1
m7 0 1 1 1
m8 1 0 0 0
m12 1 1 0 0
m13 1 1 0 1

138
2. उपरो� िमनटम� को उनके बाइनरी मे मौजूद लॉिजक­1 की सं�ा के आधार पर समूहो (Group) (0,
1, 2, और 3) मे �व��थत िकया गया है।

लॉिजक­1 की बढ़ती �ई बाइनरी

िमनटम�
सं �ा के समूह
(minterms)
A B C D √
0 m0 0 0 0 0 √
m2 0 0 1 0 √
1
m8 1 0 0 0 √
m3 0 0 1 1 √
2 m5 0 1 0 1 √
m12 1 1 0 0 √
m7 0 1 1 1 √
3
m13 1 1 0 0 √

3. आस� अगली उ� �ेणी (adjacent next higher category) मे ��ेक टम� के साथ ��ेक बाइनरी
नंबर की तुलना करे । यिद वे एक �थान (one position) से िभ� (differ) है , तो िभ� वाले �थान पर
एक चेक माक� (­) लगाए ओर उगले कॉलम मे िलखे। जब िमनटम� m0 और m2 की तुलना की जाती है ;
ये (m0: 0000, m2: 0010) तीसरे �थान पर िभ� है । तो तीसरे �थान पर चेक माक� (­) लगाकर 00­0
िलख�गे। इसी �कार अ� के िलए िलख�गे।

िमन टम� िमलान की गई जोड़ी बाइनरी (चे क माक�)

समूह ­1 Matched pair
A B C D
0, 2 m0,,m2 0 0 ­ 0 PI
0, 8 m0,,m8 ­ 0 0 0 PI
2, 3 m2, ,m3 0 0 1 ­ PI
8, 12 m8, ,m12 1 ­ 0 0 PI
3, 7 m3,,m7 0 ­ 1 1 PI
5, 7 m5,,m7 0 1 ­ 1 PI
4, 13 m4, ,m13 ­ 1 0 1 PI
12, 13 m12, ,m13 1 1 0 ­ PI

आगे िवलय संभव नहीं है । नीचे �ाइम इ��ीक�ट् स (prime implicants) को कॉलम के अनुसार रखा
गया है और िमनटम� (minterm) को पं �� (row) मे रखा गया है।

4. �ाइम इ��ीक�ट् स (prime implicants) िक सूची बनाए।

139
 �ाइम इ��ीक�ट् स
m0 m2 m3 m5 m7 m8 m12 m13
(prime implicants)
0,2 A.B.C x x √
0,8 B.C.D x x √
2, 3 A.B.C x x RPI
8, 12 A.C.D x x RPI
3, 7 A.C.D x x √
5, 7 A.B.D x x RPI
5, 13 B.C.D x x √
12, 13 A.B.C x x √

सारे िमनटम� दो �ाइम इ��ीक�ट् स (prime implicants) से कवर है। इसिलए यहाँ कोई EPI
(essential prime implicants) नहीं है । PI (2, 3) वाले को नहीं लेते है , �ोिक इसके िमनतेम� PI
(0, 2) और (3, 7) मे है । इसी �कार PI (8, 12) और (5, 7) वाले PI को भी नहीं लेते है । इ�े RPI कहते
है , और बु िलयन �ंजक का सरलीकरण (simplified Boolean expression) मे छोड़ िदया जाता है ।
इस �कार बु िलयन �ंजक का सरलीकरण (simplified Boolean expression) िन� है ­

Y � � M �1, 4, 6, 9, 10, 11, 14, 15� � A.B.D � B.C.D � A.C.D � B.C.D � A.B.C

140
 हल की गई सम�ाए (Solved problems)

1. िन�िल�खत बुिलयन �ं जक (Boolean expression) को दो चरो मे िलखे ?

A.C � A.B.C � A.C. � A.B

उ�र
� A.C � A.C. � A.B.C � A.B
� C(A � A) � A.B.C � A.B
� C � A.B.C � A.B
� (C � A.B)(C � C) � A.B � C � A.B � A.B � C � A(B � .B) � C � A

2. िन�िल�खत बुिलयन �ं जक (Boolean expression) को सरलीकृत करो ?

Y(A, B, C) � (A � B).(A � B � D).D

उ�र
Y(A, B, C) � (A � B).(A..D � B.D � D.D).
Y(A, B, C) � ( A � B).(A.D � B.D)
Y(A, B, C) � (A.A.D � A.B.D � A.B.D � B.B.D
Y(A, B, C) � A.B.D � A.B.D � B.D
Y(A, B, C) � .B.D( A. � A) � B.D � B.D

3. िन�िल�खत बुिलयन �ं जक (Boolean expression) को कनोिनकल POS मे बदले ?

Y � (A � B).(B � C).(A � C)

उ�र
उपरो� बु िलयन �ंजक (Boolean expression) को तीन िविधयो �ारा कनोिनकल POS �प मे बदला
जा सकता है ­

i. िदये गये �ंजक मे तीन चर वाला POS �प है । िजसके पहले टम� मे ‘Cʼ चर नहीं है , इसिलए
इस टम� को कनोिनकल �प मे बनाने के िलए C.C जोड़ते है । इसी �कार दू सरे मे A.A , और
तीसरे मे B.B , जो िन�वत है ­

141
 Y � (A � B � C.C).(A.A � B � C).(A � B.B � C)

Y � (A � B � C)(A � B � C).((A � B � C).(A � B � C).(A � B � C).(A � B � C)

Y � (A � B � C)(A � B � C).(A � B � C).(A � B � C)

Y � M 0 .M1.M 2 .M 4 � �M(0,1, 2, 4)

ii. िदये गए �ंजक मे, जहां मै�टम� मे जो चर नही ं है ,उसके उिचत �थान पर ‘Xʼ िलखते है , और
िबना पू रक वाले चर को लॉिजक­0 तथा पू रक वाले चर को लॉिजक­1 से प�रवित�त कर दे ते है ।
Y � (0 � 0 � X).(X � 0 � 0).(0 � X � 0)
Y � (0 � 0 � 0).(0 � 0 � 1).(0 � 0 � 0).(1 � 0 � 0).(0 � 0 � 0).(0 � 1 � 0)
Y � (0 � 0 � 0).(0 � 0 � 1).(1 � 0 � 0).(0 � 1 � 0)
Y � M 0 .M1.M 2 .M 4 � �M(0,1, 2, 4)

iii. स� तािलका �ारा­

इनपुट मै� टम� िदया गये �ं जक की ��थित आउटपुट

A B C (Maxterm) Y
0 0 0 M0 � A � B� C पहला टम� /दू सरा टम� /तीसरा 0
टम�
0 0 1 M1 � A � B � C पहला टम� (A+B) 0
0 1 0 M2 � A�B�C तीसरा टम� (A+C) 0
0 1 1 M3 � A�B�C ­ 1
1 0 0 M4 � A�B�C दू सरा टम� (B+C) 0
1 0 1 M5 � A�B�C ­ 1
1 1 0 M6 � A�B�C ­ 1
1 1 1 M7 � A�B�C ­ 1

Y � M 0 .M1.M 2 .M 4 � �M(0,1, 2, 4)

4. िन�िल�खत कनोिनकल SOP को कनोिनकल POS मे बदले ?

Y � A.B.C � A.B.C

उ�र
उपरो� बु िलयन �ंजक (Boolean expression) को तीन िविधयो �ारा कनोिनकल POS �प मे बदला
जा सकता है ­
142
 i. कनोिनकल SOP �प को कनोिनकल POS मे बदलने के िलए SOP �प के दोनों तरफ पू रक
करे ।

Y � A.B.C � A.B.C

Y � (A.B.C).(A.B.C) डी­मॉग�न �मेय

Y � ( A � B � C).(A � B � C) डी­मॉग�न �मेय

Y � A.B � A.C � A.B � A.C

Y � A.B � A.C � A.B � A.C डी­मॉग�न �मेय

Y � (A.B).(A.C).(A.B).(A.C) डी­मॉग�न �मेय

Y � ( A � B).( A � C ).( A � B).( A � C )) कनोिनकल POS मे बदलने पर

Y � M 0 .M1 .M 3 .M 4 .M 6 .M 7 � � M (0,1, 2, 3, 4, 6, 7)

ii. Y � A.B.C � A.B.C � m 5 � m 2 � m 2 � m 5

Y � m 0 � m1 � m 3 � m 4 � m 6 � m 7
Y � m 0 � m1 � m 3 � m 4 � m 6 � m 7 डी­मॉग�न �मेय

Y � m 0 .m1 .m 3 .m 4 .m 6 .m 7 mi � Mi
Y � M 0 .M1 .M 3 .M 4 .M 6 .M 7 � � M (0,1, 2, 3, 4, 6, 7)

iii. Y � A.B.C � A.B.C � m 5 � m 2 � m 2 � m 5 � � m(2,5)

Y� � m(2,5) � �M(0,1, 2 , 3, 6, 7)
5. िन�िल�खत बुिलयन �ं जक (Boolean expression) िडजाइन करने के िलए िकतने गेट इनपुट की
आव�कता होगी ?
i. Y1 � A � A.B � A.B.C � A.B.C..D
ii. Y2 � A.(A � B).(A � B � C).(A � B � C � D)

उ�र
i. Y1 � A � A.B � A.B.C � A.B.C..D
Y1 � 0 � 2 � 3 � 4 AND गेट के इनपुट्स की सं �ा = 9

143
 Y1 � 1 � 1 � 1 � 1 OR गेट के इनपुट्स की सं �ा = 4
Y1 � 0 � 1 � 0 � 2 NOTगेट के इनपुट्स की सं �ा = 3
कुल गेट इनपुट की सं �ा = 16
Y1 � A � A.B � A.B.C � A.B.C..D
दू सरी िविध
िलटरल 1 + 2 + 3 + 4 = 10
टम� 0 + 1 + 1 + 1 = 03
िविश� पूरक 0 + 1 + 0 + 2 = 03
कुल गेट इनपुट की सं�ा =16

ii. Y2 � A.(A � B).(A � B � C).(A � B � C � D)

Y2 � 0 � 2 � 3 � 4 OR गेट के इनपुट्स की सं �ा = 9
Y2 � 1 � 1 � 1 � 1 AND गेट के इनपुट्स की सं �ा = 4
Y2 � 0 � 1 � 0 � 2 NOTगेट के इनपुट्स की सं �ा = 3
कुल गेट इनपुट की सं �ा = 13
Y2 � A.(A � B).(A � B � C).(A � B � C � D)
दू सरी िविध
िलटरल 1 + 2 + 3 + 4 = 10
टम� 0 + 1 + 1 + 1 = 03
िविश� पूरक 0 + 1 + 0 + 2 = 03
कुल गेट इनपुट की सं �ा =16

6. 3­चर वाली k­मैप को 2­चर वाली k­मैप की सहायता से बनाइये ?

उ�र:
िकसी एक चर को k­मैप से बाहर लाने पर , 3­चर (variable) वाली k­मैप को 2­चर वाली k­मैप की
सहायता से िन� �कार बना सकते है ।
i. ‘Aʼ (MSB) चर को बाहर लाने पर –

C C
0 1 0 1
B B

0 0 1 0 4 5

1 1
2 3 6 7

A=0 A=1

144
 ii. ‘Bʼ चर को बाहर लाने पर –

C C
0 1 0 1
A A
0 0 1 0 2 3
1 4 5 1 6 7

B=0 B=1

iii. ‘Cʼ (LSB) चर को बाहर लाने पर –

B B
0 1 0 1
A A

0 0 2 0 1 3

1 1
4 6 5 7

C=0 C=1

7. 3­चर वाली k­मैप मे अिधकतम िकतने PI सं भव है ?

उ�र: चार

2n
n­चर वाली k­मैप मे अिधकतम PI = � 2 n � 1 संभव है।
2
8. Y � � m (1, 2,4,7 ) मे अिधकतम िकतने चर, िलटरल और गेट इनपुट होंगे ?

उ�र: 12

Y � m 1 � m 2 � m 4 � m 7 � 001 � 010 � 100 � 111

अिधकतम चर=03, अिधकतम िलटरल=12, और गे ट इनपु ट =िलटरल + टम� + िविश� पू रक

= 12 + 3 (OR गे ट के इनपु ट) + 3 ( िविश� पू रक: बार­बार दोहराए गए पूरकों को एक बार िगन� )

145
9. िन�िल�खत िदये गए फं�न मे इ��ीक�ट (implicants),PI, EPI, RPI तथा SPI की सं �ा �ात करे ?

i. Y � � m (1, 5, 6, 7 , 11, 12 , 13 , 15 )
ii. Y � � m (0 , 1, 5, 8, 12 , 13 )
iii. Y � � m (0, 1, 5, 7 , 10 , 15 )

उ�र 1 5
i. Y � � m (1, 5, 6, 7 , 11, 12 , 13 , 15 )

CD 01
00 11 10
AB
0
00 0 1 0

01 0 1 1 1

11 1 1 1 0

10 0 0 1 0

2 3 4

उपरो� कारनाफ़ मैप (k­map) मे

1. इ��ीक�ट (I) की सं�ा = 8
2. �ाइम इ��ीक�ट (PI) की सं�ा = 5( 1 से 5 तक)
3. इस�िसयल �ाइम इ��ीक�ट (EPI) की सं�ा = 4 (1 से 4 तक)
4. Redundant prime implicant (RPI) की सं�ा = 1(5)
5. Selective prime implicant (SPI) की सं�ा = 0

Y(A, B, C, D) � 1 � 2 � 3 � 4
Y(A, B, C, D) � A .. C .D � A.B. C � A.C.D � A .B.C

146
 ii. Y � � m (0,1, 5, 8, 12, 13)

CD CD 10
00 01 11 10 00 01 11
AB AB
2 6
00 1 1 0 0 00 1 1 0 0

1
01 0 1 0 0 01 1
0 0 0

1
11 1 1 0 0 11 1 0 0

0 1
10 1 0 0 10 0 0 0

3 4 5

उपरो� कारनाफ़ मैप (k­map) मे

1. इ��ीक�ट (I) की सं�ा = 6
2. �ाइम इ��ीक�ट (PI) की सं�ा = 6 (1 से 6 तक)
3. इस�िसयल �ाइम इ��ीक�ट (EPI) की सं�ा = 0
4. Redundant prime implicant (RPI) की सं�ा = 0
5. Selective prime implicant (SPI) की सं�ा = 6 (1 से 6 तक)

Y(A, B, C, D) � 1 � 2 � 3 , या Y(A, B, C, D) � 4 � 5 � 6

Y(A, B, C, D) � B.C.D � A.C.D � A.B.C , या Y(A, B, C, D) � A.C.D � B.C.D � A.B.C

147
 iii. Y � � m (0, 1, 5, 7, 10, 15)

CD CD
00 01 11 10 00 01 11 10
AB AB

00 1 1 0 0 00 1 1 0 0

01 0 1 1 0 01 0 1 1 0

0 0 1
11 0 1 1 11 0 1

0 0 0 1
10 0 1 10 0 0

1 2 3 4 5 6 7 8

उपरो� कारनाफ़ मैप (k­map) मे

1. इ��ीक�ट (I) की सं�ा = 7
2. �ाइम इ��ीक�ट (PI) की सं�ा = 6
3. इस�िसयल �ाइम इ��ीक�ट (EPI) की सं�ा = 2 (1,8)
4. Redundant prime implicant (RPI) की सं�ा = 2 (6,7)
5. Selective prime implicant (SPI) की सं�ा = 4 (2,3, 6, 7)

Y(A, B, C, D) � 1 � 2 � 3 � 4 , या Y(A, B, C, D) � 5 � 6 � 7 � 8

Y(A, B, C, D) � A.B.C � A..B.D � A.B.C � A.C.D , या Y(A, B, C, D) � A.B.C � A.C.D � B.C.D � A.C.D

10. िन�िल�खत िदये गए फं�न मे इ��ीक�ट (implicants), PI, और EPI की सं �ा �ात करे ?

Y � � m ( 2 , 3, 4, 5 )

148
 उ�र:

BC
00 01 11 10
A

0 0 0 1 1

1 1 1 0 0

उपरो� कारनाफ़ मैप (k­map) मे

1. इ��ीक�ट (I) की सं�ा = 4
2. �ाइम इ��ीक�ट (PI) की सं�ा = 2
3. इस�िसयल �ाइम इ��ीक�ट (EPI) की सं�ा = 2

Y � A.B � A.B

11. िन�िल�खत िदये गए फं�न को कारनाफ़ मैप (k­map) की सहायता से सरलीकृत करे ?

Y ( A, B, C , D) � � m (0, 4, 5, 7, 8, 9, 13,15)

उ�र: िदये गए k­मैप मे चार­चर रािशयों के SOP �ंजक के िलए बनाया गया है । k­ मैप मे 1ʼs
आउटपु ट के िलए िन� यु � बनाए जा सकते है ।
i. पहला समूह

CD
00 01 11 10
AB
00
0 0 0
1
01 1 1 0
1
11 0 1 1 0

1 1 0 0
10

उपरो� कारनाफ़ मैप (k­map) मे

1. इ��ीक�ट (I) की सं�ा = 8
2. �ाइम इ��ीक�ट (PI) की सं�ा = 6

149
 3. इस�िसयल �ाइम इ��ीक�ट (EPI) की सं�ा = 1 (B.D)

Y ( A, B, C , D) � A.B.C � B.D � A.B.C

कुलगे ट काउं ट = गे ट इनपु ट =िलटरल + टम� + िविश� पू रक

14 = 08 + 03 + 03 (बार­बार दोहराए गए पूरकों को एक बार िगन� )

ii. दु सरा समूह

CD
00 01 11 10
AB

00 1 0 0 0

01 1 1 0
1

11 0 1 1 0

10 1 1 0 0

उपरो� कारनाफ़ मैप (k­map) मे

1. इ��ीक�ट (I) की सं�ा = 8
2. �ाइम इ��ीक�ट (PI) की सं�ा = 6
3. इस�िसयल �ाइम इ��ीक�ट (EPI) की सं�ा = 1 (B.D)

Y ( A, B, C , D) � A.B.C � B.D � A.C .D � B.C.D

कुलगे ट काउं ट = गे ट इनपु ट =िलटरल + टम� + िविश� पू रक

20 = 12 + 04 + 04 (बार­बार दोहराए गए पूरकों को एक बार िगन� )

दोनों समूह के उ�र सही है , पर पहला समूह बे हतर (best) है , �ोिक उसमे गे ट काउं ट कम है ।

150
12. िन�िल�खत k­मैप को सरलीकृत करो ?

उ�र: िदये गए k­मैप मे चार चर रािशयों के सम ऑफ �ोड�स (SOP)�ंजक के िलए �दिश�त िकया
गया है । k­ मैप मे 1ʼs आउटपु ट के िलए तीन यु � बनाए जा सकते है ।

CD
00 01 11 10
AB
00 1
0 1 1

01
0 0 1 0

11
0 0 0 0

10
0 0 0 0

पहले यु � का मान � A B.D , दू सरे यु� का मान � A.C.D , और तीसरे यु� का मान � A B.C

अतः बू िलयन फं�न को िन� �कार सरल �प मे िलखा जा सकता है –

Y(A, B, C, D) � A.B.D � A.C.D. � A.B.C.

इस �कार �ा� �ंजक को लॉिजक गे ट �ारा भी �दिश�त िकया जा सकता है ।

13. िन�िल�खत k­मैप को सरलीकृत करो।

CD
00 01 11 10
AB
1 1 0 0
00

1 1 0 0
01

1 1 0 0
11

1 1 0 0
10

Y(A, B, C, D) � C.

151
14. िन�िल�खत िदये गए फं�न को कारनाफ़ मैप (k­map) की सहायता से सरलीकृत करे ?

Y � � m(1, 5, 6, 12, 13, 14) � d (2, 4) इसको 0 मान लेते है ।

CD
00 01 11 10
AB

00 0 1 0 X

01 X 0 1
1

11 1 1 0 1

10 0 0 0 0

Y(A, B, C, D) � B.D � B.C. � A.C.D

15. िन�िल�खत िदये गए फं�न को Quine – McCluskey िविध का उपयोग करके सरलीकृत करे ?
Y � � m(0,1, 2, 3, 4)

उ�र­

िदया गया फं�न है ­ Y � � m(0,1, 2, 3, 4)

5. नीचे तािलका मे िदये गए िमनटम� (minterms) ओर उनके बाइनरी समक� िदखाये गए है ।

बाइनरी �ितिनिध�
िमनते��
Binaryr epresentation
(minterms)

A B C
m0 0 0 0
m1 0 0 1
m2 0 1 0
m3 0 1 1
m4 1 0 0

152
6. उपरो� िमनटम� को उनके बाइनरी मे मोजूद लॉिजक­1 की सं�ा के आधार पर समूहो (Group) (0,
1, 2) मे �व��थत िकया गया है ।

लॉिजक­1 की बढ़ती �ई बाइनरी

िमनटम�
सं �ा के समूह
(minterms)
A B C
0 m0 0 0 0
m1 0 0 1
1 m2 0 1 0
m4 1 0 0
2 m3 0 1 1

7. आस� अगली उ� �ेणी (adjacent next higher category) मे ��ेक टम� के साथ ��ेक बाइनरी
नंबर की तुलना करे । यिद वे एक �थान (one position) से िभ� (differ) है , तो एक चेक माक� (­)
लगाए ओर उगले कॉलम मे िलखे। जब िमनटम� m0 और m1 की तुलना की जाती है ; ये (m0: 000,
m1: 001) तीसरे �थान पर िभ� है । तो तीसरे �थान पर चेक माक� (­) लगाकर 00­ िलख�गे ।

िमन टम� िमलान की गई जोड़ी बाइनरी (चे क माक�)

समूह ­1 (Matched pair)
A B C
m0,m1 0 0 ­
0,1 m0,m2 0 ­ 0
m0,m4 ­ 0 0 PI
m1,m3 0 ­ 1
1,2
m2,m3 0 1 ­

िमन टम� िमलान की गई जोड़ी

�ुप ­2 (Matched pair) बाइनरी (चे क माक�)

A B C
0,1,2,3 m0,m1, m2,m3 0 ­ ­ PI

आगे िवलय संभव नहीं है । नीचे �ाइम इ��ीक�ट् स (prime implicants) को पं �� (row) के अनुसार
रखा गया है और िमनटम� (minterm) को कॉलम मे रखा गया है । x को �ाइम इ��ीक�ट् स (prime
implicants) पं �� (row) के कॉलम सेल ओर संब��त िमनटम� (minterm) कॉलम मे रखा गया है ।

8. �ाइम इ��ीक�ट् स (prime implicants) िक सूची बनाए।

153
 �ाइम इ��ीक�ट् स
(prime implicants) m0 m1 m2 m3 m4

0,4 B.C x x
0,1,2,3 A x x x x
√ √ √ √

िमनटम� 0, 1, 2,ओर 3 मे केवल एक �ाइम इ��ीक�ट् स (prime implicants) A से कवर है ।

इसिलए ये EPI (essential prime implicants) है । िमनटम� 4 मे केवल एक �ाइम इ��ीक�ट् स
(prime implicants) B.C से कवर है । इसिलए ये भी EPI (essential prime implicants) है । ओर
ये दोनों बु िलयन �ंजक का सरलीकरण (simplified Boolean expression) के अंग है । अतः
बु िलयन �ंजक का सरलीकरण (simplified Boolean expression) िन� है ­

F � A � B.C

154
 �योगा�क (Experiments)

1. बूिलयन िनयमो का स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , औ रिडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC): एक IC 7408 (चार: 2­इनपु ट AND गे ट्स), एक IC 7432 (चार: 2­इनपु ट OR
गे ट्स), एक IC 7404 (हे �इ�ट� र), एक IC 7421 ।

डायोड: एक LED(20 mW)

िविवध (Miscellaneous): एक�ितरोध 330 Ω /0.25 वाट, िसंगल कोर वायर, कटरऔर ��� पर

�ि�या (Procedure):

a. �योग मे उपयोग होने वाली एकीकृत प�रपथ (IC) को �ेडबोड� म� उिचत �थान पर लगाए। ��ेक
एकीकृत प�रपथ (IC) की िवधुत आपू ित�को IC के उिचत िपन पर जोड़े ।
b. कम�वार बु िलयन िनयमो के उपयु� � प�रपथ (circuit) िच� 3.3 से 3.11 तक बारी­बारी से पावर
�ोजे� बोड� मे िडजाइन कर� ।
c. ��ेक प�रपथ (circuit) के आउटपु ट को उिचत धारा िनयं �क �ितरोध के साथ LED मॉिनटर से जोड़े ।
गे ट के इनपु ट को बाइनरी का उिचत �म दे ते �ए आउटपु ट को नोट करे ।
d. ��ेक बु िलयन के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

i. �मिविनमेय िनयम (commutative law) के िलए स� तािलका

�म इनपुट �मिविनमेय­OR गेट �मिविनमेय­AND गेट
सं �ा A B A+B B+A A.B B.A
0 0 0
से
3 1 1

ii. सहचय� िनयम (associative law) के िलए स� तािलका­1

इनपुट आउटपुट इनपुट आउटपुट
A B C A+B (A+B)+C A B C B+C A+(B+C)
=
0 0 0 0 0 0
से to
1 1 1 1 1 1
155
 iii. सहचय� िनयम (associative law) के िलए स� तािलका­2
इनपुट आउटपुट इनपुट आउटपुट
A B C A.B (A.B).C A B C B.C A.(B.C)
=
0 0 0 0 0 0
से to
1 1 1 1 1 1

iv. िवतरण िनयम के िलए स� तािलका­1

इनपुट आउटपुट इनपुट आउटपुट
A B C B.C A+(B.C) A B C A+B A+C (A+B).(A+C)
=
0 0 0 0 0 0
से to
1 1 1 1 1 1

v. िवतरण िनयम के िलए स� तािलका­2

इनपुट आउटपुट इनपुट आउटपुट
A B C B+C A.(B+C) A B C A.B A.C A.B+A.C
=
0 0 0 0 0 0
से to
1 1 1 1 1 1

vi. अवशोषण िनयम (absoption law) के िलए स� तािलका­1

इनपुट आउटपुट इनपुट
A B A+B A.(A+B) A
0 0 =
से
1 1

vii. अवशोषण िनयम (absoption law) के िलए स� तािलका­1

इनपुट आउटपुट इनपुट
A B A.B A+(A.B) A
0 0 =
से
1 1

प�रणाम (Result): बू िलयन िनयमो को स�ािपत िकया।

सावधािनयां (Precautions):

156
 1. उपयोग करने से पहले �योग होने वाली सभी IC म� सभी गे टों की जां च कर� ।
2. पावर �ोजे� बोड� की िवधुत आपू ित� की जाँ च कर� ।
3. िकसी भी इनपु ट को खाली (floating) न छोड़� ।

2. डी­मॉग�न और डूअिलटी �मेय (duality theorem) को स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC): एक IC7408 (चार: 2­इनपु ट AND गे ट्स), एक IC7432 (चार: 2­इनपु ट OR
गे ट्स), एक IC7404 (हे� इ�ट� र), और IC7400 (चार: 2­इनपु ट NAND गे ट्स) और एक IC7402
(चार: 2­इनपु ट NOR गे ट)।

डायोड: एक LED (20 mW)

िविवध (Miscellaneous):एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर।

�ि�या (Procedure):

a. एकीकृत प�रपथ (IC) को पावर �ोजे� बोड� म� उिचत �थान पर लगाए । िवधुत की आपू ित� को एकीकृत
प�रपथ (IC) के उिचत िपन पर जोड़े ।
b. डी­मॉग� न और डूअिलटी �मेय के उपयु� � प�रपथ (circuit) िच� 3.13, 3.14 को पावर �ोजे� बोड� मे
िडजाइन कर� ।
c. गे ट के इनपु ट को ट� े नर पर िदए गए उिचत इनपु ट ��च से जोड़े ।
d. आउटपु ट को ट� े नर के बने LED मॉिनटर से जोड़े या �े ड बोड� मे इसे उिचत धारा िनयं �क �ितरोध को LED
मे उिचत िपन पर जोड़े ।
e. उपरो� के िलए स�तािलका तैयार कर� ।

�े�ण (Observation):

i. डी­मॉग�न �थम �मेय

इनपुट आउटपुट इनपुट आउटपुट
A B A �B A B A B A . B
0 0 = 0 0
से to
1 1 1 1

157
 ii. डी­मॉग�न ि�तीय �मेय
इनपुट आउटपुट इनपुट आउटपुट
A B A �B A B A B A . B
0 0 = 0 0 1 1
से to 1 1
1 1 1 1 0 0

iii. डूअिलटी �मेय (duality theorem):

इनपुट आउटपुट इनपुट आउटपुट
A B A.(A+B) A B A+(A.B)
0 0 = 0 0
से to
1 1 1 1

प�रणाम (Result): डी­मॉग� न और डूअिलटी �मेयों का स�ापन िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

3. िन� बूिलयन �ं जक का िविभ� लॉिजक प�रपथ (circuit) बनाए और स�ािपत कर� : ­

Y1 = A.B + C.D – मानक SOP �प

Y2 = (A+B).(C+D) – मानक POS �प

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC)): एक IC7408 (चार: 2­इनपु ट AND गे ट्स), एक IC7432 (चार: 2­इनपु ट OR
गे ट्स), दो IC7400 (चार: 2­इनपु ट NAND गे ट्स), दो IC7402 (चार: 2­इनपु ट NOR गे ट्स)।

डायोड:दो LED (20 mW)

िविवध (Miscellaneous): एक �ितरोध 330 Ω/0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. �े ड बोड� पर एकीकृत प�रपथ (IC) को उिचत �थान पर लगाए। िवधुत कीआपूित� को उिचत िपनो पर जोड़े ।
b. उपयु� � प�रपथ (circuit) (िच� 3.15 और 3.16) को �ै ड बोड� मे िडजाइन कर� ।
c. गे ट के इनपु ट को ट� े नर पर िदए गए ��च से जोड़े ।

158
d. आउटपु ट को ट� े नर के LED मॉिनटर से जोड़े या �े डबोड� मे उिचत धारा िनयं �क �ितरोध के साथ LED
जोड़े ।
e. ��ेक के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

SOP और POS �प के िलए स� तािलका

इनपुट SOP आउटपुट POS आउटपुट
A B C D AND­OR NAND­NAND NOR­NOR OR­AND NOR­NOR NAND­NAND
0 0 0 0
से
1 1 1 1

प�रणाम (Result): िन� बू िलयन �ंजक का िविभ� लॉिजक प�रपथ (logic circuit) बनाया और स�ािपत
िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

159
 4
संयोजन लॉिजक प�रपथ ­1 : अं कगिणत प�रपथ
Combinational Logic Circuit­1: Arithmatic Circuit

िडिजटल लॉिजक प�रपथ दो �कार के होते है , जो िन�वत है­

1. संयोजन लॉिजक प�रपथ (combinational logic circuit),

2. अनु�िमक लॉिजक प�रपथ (sequentional logic circuit)

संयोजन लॉिजक प�रपथ वह िडिजटल प�रपथ है , िजसमे िकसी भी समय उसका आउटपु ट उस समय मौजूद
इनपु ट पर िनभ�र करता है । इन प�रपथो को गे टो की सहायता से िडजाइन िकया जाता है । संयोजन लॉिजक
प�रपथ के उदाहरण: अंकगिणतीय सिक�ट, डाटा �ोसेिसंग प�रपथ, समता जनरे टर (parity generator),
समता चेकर , और कोड कनवट� र आिद­आिद है । िच� 4.1 मे संयोजन प�रपथ का वग�करण िकया गया है ।

िच� 4.1 सं योजन प�रपथ का वग�करण

इस अ�ाय मे हम अं कगिणतीय प�रपथो को िव�ार से, एवं तुलनाकारी (comparator) और �ो�ामेबल

लॉिजक िडवाइस (programmable logic device) PLD को सं�ेप मे अ�यन कर� गे । िडिजटल डाटा
�ोसेिसंग प�रपथो और कोड क�ट� र के प�रपथो का अ�यन हम अ�ाय 5, और 6 मे कर� गे ।

सं योजन प�रपथ के िलए िडजाइन �ि�या (design procedure for combinational logic circuit)

संयोजन लॉिजक प�रपथो को गे टो की सहायता से िडजाइन िकया जाता है । संयोजन लॉिजक प�रपथ को
िडजाइन करने के िलए स� तािलका की आव�कता होती है । इसिलए इसे संयोजन लॉिजक प�रपथो का �दय
भी कहते है। �ोिक इसका िडजाइन स� तािलका पर िनभ�र करता है ।

160
 गे टो का �योग करके संयोजन लॉिजक प�रपथ को िडजाइन िन�िल�खत चरणों �ारा िकया जाता है ­

1. स� तािलका (truth table)बनाने के िलए इनपु ट ओर आउटपु ट चरों (input and output
variables) की सं�ा,और आउटपु ट, इनपु ट बयानो के लॉिजक के सेटो (set of logic
statements) के आधार पर िन�ा� �रत करे ।
2. आउटपु ट �ंजक को सुिवधानुसार SOP या POS �प मे िल�खए।
3. आउटपु ट के िलए सरलीकरण तकनीक (बू िलयन बीजगिणत, k­मैप , और सारणीब� िविध) जो भी
उिचत हो, का �योग कर सरलीकृत बू िलयन �ंजक (Boolean expression) �ा� करते ह� ।
4. सरलीकृत बू िलयन �ंजक (Boolean expression) का लॉिजक आरे ख बनाते है ।

4.1 योजक (Adders)

बाइनरी योजक प�रपथ की सहायता से बाइनरी िबटो को जोड़ना, िडिजटल क��ू टर का एक मह�पू ण�
संचालन है । बाइनरी योजक प�रपथ को दो भागो मे बाँ टा गया है : आधा योजक (half adder) और पू ण� योजक
(full adder)।

4.1.1 आधा योजक (half adder)

आधा योजक (HA) एक संयोजन लॉिजक प�रपथ है , िजसमे दो इनपु ट­ ऑग� ड (augends) और एड� ड
(addend) िबट तथा दो आउटपु ट­ योग (sum) और कैरी (carry होते है । आधा योजक लॉिजक प�रपथ केवल
दो बाइनरी िबट को ही जोड़ पाता है । िच� 4.2 मे दो बाइनरी िबट ‘Aʼ तथा ‘Bʼ के िलए आधा योजक (HA)
का �ॉक आरे ख (diagram) है ।

(a)�ॉकआरे ख ( block diagram)

इनपुट आउटपुट
A B Carry Sum
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

(b)स� तािलका (truth table)

िच� 4.2: आधा योजक

161
 आधा योजक प�रपथ, बाइनरी जोड़ के िनयमों केअनुसार दो बाइनरी िबटो को जोड़ने का काय� करता है । इनपु ट
चर ‘Aʼ और ‘Bʼ ऑग�ड (augends) और एड� ड िबट (addend) को िनिद� � (designate) करते ह� ; आउटपु ट
चर (variable) जोड़ (sum) ओर कैरी (carry) ह� । आधा योजक (HA) के अनु�योग (applications) ब�त
सीिमत ह� , �ोंिक ये चर िपछले जोड़ (previous addition) से कैरी को �ीकार नही ं कर सकते ह�। िच� 4.2 मे
आधा योजक (HA) के िलए �ॉकआरे ख (block diagram) और स� तािलका को िदखाया गया है ।
आधा योजक की स� तािलका से �� है िक दो बाइनरी िबटो का जोड़ आउटपु ट (S) Ex­OR गे ट, और कैरी
आउटपु ट (C) AND गे ट के समान है। इसिलए, जोड़ और कैरी के �ंजक सम ऑफ �ोड�स �प (SOP
form) मे िन�वत ह� :­

S � A.B � .A.B
C = A.B

�ोड�स ऑफ सम �प ( POS form), िन� ह� :

S � (A � B) . (A � B)
C = A+B (k – मैप सरलीकरण)

बू लीयन अिभ���यां (Boolean expressions) िजतनी जिटल (complicated) होंगी, गे ट नेटवक� उतना ही
जिटल होगा। इसिलए, सरलतम गे ट नेटवक� �ा� करने के िलए िजतना संभव हो सके बूलीयन अिभ���
(Boolean expressions) को उतना सरल बनाए।लॉिजक नेटवक� (logic network) के िकसी भी संयोजन
(combination) को सम ऑफ �ोड�स (SOP) और �ोड�स ऑफ सम (POS) मे �� कर सकते है ।
िज�े मानक (standard) या िविहत (canonical) �प मे िलखा जा सकता है ।

यहाँ , आधा योजक (half adder) प�रपथ के िलए लॉिजक आरे ख (logic diagram) को िडजाइन करने के िलए
सम ऑफ �ोड�स (SOP) �प िलया गया है ।आधा योजक (half adder) प�रपथ को िविभ� िन� तरीको से
िडजाइन िकया जाता है ।

1. Ex­OR गेट और AND गेट का �योग करके

Ex­OR गे ट की आउटपु ट, इनपु ट िबटो का योग होता है तथा AND गे ट का आउटपु ट योग से �ा� कैरी होती
है । िच� 4.3 मे Ex­OR और AND का �योग करते �ए एक आधा योजक का लॉिजक आरे ख (logic
diagram) बनाया गया है ।

िच� 4.3: Ex­OR और AND का �योग करते �ए आधा योजक का लॉिजक आरे ख

162
2. बेिसक गेट (AND, OR और NOT गेट) का �योग करके

िच� 4.4: बेिसक गेट्स का �योग करते �ए आधा योजक का लॉिजक आरे ख

3. यू िनवस� ल गेट (केवल NAND –NAND) का �योग करके

S � AB � AB � AB � AB � AA � BB � A( AB ) � B( AB) � A( AB) � B ( AB)

� A( AB).B ( AB)
C � AB

िच� 4.5: केवल NAND गेट्स का �योग करते �ए एक आधा योजक का लॉिजक आरे ख

4. यू िनवस� ल गेट (केवल NOR­NOR) का �योग करके

S � AB � AB � AB � AB � AA � BB � ( A � B).( A � B) � ( A � B) � ( A � B)
C � AB � A � B

163
 िच� 4.6: केवल NOR गेट्स का �योग करते �ए आधा योजक का लॉिजक आरे ख

उपरो� लॉिजक आरे खो (logic diagrams) से ��� है िक,केवल यू िनवस�ल गे ट्स का �योग करते �ए, आधा
योजक प�रपथ (logic circuit) को िडजाइन करने के िलए �ूनतम ICs और गे टो कीआव�कता होती है ।

4.1.2 पूण� योजक (full adder)

आधा योजक (half adder) मे केवल दो इनपु ट होते है , अतः यह केवल दो बाइनरी िबटो को ही जोड़ पाता है ।आधा
योजक तीसरी िबट ( कैरी आउटपु ट) को नहीं जोड़ पाएगा, इस कमी को दू र करने के िलए तीन बाइनरी िबटो को
जोड़ने के िलए पू ण� योजक (full adder) की आव�कता �ई। पू ण� योजक (full adder) प�रपथ एक संयोजक
लॉिजक प�रपथ है , िजसमे तीन इनपु ट और दो आउटपु ट होते है । जो बाइनरी जोड़ के िनयमों के अनुसार तीन
िबट् स को जोड़ने का काय� करते है ।

िच� 4.7 मे पू ण� योजक �ॉकआरे ख (block diagram) और स� तािलका, िजसमे तीन इनपु ट A, B, तथा Cin ओर
दो आउटपु ट योग (sum) ओर कैरी आउट (Cout) है । पहली िबट (LSB) को जोड़ते समय पू ण� योजक (full adder)
की आव�कता नहीं होती, �ोिक LSB मे कोई कैरी इनपु ट नहीं होता, इसिलए पू ण� योजक (full adder) के Cin को
लॉिजक­0 िस�ल दे कर आधा योजक (half adder) बना सकते है। लेिकन, LSB जोड़ का कैरी आउटपु ट अगले
(next to LSB) पू ण� योजक (full adder) के कैरी इनपु ट मे जोड़ा जाता है । पू ण� योजक के िलए �ॉक आरे ख
(block diagram) और स� तािलका (truth table) को िच� 4.7 म� है ।

यहाँ , पू ण� योजक (full adder) प�रपथ के िलए लॉिजक आरे ख को िडजाइन करने के िलए सम ऑफ �ोड�स �प
(SOP form) िलया गया है । k­मैप सरलीकरण तकनीकों का �योग करते �ए, योग और कैरी आउटपु ट के िलए
सरलीकृत अिभ���याँ (simplified expression) िन� ह�­

S � Cin BA � C in B A � Cin B A � Cin BA � Cin � B � A

C � Cin B � Cin A � BA

पू ण� योजक (full adder) का लॉिजक आरे ख िन�िल�खत तरीके से काया� ��त (implement) िकया जाता है :

164
 (a) �ॉक आरे ख (block diagram)

इनपुट आउटपुट

A B Cin Cout Sum

0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
(b) स�तािलका

िच� 4.7: पूण� योजक (full adder)

1. दो आधा योजक और एक OR गेट (two half adder and one OR gate) की सहायता से

िच� 4.8: पूण� योजक ­ दो आधा योजक और एक OR गेट का �योग करते �ए

2. EX­OR गेट और बेिसक गेट का �योग करके

S � Cin � B � A
C � Cin .B. A � Cin .B. A. � Cin .B. A � Cin .B. A
� BA � Cin � A � B �

165
 िच� 4.9: EX­OR, AND और OR का �योग करते �ए एक पूण� योजक का लॉिजक आरे ख

3. बेिसक गेटो का �योग करके

S � Cin BA � C in B A � Cin B A � Cin BA

C � Cin B � Cin A � BA

िच� 4.10 मे बे िसक गे टो का �योग करके एक पू ण� योजक (full adder) का लॉिजक आरे ख बनाया गया
है ।

4. यू िनवस� ल गेट (केवल NAND –NAND) का �योग करके

S � Cin � B � A � X � A � X XA . AXA {where X � Cin � B }

Cout � Cin B � Cin A � BA � (Cin B � Cin A ) � BA � (Cin B � Cin A) .BA

� (Cin B.Cin A) .BA {using K � map}

Cout � C in BA � Cin BA � Cin BA � Cin BA

� A( Cin � B) � Cin B {using Boolean laws)

� A( Cin � B ) � Cin B � A( Cin � B ).Cin B � AX .Cin B

िच� 4.11 मे केवल NAND गे ट्स का �योग करके एक पू ण� योजक (full adder) का लॉिजक आरे ख है ।

166
 िच� 4.10: बेिसक गेटो का �योग करके एक पूण� योजक (full adder) का लॉिजक आरे ख

� A( Cin � B) � Cin B � A( Cin � B ).Cin B � AX .Cin B

िच� 4.11: केवल NAND गेट्स का �योग करके एक पूण� योजक (full adder) का लॉिजक आरे ख

167
 5. यू िनवस� ल गेट (केवल NOR­NOR) का �योग करके

िच� 4.12: केवल NOR गेट्स का �योग करके एक पूण� योजक (full adder) का लॉिजक आरे ख

4.2 �िमक बाइनरी योजक प�रपथ (Binary Serial Adder Circuit)

�िमक बाइनरी योजक (serial binary adder) एक अनु�िमक लॉिजक (sequential logic) प�रपथ है , जो
�िमक �प (serially) मे दो बाइनरी िबटो को जोड़ने का काम करता है । �िमक बाइनरी योजक, िस�रयल
से िबटो का जोड़ता है । जोड़े जाने वाले बाइनरी िबटो एवं जोड़ (sum) आउटपु ट को �ोर करने के िलए
िश� रिज�रो की आव�कता होती है । िच� 4.13 मे �िमक बाइनरी योजक का �ॉकआरे ख
(diagram) है ।

�िमक बाइनरी योजक (serial binary adder) मे पू ण� योजक (full adder) का उपयोग आउटपु ट कैरी के
साथ एक बार मे एक जोड़ी िबट् स को जोड़ने के िलए िकया जाता है । पू ण� योजक (full adder) से कैरी
आउटपु ट को D­ ��प �ॉप के डाटा इनपु ट से जोड़ा जाता है , जो दू सरी �ॉक (next clock) के बाद
अगली िबट के जोड़ के िलए कैरी (Cin) के �प मे काम करती है । पू ण� – योजक के आउटपु ट से योग
(sum) िबट, िश� रिज�र ‘Aʼ के MSB से LSB की तरफ �थाना��रत होकर, पू रा योग (sum) होने पर
रिज�र ‘Aʼ मे �ोर रहता है ।

�िमक बाइनरी योजक मे �योग होने वाले घटक िन�िल�खत है ­

168
 i. पूण� योजक (full adder)
पू ण� योजक (full adder) एक साथ तीन बाइनरी इनपु ट {A, B, और िपछले जोड़ (sum) से �ा� आउटपु ट
कैरी (carry) } को जोड़ सकता है । पू ण� योजक िव�ृ त जानकारी को पै रा 4.1.2 मे समझाया गया है।

िच� 4.13 �िमक बाइनरी एडर का �ॉक डाया�ाम

ii. िश� रिज�र

िश� रिज�र के बारे मे िव�ृ त जानकारी अ�ाय­8 मे दी गयी है । िश� रिज�र, ��प �ॉप का एक
समूह होता है , िजसका �योग िडिजटल डाटा को �ोर करने के िलए िकया जाता है । यहाँ �िमक बाइनरी
योजक (serial binary adder) मे दो िश� रिज�र का �योग िकया गया है । एक िश� रिज�र मे ऑग� ड
(augends) / जोड़ (sum) के डाटा, ओर दू सरे मे एड� ड (addend) के डाटा को �ोर करने के िलए िकया है ।

iii. D­ ��प �ॉप

LSB के जोड़ के बाद पू ण� योजक (full adder) से कै री आउटपु ट को D ­ ��प �ॉप के िडिजटल डाटा
इनपु ट मे िदया जाता है । जो �ॉक प� के बाद पू ण� योजक (full adder) के कैरी इनपु ट मे िश� हो जाता है ,
इसी �ॉक प� के दौरान दोनों रिज�रो से भी िडिजटल डाटा पू ण� योजक (full adder) के इनपु ट मे आकर,
जोड़ ओर कैरी आउटपु ट दे ते है ।

4.2.1 �िमक बाइनरी योजक के काय� करने की �ि�या (Working Process of Binary Serial
Adder)

4­िबट �िमक बाइनरी योजक के काय� करने की �ि�या (working process) िन�वत है ­

1. जोड़े जाने वाले िबटो को �ोर करने के िलए दो 4­िबट िश� रिज�रो (जो िडिजटल डाटा को बाईं से
दािहनी तरफ िश� करते है ) को ‘Aʼ ओर ‘Bʼ िश� रिज�र मे लोड िकया जाता है , एवं पू ण� योजक (full

169
 adder) के कैरी आउटपु ट को D ��प ­ �ॉप के इनपु ट से जोड़ा जाता है । D ��प ­ �ॉप को प�रपथ
(circuit) मे �योग करने से पहले रीसेट िकया जाता है ।
2. पहली �ॉक �स के बाद िश� रिज�र ‘Aʼ ओर ‘Bʼ के LSB वाला डाटा एवं D ��प ­ �ॉप के
आउटपु ट का डाटा पू ण� योजक (full adder) के कैरी इनपुट रहता है , ओर जोड़कर िश� रिज�र ‘Aʼके
MSB मे �ोर हो जाता है , ओर कैरी आउटपु ट D ��प­�ॉप के इनपु ट मे आ जाता है।
3. दू सरी �ॉक �स के बाद िश� रिज�र ‘Aʼ मे िब�दु 2 से �ा� जोड़ (sum) इसके MSB मे �ोर हो
जाता है और िश� रिज�र ‘Aʼ ओर ‘Bʼ के LSB के बाद वाला डाटा एवं D ��प­�ॉप का आउटपु ट
डाटा पू ण� योजक (full adder) के इनपु ट तक प�ँ च जाता है, ओर जोड़ ओर कैरी आउटपु ट िमल जाते है ।
4. उपरो� को तब तक दोहराते है जब तक ये सारे िबट को न जोड़ दे ।
5. �ॉक प� लगाने पर जोड़ (sum) रिज�र ‘Aʼ के दािहनी ओर �थानात�रत होता रहता है ।
6. चार �ॉक प� के बाद रिज�र ‘Aʼ मे जोड़ (sum) �ोर हो जाता है ओर रिज�र ‘Bʼ रीसेट हो जाता
है ।

4.3 बाइनरी समानांतर योजक प�रपथ (Binary Parallel Adder Circuit)

बाइनरी समानां तर योजक (binary Parallel adder) प�रपथ मे पू ण� योजक समानां तर (Parallel) मे लगे होते
है , इसिलये इ�े बाइनरी समानां तर योजक कहते है । ��ेक पू ण� योजक का कैरी आउटपु ट अगले वाले योजक
के कैरी इनपु ट से जुड़े होते है। इसिलए इसे कैरी­�ोपे गेशन (carry­propagation) के �प मे भी जाना जाता
है ।
बाइनरी समानां तर योजक (binary Parallel adder) मे सबसे बड़ी कमी, इसकी अिधक �सार मे िबलंब
(propagation delay) की है । इ�े अ�र िडिजटल िस�म मे उनके उ� �सार िबलंब ( maximum
propagation delay) के कारण �योग नहीं िकया जाता है ।

िच� 1.14 : 4­िबट बाइनरी समानांतर योजक (Parallel adder) प�रपथ

LSB (A0, और B0) का जोड़ (S0) और कैरी आउटपु ट (C0) उ�� करता है , यह कैरी आउटपु ट (C0) अगले
पू ण� योजक का इनपु ट कैरी होता है । यह कैरी जब दू सरे पूण� योजक (A1, और B1) मे जोड़ा जाता है तो कैरी
(C1) उ�� होता है । ओर इसी तरह कैरी आगे बढ़ता रहता है । यिद एक पू ण� योजक के �सार मे ‘tpʼ सेकंड
िबलंब हो, तो LSB का जोड़ और कैरी आउटपु ट (C0) ‘tpʼ सेकंड दे र बाद आएगा, दू सरा कैरी आउटपु ट (C1)
‘2tpʼ सेकंड दे र बाद, तीसरा कैरी आउटपु ट (C2) ‘3tpʼ सेकंड दे र बाद, और चौथा कैरी आउटपु ट (C3) ‘4tpʼ

170
 सेकंड दे र बाद, जबिक इनपु ट A3, और B3, का जोड़ ‘tpʼ सेकंड बाद िबना कैरी इनपु ट के अपना योग दे दे गा,
जो �रपल कैरी के कारण अमा� होगा, इसिलए बाइनरी समानां तर योजक (binary Parallel adder) का
�योग �ादा िबट के जोड़ के िलए �योग नहीं होता है । अतः n­िबट समानां तर योजक (Parallel adder) के
िलए कुल िबलंब का समय ‘ntpʼ सेकंड होगा। बाइनरी �िमक योजक (serial adder) ओर समानां तर योजक
(Parallel adder) मे तुलना को तािलका 4.1 मे समझाया गया है ।

तािलका 4.1: बाइनरी �िमक योजक और बाइनरी समानांतर योजक मे तुलना

बाइनरी �िमक योजक (serial adder) बाइनरी समानांतर योजक (parallel adder)

बाइनरी िबटो को �िमक से जोड़ता है । बाइनरी बीटो को समा�र मे जोड़ता है ।

िश� रिज�र का �योग समा�र लोड के साथ

िश� रिज�र का �योग करते है।
करते है ।

केवल एक पू ण� योजक चािहए। पू ण� योजक िबट की सं�ा पर िनभ�र करता है।

कैरी को �ोर करने के िलए D ��प ­�ॉप की

��प­ �ॉप की आव�कता नहीं होती है।
आव�कता होगी।

अनु�िमक लॉिजक प�रपथ (sequential circuit)

संयोजन प�रपथ (combinational circuit) है ।
है ।

�सार मे िवलंब कम होता है । �सार मे िवलंब अिधक होता है ।

सु� (slower) है , �ोिक यह एक बार मे एक िबट तेज (faster) है , �ोिक सारी िबट एक साथ जोड़ता

ही जोड़ पाता है । है ।

जोड़ने मे लगा समय कुल िबट की सं�ा पर िनभ�र जोड़ने मे लगा समय कुल िबट की सं�ा पर िनभ�र
करता है । नहीं करता ।

स�ा है । महं गा है ।

�ादा को�ोन�ट्स �योग होते है । कम को�ोन�ट्स �योग होते है ।

उपरो� तुलना के आधार पर समानां तर योजक (Parallel adder) �िमक योजक से बे हतर है , परं तु �रपल
कैरी इसकी सबसे बड़ी कमी है । इस कमी को लूक­अहे ड़ कैरी योजक (look­ ahead carry adder) प�रपथ
�ारा दू र िकया जाता है ।

4.4 लूक ­ अहेड़ कैरी योजक प�रपथ (Look­ Ahead Carry Adder Circuit)

बाइनरी समानां तर योजक (Parallel adder) के संचालन करने की गित अिधक होती है , परं तु सबसे बड़ी कमी
इसकी अिधकतम �सार मे िबलंब (more propagationdelay) है । इसिलए �रपल कैरी के अिधकतम

171
 �सार मे िबलंब की सीमा को लूक­ अहे ड़ कैरी योजक (carry look­ahead adder) प�रपथ से दू र िकया जा
सकता है। लूक­अहे ड़ कैरी योजक नाम से �� है िक इसमे कैरी को एक साथ आगे ले जाते है।

इस प�रपथ को िडजाइन करने के िलए हमे पू ण� योजक प�रपथ के आउटपु ट के सरलीकृत अिभ���याँ
(simplified expressions) की ज�रत होती है । जो िन� ह�­

S � A � B � C in

C out � AB � C in (A � B)

जहां ‘Aʼ और ‘Bʼ पू ण� योजक के इनपु ट है , ‘Cin‘ इनपु ट कैरी है , ‘Sʼ योग का आउटपु ट है , और ‘Cout‘
आउटपु ट कैरी या अगली िबट के िलए इनपु ट कैरी है । पूण� योजक (full adder) के (i+1) व� चरण के िलए
आउटपु ट समीकरणों को िन� �कार से िलख सकते है ­

S i � A i � B i � C i �1 ..... (1)

C i � A i .B i � C i -1 (A i � B i ) ..... (2)

जैसा िक हमे िविदत है , जब पू ण� योजक के दोनों इनपु ट ‘Aʼ AND ‘Bʼ लॉिजक­1 होंगे, तब कैरी जनरे ट
(carry generate) होता है , और जब पू ण� योजक के दोनों इनपु ट ‘Aʼ ⊕ ‘Bʼ लॉिजक­1 होने पर कैरी का
�सार (carry propagation) होता है । िजसे िन� �कार िलखा जाता है ­

कैरी जनरे ट (carry output): G i � A i .B i और

कैरी का �सार (carry propagation): Pi � A i � B i ,

कैरी जनरे ट (carry output), और कैरी का �सार (carry propagation) का मान समीकरण (1) और (2) मे
रखने पर इस �कार िलख सकते है ­

S i � Pi � C i �1 ..... (3)

C i � G i � Pi .C i-1 ..... (4)

पहले पू ण� योजक का कैरी आउटपु ट (i =0) समीकरण (4) मे रखने पर

C 0 � G 0 � P0 .C -1 ..... (5)

जहां G 0 � A 0 .B 0 और P0 � A 0 � B 0

दू सरे पू ण� योजक का कैरी आउटपु ट (i =1)समीकरण (4) मे रखने पर, और C 0 � G 0 � P0 .C -1

C1 � G 1 � P1 .C 0 � G 1 � P1 .(G 0 � P0 .C -1 ) � G 1 � G 0 .P1 � P0 .P1 .C -1 ..... (6)

172
इसी �कार तीसरे , और चौथे पू ण� योजक के कैरी आउटपु ट, िन�वत होगा।

C 2 � G 2 � G 1 .P2 � G 0 .P1 .P2 � P0 .P1 .P2 .C -1 ..... (7)

C 3 � G 3 � G 2 .P3 � G 1 .P2 .P3 � G 0 .P1 .P2 .P3 � P0 .P1 .P2 .P3 .C -1 ..... (8)

िच� 4.15 मे लूक­अहे ड़ कैरी जनरे टर (look­ahead carry generator) प�रपथ, और िच� 4.15 और 4.16 मे
लूक­अहे ड़ कैरी योजक (look­ahead carry adder) प�रपथ बनाया गया है । कैरी C0 से C3 के िलए �ंजकों
को AND और OR गे टो का �योग करके काया� ��त (implement) िकया है ।

िच� 4.15: कैरी लूक अहेड़ कैरी जनरे टर लॉिजक प�रपथ (carry look­ahead carry generator)

फायदे / लाभ

1. �सार िवलंब कम (slow) हो जाता है ।

2. सबसे तेज जोड़ लॉिजक �दान करता है ।

नुकसान

1. जैसे­जैसे चरो की सं�ा बढ़ती है , कैरी लुक अहेड़ एडर प�रपथ (circuit) जिटल होता है।
2. लॉिजक प�रपथ महंगा है , �ोिक इसमे अिधक सं�ा मे हाड� वेर शािमल है ।

173
4.5 4­िबट बाइनरी समानांतर योजक की एकीकृत प�रपथ: IC 7483( 4­bit Binary Parallel Adderʼs
Integrated Circuit: IC 7483)

IC 7483, 4­िबट बाइनरी समानां तर योजक (Parallel adder), TTL प�रवार, म�म वग�य एकीकरण
(medium scale integration) के �प म� वग�कृत िकया गया है , को िच� 4.17 मे िदखाया गया है । तािलका
4.2 मे कुछ उपल� 4­ िबट बाइनरी समानां तर योजक (Parallel adder) ICs है ।

तािलका 4.2: म�म वग�य एकीकरण योजक सिक�ट

Device No. Family Description
7483 TTL 4-bit binary adder with fast carry, output: TP
74C83 CMOS 4-bit binary adder with fast carry
4008 CMOS 4-bit full adder with fast carry

िच� 4.16 : कैरी लूक अहेड़ एडर प�रपथ (carry look­ahead adder circuit)

िच� 4.17 (a) IC 7483 का िपन आउट डाया�ाम है और िच� 4.17 (b) फ़ं�न तािलका �ारा प�रपथ के
संचालन (operation) को िनिद� � (specify) करता है। IC 7483 एक 4­ िबट बाइनरी समानां तर योजक
(Parallel adder), DIP (dual in line) पै केज म� है , िजसम� �ारह इनपु ट िपने (8­िपन : दो 4­िबट को जोड़ने
के िलए, 2­िपन: िवधुत आपू ित� के िलए, और 1­िपन कैरी इनपु ट के िलए) और पां च आउटपु ट िपने (4­िपन: योग
के िलए, और 1­िपन: कैरी आउटपु ट के िलए) यहां दो 4­िबट इनपु ट बाइनरी नंबर A (A 1 से A4) और B (B1 से
B4) ह� । चार­िबट योग S (S1 से S4) के िलए है । C0 इनपु ट कैरी और C4 आउटपु ट कैरी ह� ।

IC 7483 केवल 4­िबट् स को ही जोड़ सकता है। यिद इस IC से 8­ िबट को जोड़ना हो, तो इसके िलए हम� दो
IC7483s (4–िबट् स) को आपस मे जोड़कर (cascading) 8­ िबट तक एक साथ जोड़ सकते है । िजसके िलए
174
हमे िनचले (lower) IC7483 के कैरी इनपु ट (Cin) को लॉिजक­0, और उसका कैरी आउट (C3) को ऊपरी
(higher) IC7483 के कैरी इनपु ट (Cin) से जोड़ना होगा, जैसा िच� 4.18 मे िदखाया गया है ।

(a)

इनपुटस आउटपुटस
डाटा A डाटा B योग
C0 A4 A3 A2 A1 B4 B3 B2 B1 C4 S4 S3 S2 S1
1 0 0 0 0 0 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 1 0 0 1 0 1 0
0 1 0 0 0 1 0 0 0 1 0 0 0 0
0 0 0 1 0 1 0 0 0 0 1 0 1 0
0 0 0 0 1 0 1 1 1 0 1 0 0 0
0 1 0 1 0 1 0 1 1 1 0 1 0 1
0 0 1 1 0 0 0 1 1 0 1 0 0 1
0 1 1 1 0 1 1 1 1 1 1 1 0 1
0 1 0 1 0 1 1 0 1 1 0 1 1 1
(b)

िच� 4.17: IC 7483 (a) िपन आउट आरे ख, (b) काया��क तािलका (function table)

175
 िच� 4.18.: 8­िबट बाइनरी समानांतर एडर (Parallel adder): दो IC 7483 को जोड़कर

4.6 घटाना (Subtractor)

बाइनरी िबटो का घटाना (Subtraction) डे िसमल सं�ायों के घटाने की तरह ही िकया जाता है । िकसी भी
��थित मे दो बाइनरी िबट के घटाने मे केवल चार (22 ) मामले हो सकते है , िज�े िच� 4.19 (b) मे दशा�या गया
है । बाइनरी योजक प�रपथ (binary adder circuit) की भांित बाइनरी घटाना को भी दो भागो मे बां टा गया है
: आधा घटाना (half subtractor) एवं पू ण� घटाना (full subtractor)।

4.6.1 आधा घटाना (Half Subtractor)

आधा घटाना एक संयोजन प�रपथ है , जो दो बाइनरी िबट् स को घटाकर दो आउटपु ट, अं तर (D) और उधार
(borrow: b) उ�� करता है । यह सबट� � ड (subtrahend) के LSB को िम�ूएंड (minued) के LSB से घटाता
है । इसकी स� तािलका (truth table) बाइनरी घटाना (binary subtraction) के िनयमों का पालन करती
है ।आधा घटाना के िलए �ॉक आरे ख (diagram) और स� तािलका को िच� 4.19 म� िदखाया गया है।

(a)�ॉकआरे ख (block diagram)

इनपुट आउटपुट
A B b D
Minuend घटाव Borrow अंतर
0 0 0 0
0 1 1 1
1 0 0 1
1 1 0 0
(b)स� तािलका
िच� 4.19: आधा घटाना

176
k­मैप सरलीकरण िविध �ारा आधा घटाना का अं तर (D: difference) और उधार (b: borrow) आउटपु ट के
िलए बू िलयन अिभ���यों िन� ह� :

D � A.B � A.B

b � A.B

आधा घटाना का लॉिजक आरे ख िन�िल�खत तरीकों से काया� ��त (implement) िकया जाता है :

X­OR गेट और AND, और NOT गेट

िच� 4.20: आधा घटाना का लॉिजक आरे ख: Ex­OR, AND, और NOT का �योग करते �ए

AND, OR और NOT गेट;

िच� 4.21: बेिसक गेटो का �योग करते �ए आधा घटाना का लॉिजक आरे ख

केवल NAND­NAND गेट से :

D � A.B � A.B � A.B � A.B � A.A � B.B � A.( A � B) � B.( A � B) � A.( A.B) � B( A.B)

D � A.( A.B) � B( A.B) � A.( A.B ). . B ( A.B )

b � A.B � A.B � B.B � B ( A � B) � B( A.B)

177
 िच� 4.22: केवल NAND गेटों का �योग करते �ए आधा घटाना का लॉिजक आरे ख

केवल NOR­NOR गेट से :

D � A.B � A.B � A.B � A.B � A.A � B.B � A.( A � B) � B.( A � B ) � A.( A � B ) � B.( A � B )

D � B � ( A � B) � A � ( A � B)

b � A.B � A.B � A.A � A.( A � B) � A � ( A � B)

िच� 4.23: NOR गेट का �योग करते �ए आधा घटाना का लॉिजक आरे ख

4.6.2 पूण� घटाना (Full Subtractor)

आधा घटाना मे केवल दो इनपु ट, और दो आउटपु ट होते है । इसमे बोरो (borrow) लेने का कोई �ावधान नही ं होता
है । आधा घटाना की यह सीमा (limitation) पू ण� घटाना (full subtractor) से दू र की जा सकती है । पू ण� घटाना
(full subtractor) एक संयोजन लॉिजक प�रपथ (combinational logic circuit) है , िजसमे आगे वाली िबटो से
बोरो (borrow) लेने का �ावधान हो ।

इस प�रपथ म� तीन इनपु ट, िम�ूएंड (A), घटाव (B), और िपछला बोरो (bin) और दो आउटपु ट ह� , अं तर (D) और
एक बोरो (b) है ।स� तािलका बाइनरी घटाना के िनयमों का पालन करती है । पू ण� घटाना के िलए �ॉक आरे ख
(diagram) और स� तािलका को िच� 4.24 म� िदखाया गया है।

k­मैप सरलीकरण तकनीकों का �योग करते �ए, अं तर (D: difference) और उधार (b: borrow) आउटपु ट के
िलए सरलीकृत बू िलयन अिभ���यां (Boolean expressions) िन� ह� ;

178
 D � A..B.bin � A..B.bin � A..B.bin � A..B.bin
b � Abin � AB � Bbin {Using K � map}
b � bin ( A � B) � AB {Using Boolean laws}

पू ण� घटाना (full subtractor) का लॉिजक आरे ख (logic diagram) िन�िल�खत तरीके से काया� ��त
(implement) िकया जाता है :

(a)पूण� घटाना का �ॉक आरे ख (block diagram)

इनपुट आउटपुट
A B Bin b D
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

(b)पूण� घटाना की स� तािलका

िच� 4.24: पूण� घटाना (full subtractor)

EX­OR गेट और NAND गेट का �योग करके

D � A..B.bin � A..B.bin � A..B.bin � A..B.bin

b � bin ( A � B) � AB {Using Boolean laws}

b � bin ( A � B) � AB � bin ( A � B ). AB

179
 िच� 4.25: Ex­OR और NAND गेट का �योग करते �ए एक पूण� घटाना का लॉिजक आरे ख

बेिसक गेटो का �योग करके

D � A.B.bin � A.B.bin � A.B.bin � A.B.bin � A � B � bin

b � Abin � AB � Bbin {Using K � map}

िच� 4.26: बेिसक गेटो का �योग करके एक पूण� घटाना का लॉिजक आरे ख

180
 दो आधा घटाना और एक OR गेट का �योग करके

िच� 4.27: दो­आधे घटाना और एक OR गेट का �योग करते �ए एक पूण� घटाना का लॉिजक आरे ख

केवल NAND – NAND गेटो का �योग करके

िच� 4.28: NAND गेट का �योग करते �ए एक पूण� घटाना का लॉिजक आरे ख
केवल NOR­NOR गेटो का �योग करके

D � AB � AB � AB � BB � AB � AA � B( A � B) � A ( A � B )

D � B ( A � B) � A ( A � B) � B � ( A � B) � A � ( A � B)

D � B � ( A � B) � A � ( A � B )

b � AB � AA � A ( A � B) � A � ( A � B )

िच� 4.29: NOR गेट का �योग करके एक पूण� घटाना का लॉिजक आरे ख

181
4.7 4­िबट बाइनरी समानांतर घटाना (4­bit Binary Parallel subtractor)

एक 4­िबट समाना�र घटाना का �योग 4­िबट वाली सं�ा को घटाने के िलए िकया जाता है । हम 4­िबट
समाना�र घटाना को जोड़ िविध �ारा 4­िबट समाना�र घटाना को िडजाइन कर सकते है ।

4.7.1 योगक प�रपथ का �योग कर बाइनरी घटाना (Binary Subtraction using Adder
Circuit)

िडिजटल िस�म मे, घटाने की �ि�या को जोड़ की सहायता से िकया जाता है । यिद ‘Bʼ से ‘Aʼ को घटाना
हो, तो ‘Bʼ को (­A) से जोड़ कर {B – A = B + (­A)} घटाना िकया जा सकता है । ऋणा�क (negative)
सं�ा (­A) को, 1ʼs पू रक (1ʼs complement) या 2ʼs पू रक (2ʼs complement) िविध �ारा �ा� िकया
जाता है । 1ʼs पू रक (1ʼs complement) या 2ʼs पू रक (2ʼs complement) �ा� करने के िलए िन� िनयं ि�त
इ�ट� र (controlled inverter) का �योग िकया जाता है।

1. िनयं ि�त इ�ट� र (controlled inverter)

िच� 4.30 एक िनयं ि�त इ�ट� र (controlled inverter) है, िजसे एक िनयं �ण इनपु ट �ारा िनयं ि�त िकया
जाता है । जब िनयं �ण इनपु ट (control input) मे लॉिजक­1 िदया जाता है , तो सारे Ex­OR गे ट के
आउटपु ट मे Ex­OR गे ट के दू सरे इनपु ट का पू रक (compliment) �ा� होते है । इस ��थित मे ��ेक Ex­
OR गे ट एक NOT गे ट की तरह काय� करता है । इसका �योग डाटा को 1ʼs पू रक (1ʼs complement) के
िलए िकया जाता है। और जब िनयं �ण इनपु ट (control input) लॉिजक­0 िदया जाता है , तो सारे Ex­OR
गे ट का आउटपु ट, इनपु ट के बराबर �ा� होता है। Ex­OR गे ट एक बफर गे ट की तरह काय� करता है ।

इस �कार िनयं ि�त इ�ट� र के िनयं �क इनपु ट की सहायता से इसे जोड़ / घटाना दोनों के िलए िडज़ाइन कर
सकते है ।

िच� 4.30: 4­िबट िनयं ि�त इ�ट� र (4­bit controlled inverter)

2. 1ʼs पूरक जोड़ना / घटाना (1ʼs compliment adder/subtractor)

1ʼs पू रक जोड़ / घटाना प�रपथ मे घटाव (subtrahend) के 1ʼs पू रक को लेकर और िफर इसे िम�ूएंड
(minued) म� जोड़कर दो बाइनरी िबटो का घटाना �ा� िकया जा सकता है । इसमे दो IC7486 का �योग
1ʼs पू रक जोड़ / घटाना के िलए िनयं �क­1, और िनयं �क­2, की सहायता से इनको जोड़ने के िलए 4­िबट

182
 पू ण� योजक IC 7483 का �योग िकया गया है । तािलका 4.3 मे 1ʼs के पू रक जोड़ / घटाना प�रपथ के
िडजाइन को तैयार करने के िलए स� तािलका बनाई गई है ।

तािलका 4.3: 1ʼs पू रक जोड़ / घटाना प�रपथ के िलए काय� तािलका

सं चालन इनपुट आउटपुट साइन िबट

0=+ve िट�णी
िनयं �क­1 7483 िनयं�क­2
1=­ve
C1 Cout Cin C2
0 0 0 0 0 कैरी नहीं है , उ�र चार िबट मे आएगा।
जोड़
0 1 0 0 0 कैरी है, उ�र पाँ च िबट मे आएगा।
1 0 0 1 1 कैरी नही है , उ�र ­ve (जोड़ का 1ʼs पूरक )
घटाना कैरी है, उ�र +ve (कैरी को जोड़ के LSB
1 1 1 0 0
मे जोड़ते है )

उपरो� तािलका के िलए सरलीकृत अिभ���:

िच� 4.31 मे 1ʼs पू रक (1ʼs compliment) जोड़ / घटाना के िलए लॉिजक आरे ख है । जब िनयं �क­1,
िनयं ि�त इ�ट� र IC7486­1 के इनपु ट पर लॉिजक­0 हो, तो हम लॉिजक प�रपथ को जोड़ (addition) के
�प म� �योग कर सकते ह� , और यिद यह लॉिजक­1 हो, तो इसे घटाना (subtraction) के �प म� �योग कर
सकते है । िनयं �क­1 के इनपु ट( C1 ) को ADD SUB के �प मे भी िलख सकते है । उपरो� स� तािलका से
आउटपु ट के िलये सरलीकृत अिभ���यां िन� है ­

C in � C1 .C out

C 2 � C1 .C out

उपरो� सरलीकृत अिभ���यों की सहायता से 1ʼs पू रक (1ʼs compliment) िविध �ारा जोड़ / घटाना
प�रपथ को िडजाइन िकया जा सकता है । इस िविध से जोड़ और घटाने को िन�वत समझाया गया है ।

a. घटाना : िनयं ि�त इ�ट� र IC 7486­1 के िनयं�ण­1 को लॉिजक­1 से जोड़ते है

i. यिद जोड़ने के बाद आउटपुट मे अित�वाह (over flow) है, तो कैरी आउटपुट (Cout )
लॉिजक­1 होगा:
1ʼs पू रक (1ʼs compliment) िविध, मे subtrahend को 1ʼs पू रक (1ʼs compliment) मे बदलकर
जोड़ दे ते है । जोड़ का योग minuend और subtrahend के अं तर को दशा� ता है । िच� 4.31 मे पहले
िनयं ि�त इ�ट� र IC 7486­1 के िनयं �क ­1 इनपु ट को लॉिजक ­1 दे कर B (B3, B2, B1, B0) से A (A3,
A2, A1, A0) को घटाते है । इन िबटो को घटाने से पहले इ�े रिज�र ‘Aʼ और ‘Bʼ मे �ोर करते है ।
पहले िनयं ि�त इ�ट� र IC 7486­1 के आउटपु ट मे ‘Bʼ का 1ʼs पू रक ( B 3 , B 2 , B 1 , B 0 ) िमलता है । ये
आउटपु ट IC 7483 के एक 4­िबट इनपु ट मे A (A3, A2, A1, A0) के साथ जोड़ दे ता है।

183
 जोड़ने के बाद यिद Cout के आउटपु ट मे लॉिजक­1 आता है , इसे अित �वाह (overflow) या EAC
(एं ड­अराउं ड कैरी) के नाम से जाना जाता है । इसका मतलब उ�र धना�क (positive) होगा पर
इसके EAC को जोड़ आउटपु ट के LSB मे जोड़ दे ते है ।

ii. यिद जोड़ने के बाद आउटपुट मे अित�वाह (overflow) नही ं है, तो कैरीआउटपुट (Cout )
लॉिजक­0 होगा:

जोड़ने के बाद यिद Cout का आउटपु ट लॉिजक­0 आता है , तो उ�र ऋणा�क (negative) (जोड़ का
1ʼs पू रक) होगा। िच� 4.31 मे IC 7483 के Cin इनपु ट को लॉिजक­0 िमलता है �ोिक AND गे ट ‘1ʼ
का एक इनपु ट लॉिजक­0 है , और िनयं ि�त इ�ट� र IC 7486­2 के िनयं �क­2 इनपु ट को लॉिजक­1
होगा जो जोड़ का 1ʼs पू रक ( S 3 , S 2 , S 1 , S 0 ) है ।

b. जोड़ना : िनयं ि�त इ�ट� र IC7486­1 के िनयं�ण­1 को लॉिजक­0 करना होगा

i. यिद आउटपुट मे अित�वाह (overflow) है , तो कैरीआउटपुट (C out ) लॉिजक­1 होगा:

िच� 4.31 मे पहले िनयंि�त इ�ट� र IC7486­1के िनयं �क ­1 इनपु ट को लॉिजक­0 दे कर B (B3, B2, B1,
B0) से A (A3, A2, A1, A0) को जोड़ सकते है । इन िबटो को पहले रिज�र ‘Aʼ और ‘Bʼ मे �ोर करते है।
पहले िनयं ि�त इ�ट� र IC 7486­1के आउटपु ट मे B (B3, B2, B1, B0) िमलता है । ये आउटपु ट IC 7483 के
एक 4­िबट इनपु ट मे A (A3, A2, A1, A0) के साथ जोड़ दे ता है । जोड़ने के बाद यिद Cout के आउटपु ट मे
लॉिजक­1 आता है , इसे अित�वाह (overflow) के नाम से जाना जाता है । उ�र सही नहीं िमलेगा, �ोिक
जोड़ चार –िबट का होना चािहए।

ii. यिद आउटपुट मे अित�वाह (overflow) नही ं है , तो कैरीआउटपुट (C out ) लॉिजक­0 होगा:

िच� 4.31मे पहले िनयं ि�त इ�ट� र IC7486­1 के िनयं �क ­1 इनपु ट को लॉिजक­0 दे कर B (B3, B2, B1,
B0) से A (A3, A2, A1, A0) को जोड़ते है । इन िबटो को पहले रिज�र ‘Aʼ और ‘Bʼ मे �ोर करते है । पहले
िनयं ि�त इ�ट� र IC 7486­1 के आउटपु ट मे B (B3, B2, B1, B0) िमलता है । ये आउटपु ट IC 7483 के एक
4­िबट इनपु ट मे A (A3, A2, A1, A0) के साथ जोड़ दे ता है । जोड़ने के बाद यिद Cout का आउटपु ट लॉिजक­
0 आता है , तो जोड़ चार –िबट मे िमल जाता है।

3. 2ʼs पूरक जोड़ना / घटाना (2ʼs compliment adder/subtractor)

तािलका 4.4 मे िनयं ि�त इ�ट� र की सहायता से 2ʼs पू रक से जोड़ / घटाना का प�रपथ (circuit) को िडजाइन
करने के िलए स� तािलका बनाई गई है ।

184
 तािलका 4.4: 2ʼs पू रक जोड़ / घटाना प�रपथ के िलए काय� तािलका
इनपुट आउटपुट साइन िबट
सं चालन िनयं �क­1 7483 िनयं �क­2 7483 0=+ve िट�णी
C1 Cout Cin1 C2 Cin2 1=­ve
0 0 0 0 0 0 कैरी नही ं है , उ�र चार िबट मे आएगा।
जोड़
0 1 0 0 0 0 कैरी है , उ�र पाँच िबट मे आएगा।
कैरी नही है , उ�र ­ve
1 0 0 1 1 1 ( जोड़ का 2ʼs पूरक होगा )
घटाना कैरी है , उ�र +ve
1 1 1 0 0 0 (कैरी को छोड़ दे ते है)

िच� 4.31: 1ʼs पूरक जोड़ / घटाना का लॉिजक प�रपथ

185
 उपरो� तािलका के िलए सरलीकृत अिभ���:

िच� 4.32 मे 2ʼs पू रक (2ʼs compliment) जोड़ / घटाना के िलए लॉिजक आरे ख है । जब िनयं �क­1, िनयं ि�त
इ�ट� र IC 7486­1 के इनपु ट पर लॉिजक­0 होगा, तो हम लॉिजक प�रपथ (logic circuit) को जोड़
(addition) के �प म� �योग करते ह� , और यिद यह लॉिजक­1 है ,तो इसे घटाना (subtraction) के �प म�
�योग करते है ।िनयं �क­1 इनपु ट( C1 ) को ADD SUB के �प मे भी िलखते है । उपरो� तािलका के िलए
सरलीकृत अिभ���यां िन� है ­

C in1 � C1 .C out � C1 .C out � C1

C 2 � C1 .C out � C in 2

उपरो� सरलीकृत अिभ���यों की सहायता से 2ʼs पू रक (2ʼs compliment) िविध �ारा जोड़ / घटाना
प�रपथ को िडजाइन िकया जा सकता है । िनचे इस िविध से घटाना एवं जोड़ को समझाया गया है ।

a. घटाना : िनयं ि�त इ�ट� र IC7486­1 के िनयं �ण­1 को लॉिजक­1 करते है।

i. यिद जोड़ के बाद आउटपुट मे अित�वाह (overflow) है , तो कैरीआउटपुट (Cout ) लॉिजक­1

होगा:

2ʼs पू रक (2ʼs compliment) िविध, मे subtrahend को 2ʼs पू रक (2ʼscompliment) मे बदलकर

जोड़ दे ते है। जोड़ minuend और subtrahend के अं तर को दशा� ता है। िच� 4.32 मे पहले िनयं ि�त
इ�ट� र IC 7486­1 के िनयं �क ­1 इनपु ट को लॉिजक ­1 दे कर B (B3, B2, B1, B0) से A (A3, A2, A1,
A0) को घटा सकते है । इन िबटो को पहले रिज�र ‘Aʼ और ‘Bʼ मे �ोर करते है । पहले िनयं ि�त
इ�ट� र IC 7486­1 के आउटपु ट मे ‘Bʼ का 1ʼs पू रक ( B 3 , B 2 , B 1 , B 0 ) िमलता है , और Cin1 मे
लॉिजक­1 इनपु ट दे कर इसे 2ʼs पू रक मे बदल दे ता है । ये आउटपु ट IC 7483 के एक 4­िबट इनपु ट मे
A (A3, A2 ,A1, A0) के साथ जोड़ दे ता है । जोड़ने के बाद यिद Cout के आउटपु ट मे लॉिजक­1 आता है ,
तो इसे छोड़ िदया जाता है ।

ii. यिद जोड़ने के बाद आउटपुट मे अित�वाह (overflow) नही ं है , तो कैरीआउटपुट (Cout )
लॉिजक­0 होगा:

जोड़ने के बाद यिद Cout का आउटपु ट लॉिजक­0 आता है , तो उ�र ऋणा�क (जोड़ आउटपु ट के 2ʼs
पू रक) होगा, जैसे िक िच� 4.32 मे िदखाया गया

b. जोड़ना : िनयं�ण­1 मे िस�ल लॉिजक­0 दे ते है।

2ʼs पू रक (2ʼs compliment) िविध मे जोड़ 1ʼs पू रक (1ʼscompliment) िविध जैसा ही होता है ।

186
4.8 BCD योजक (BCD adder)

BCD योजक एक संयोजक लॉिजक प�रपथ है , जो दो BCD नंबर को जोड़ता है और BCD �प मे जोड़
उ�� करता है । BCD जोड़ बाइनरी का �योग करके िकया जाता है । जोड़ मा� या अमा� BCD हो सकता
है , यिद जोड़ अमा� BCD हो, तो अमा� BCD योग मे 0110 जोड़कर इसे मा� BCD मे प�रवित�त िकया
जाता है ।

BCD जोड़ के िलए ए�ो�र�म (algorithm for BCD addition)

1. साधारण बाइनरी जोड़ का �योग करके दो BCD सं�ाये जोड़े ।

2. जाँ चे िक इनका जोड़ मा� है या आमा� ।
यिद जोड़ ≤ 9 है , तो जोड़ मा� होगा,तो िकसी सुधार की आव�कता नहीं होगी।
यिद जोड़ ≥ 9 है , तो जोड़ अमा� होगा, तो अमा� BCD मे 6 (0110) जोड़कर इसे मा� जोड़ �ा�
िकया जाता है। अमा� BCD,को मा� बनाने के िलए अमा� मे 6 (0110) जोड़ने के रह� को िन�
तािलका �ारा समझाया गया है ।
तािलका 4.5:
अमा� BCD मा� BCD अंतर

बाइनरी:01010 =10: डे िसमल BCD :0001 0000 =16: डे िसमल 16–10=6

बाइनरी:01011 =11: डे िसमल BCD :0001 0001 =17: डे िसमल 17–11=6

बाइनरी:01100 =12: डे िसमल BCD :0001 0010 =18: डे िसमल 18–12=6

बाइनरी:01101 =13: डे िसमल BCD :0001 0011=19: डे िसमल 19–13=6

बाइनरी:01110 =14: डे िसमल BCD :0001 0100 =20: डे िसमल 20–14=6

बाइनरी:01111 =15: डे िसमल BCD :0001 0101 =21: डे िसमल 21–15=6

187
 िच� 4.32: 2ʼs पूरक जोड़ / घटाना के िलए लॉिजक आरे ख (logic diagram)

जब BCD जोड़ ( BC D sum) अमा� हो, तो तािलका 4.6 स� सारणी (truth table ) के आउटपु ट (Z)
मे लॉिजक­1 िलखते है , अ�था लॉिजक ­ 0 िलखते है।

188
 तािलका 4.6: BCD (बाइनरी­कोडे ड­डे िसमल)

7483­1 बाइनरी योग 7483­2 आउटपुट

डे िसमल BCD योग मा� / अमा�
कैरी आउटपुट Carry output

Cout1 S3 S2 S1 S0 Cout2 S3S2S1S0 Z

0 0 0 0 0 0 0000 0000 0
1 0 0 0 0 1 0000 0001 0
2 0 0 0 1 0 0000 0010 0
3 0 0 0 1 1 0000 0011 0
4 0 0 1 0 0 0000 0100 0
मा� BCD
5 0 0 1 0 1 0000 0101 0
6 0 0 1 1 0 0000 0110 0
7 0 0 1 1 1 0000 0111 0
8 0 1 0 0 0 0000 1000 0
9 0 1 0 0 1 0000 1001 0
10 0 1 0 1 0 0001 0000 1
11 0 1 0 1 1 0001 0001 1
12 0 1 1 0 0 0001 0010 1
13 0 1 1 0 1 0001 0011 1
14 0 1 1 1 0 0001 0100 1
अमा� BCD
15 0 1 1 1 1 0001 0101 1
16 1 0 0 0 0 0001 0110 1
17 1 0 0 0 1 0001 0111 1
18 1 0 0 1 0 0001 1000 1
19 1 0 0 1 1 0001 1001 1

उपरो� तािलका से यह �� है िक जब बाइनरी योग 1010 से 1111 तक और आउटपु ट कैरी (Cout) मे

लॉिजक­1 होता है , तो BCD जोड़ मे सुधार (correction) की आव�कता होती है। k­मैप सरलीकरण
तकनीकों का �योग करते �ए, आउटपु ट (Z) के िलए सरलीकृत बूिलयन अिभ��� (Boolean
expressions) िन� ह� ;

Z = S1S3 + S2S3 + Cout

एक अमा� BCD मे 6 (0110) जोड़कर मा� BCD मे प�रवित�त िकया जा सकता है , अथा� त जब भी
आउटपु ट लॉिजक­1 (Z=1) होगा तो जोड़ मे 6 (0110) जोड़ िदया जाएगा, जैसे िक िच� 4.33 मे िदखाया
गया है ।

दो 4­िबट जोड़ (IC 7483) का �योग करके BCD जोड़ का लॉिजक प�रपथ (logic circuit) िच� 4.33 मे
िदखाया गया है । पहले 4­िबट बाइनरी जोड़ (IC 7483­1) BCD सं�ा B (B3, B2, B1, B0) और A (A3,

189
 A2, A1, A0) को कैरी इनपु ट को लॉिजक­0 के साथ जोड़ता है । इस संयोजन लॉिजक प�रपथ को इस तरह
िडजाइन िकया गया है , जब भी (IC 7483­1) के बाइनरी जोड़ का मान अमा� हो, वह इसे मा� मे
प�रवित�त कर दे गा। इसका मतलब अमा� होने पर दू सरा 4­िबट बाइनरी एडर IC 7483­2 अमा� जोड़
(sum) मे डे िसमल ‘6ʼ (0110) जोड़ता है , और मा� जोड़ (sum) होने पर डे िसमल ‘0ʼ (0000) जोड़ता है ।

िच� 4.33: IC 7483 और बेिसक गेटो का �योग करते �ए BCD एडर लॉिजक आरे ख

4.9 प�रमाण तुलनाकारी/तुलिन� (Magnitude Comparator)

प�रमाण तुलनकारी / तुलिन� (magnitude comparator) एक संयोजन लॉिजक प�रपथ (combinational

circuit) है , जो दो n­िबटो के प�रणाम की तुलना करता है । इस तुलना का आउटपु ट प�रणाम तीन बाइनरी
चर �ारा िनिद� � (specified) िकया जाता है , जो A >B, A = B, या A <B इं िगत (indicate) करता है ।अ�र
दो िडिजटल सूचना (information) की जां च (evaluation) म�, यह िनधा� �रत करने के िलए िक �ा वे दोनों
समान, छोटा, और बड़ा है के िलए उनकी तुलना करना मह�पू ण� है । यह तुलना �ि�या एक िडिजटल
तुलिन� (digital comparator) �ारा की जाती है ।

190
 4.9.1 1­िबट तुलिन� (1­bit Comparator)

एकल िबट की तुलना करने के िलए उपयोग िकए जाने वाले तुलिन� को 1­िबट तुलिन� कहा जाता है । इसम�
दो 1­िबट सं�ाओं के िलए 2­इनपु ट होते है , और तीन आउटपु ट, जो दो बाइनरी सं�ाओ के बीच तुलना (A
>B, A = B, या A <B) उ�� करते है।

1­िबट तुलिन� के िलए स� तािलका (a) उ� आउटपु ट एवं (b) िन� आउटपु ट के िलए नीचे दी गयी है :

a. 1­िबट तुलिन� के िलए स� तािलका (Truth table for a 1­bit comparator) उ� आउटपु ट
के िलए।

इनपुट आउटपुट
A B A<B A=B A>B
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0

उपरो� स� तािलका से ��ेक आउटपु ट के िलए बु िलयन अिभ���याँ िन�ानुसार �� की जा

सकती है :

A � B � A.B

A � B � A..B

A � B � A.B � A.B � A � B

b. 1­िबट तुलिन� के िलए स� तािलका (Truth table for a 1­bit comparator) (low)
आउटपुट के िलए ।

इनपुट आउटपुट
A B A<B A=B A>B
0 0 1 0 1
0 1 0 1 1
1 0 1 1 0
1 1 1 0 1

उपरो� स� तािलका से ��ेक आउटपु ट के िलए बुिलयन अिभ���याँ िन�ानुसार �� की जा सकती है :

A � B � A.B
191
 A � B � A..B

A � B � ( A � B).( A � B) � A.B � A.B � (A � B)

4.9.2 2­िबट तुलिन� (2­bit Comparator)

िनचे तािलका म� 2­िबट इनपु ट A: इनपु ट A1, और A0 और इनपु ट B: B1,और B0 तुलनकारी और आउटपु ट
A>B, A=B,और A<B की स� तािलका है । k­मैप सरलीकरण तकनीकों का �योग करते �ए, आउटपु ट A>B,
A=B, और A<B के िलए सरलीकृत बू िलयन अिभ���यां (Boolean expressions) �ा� कर लॉिजक
डाया�ाम बना सकते है।

दो–िबट से अिधक वाले बाइनरी नंबरों की समानत की तुलना करने के िलए, हम� अित�र� EX­NOR गे ट की
आव�कता होगी। इस �कार दो n­िबट सं�ाओं का तुलना करने के िलए हमे तुलिन� िडजाइन करने के िलए
n Ex­NOR की आव�कता होगी।

इनपुट आउटपुट
A B
A>B A=B A<B
A1 A0 B1 B0
0 0 0 0 0 1 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 1 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 1 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 0 0 1
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 1 0

4.9.3 4­िबट तुलिन� (4­bit Comparator)

चार –िबट् स के तुलिन� (comparator) को िनधा��रत करने के िलए �यु � लॉिजक, यिद A >B है , तो तुलिन�
(comparator) पहले MSB से तुलना करना शु� करता है , िजसे िन� बयानों के सेट �ारा �� िकया जा
सकता है :

192
माना चर A के चार­िबट् स के सं�ा (number): A3, A2, A1, A0 और चर B के B3, B2, B1, B0 है , िजनकी हम
तुलना कर रहे है और ��ेक ��थित के िलए आउटपु ट लॉिजक­1 हो तो ­

1. यिद A3 = 1 और B3 = 0, हो तो A > B होगा, चाहे आगे की िबट कुछ भी हो।

या

2. यिद A3 और B3 बराबर है , तो दू सरी िनचले िबट (lower bit) को दे खते है और इसमे यिद A 2 = 1
और B2 = 0, है , तो A > B होगा, आगे की िबट चाहे कुछ भी हो।

या

3. यिद A3 = B3, और A2 = B2, है और A1 = 1, B1 = 0, तो A > B होगा, चाहे आगे की िबट कुछ भी हो।

या

4. यिद A3 = B3, A2 = B2, A1 = B1, और A0 = 1, B0 =0, तो A > B होगा।

उपरो� कथनों के अनुसार, A > B के िलए लॉिजक �ंजक को सि�य उ� आउटपु ट के �प म� िलखा जा
सकता है । इसी तरह हम A < B और A = B के िलए कथनो को भी िलख सकते है । ��ेक आउटपु ट के िलए
लॉिजक अिभ���याँ िन� �� की जा सकती है :

A � B � A3 .B 3 � ( A3 � B3 ) A2 .B 2 � ( A3 � B3 ).( A2 � B2 ) A1 .B 1 � ( A3 � B3 ).( A2 � B2 ).( A1 � B1 ) A0 .B 0

A � B � A3 .B3 � ( A3 � B3 ) A 2 .B2 � ( A3 � B3 ).( A2 � B2 ) A1 .B1 � ( A3 � B3 ).( A2 � B2 ).( A1 � B1 ) A 0 .B0

A � B � ( A3 � B3 ) � ( A2 � B 2 ) � ( A1 � B1 ) � ( A0 � B0 )

इसी �कार 2­िबट तुलिन� (comparator) को िनधा� �रत करने के िलए �यु � लॉिजक: दो –िबट् स के तुलिन�
(comparator) िजनकी हम तुलना कर रहे है और ��ेक आउटपु ट ��थित के िलए आउटपु ट लॉिजक­0 हो,
को िनधा� �रत करने के िलए �यु � लॉिजक, यिद A > B है तो तुलिन� (comparator) पहले MSB से तुलना
करना शु� करे गा िजसे िन� बयानों के सेट �ारा �� िकया जा सकता है :

1. यिद A1 = 1 और B1 = 0, तो A > B होगा।

या

2. यिद A1 = B1और, यिद A0 = 1 और B0 = 0, तोभी A > B होगा।

उपरो� कथनों के अनुसार, A > B के िलए लॉिजक �ंजक को सि�य िन� आउटपु ट के �प म� िलखा जा
सकता है। इसी तरह हम A < B और A = B केिलए कथनो को भी िलख सकते है। ��ेक आउटपु ट के िलए
लॉिजक अिभ���याँ िन� �� की जा सकती है :

193
 A � B � A1 .B1 � ( A1 � B1 ) A 0 .B0

A � B � A1 .B 1 � ( A1 � B1 ) A0 .B 0

A � B � ( A1 � B1 ) � ( A0 � B 0 )

सि�य आउटपु ट वाले 2­िबट तुलिन� के िलए लॉिजक आरे ख (diagram) िच� 4.34 म� िदखाया गया है।

िच� 4.34 : सि�य (active low) आउटपुट के िलए 2­िबट तुलिन� के िलए लॉिजक आरे ख

4.9.4 तुलिन� एकीकृत प�रपथ (Comparator IC):

तुलिन� एकीकृत प�रपथ (comparator IC),TTL और CMOS दोनों लॉिजक प�रवारों (families) म� उपल�
ह� । एक प�रमाण तुलिन� (magnitude comparator)न केवल यह िनधा� �रत करता है िक A, B के बराबर है ,
ब�� यह भी िक A, B से बड़ा या छोटा है।

194
IC 7485 एक MSI �ृंखला, मे 16­िपन DIL पैकेज, TTL 4­िबट प�रमाण तुलिन� है । IC 7485 के िलए
िपनिव�ास और काय� तािलका िच� 4.35 (a) म� दी गई है। IC 7485 को कै�ेिडं ग कर िकसी भी सं�ा म�
िबट् स तक बढ़ाया जा सकता है । कै�ेिडं ग इनपु ट का उपयोग तुलना करने म� स�म �णाली के िव�ार के
िलए िकया जाता है। दो 8­िबट सं�ा की तुलना करने के िलए, दो IC 7485 की आव�कता होगी। िनचले
�म (lower order) के तुलिन� IC 7485 (1) के आउटपु ट उ�­�म (higher order) तुलिन� IC 7485(2)
के िव�ार इनपु ट (expand input) से जोड़ने होते ह�। इस तरह, दो 4­िबट तुलिन� एक साथ काय� करते ह� ,
और 8­िबट सं�ा की तुलना करते ह� और प�रणाम को उ� �म तुलिन� IC7485 (2) आउटपु ट से लेते है ।
8­िबट तुलिन� का लॉिजक आरे ख (diagram) िच� 4.35 (b) म� िदखाया गया है । तािलका 4.7 IC7485
कै�ेिडं ग के िलए काय� तािलका है।

(a) िपनआरे ख

(b) 8­िबट तुलिन�

िच� 4.35 : IC 7485

195
 तािलका 4.7: IC 7485 के िलए काय� तािलका
तुलनाकारी इनपुटस
Cascading inputs Comparatpr output
(Comparating inputs)
A3 B3 A2 B2 A1 B1 A0 B0 A>B A< B A =B A>B A< B A=B
A3 > B3 X X X X X X 1 0 0
A3 < B3 X X X X X X 0 1 0
A3 = B3 A2 > B2 X X X X X 1 0 0
A3 = B3 A2 < B2 X X X X X 0 1 0
A3 = B3 A2 = B2 A1 > B1 X X X X 1 0 0
A3 = B3 A2 = B2 A1 < B1 X X X X 0 1 0
A3 = B3 A2 = B2 A1 = B1 A0 > B0 X X X 1 0 0
A3 = B3 A2 = B2 A1 = B1 A0 < B0 X X X 0 1 0
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 0 0 1 0 0
A3 = B3 A2 = B2 A1 = B1 A0 = B0 0 1 0 0 1 0
A3 = B3 A2 = B2 A1 = B1 A0 = B0 0 0 1 0 0 1

4.10 �ो�ामेबल लॉिजक िडवाइस (Programmable Logic Devices)

िनि�त फ़ं�न एकीकृत प�रपथ (fixed function IC) का उपयोग केवल एक फ़ं�न के िलए िकया जाता
है । इन एकीकृत प�रपथ (IC) को एक िविश� काय� �मता लागू करने के िलए िडज़ाइन िकया गया है और इ��
बदला नहीं जा सकता है । इन िचप की लागत िचप के �कार, इसकी जिटलता और उ�ािदत की जाने वाली
मा�ा पर िनभ�र करती है । िचप िजतनी अिधक जिटल और कम उ�ािदत होगी, लागत उतनी ही अिधक
होगी।

िनि�त फ़ं�न एकीकृत प�रपथ म� कुछ संशोधन करने पर इसे ए��केशन िनिद� � एकीकृत प�रपथ
(application specifies IC) के �प म� जाना जाता है।ए��केशन­िविश� एकीकृत सिक�ट (application
specifies IC) एक एकीकृत प�रपथ है , िजसे िकसी िवशेष काय� या ए��केशन के िलए क�म­िडज़ाइन
िकया जाता है । िवशेष काय� या ए��केशन के िलए िचप िडज़ाइन करने पर इसका प�रपथ अिधक जिटल
और लागत भी अिधक हो जाती है।

िनि�त फ़ं�न एकीकृत प�रपथ (fixed function IC)और ए��केशन­िविश� एकीकृत प�रपथ
(application specifies IC) सीिमत �यो�ता (limited usability) �दान करती है । जबिक एक �ो�ाम
यो� लॉिजक (programmable logic ) अिधक �वहाय� (feasible) और लाभदायक (beneficial) लगती
है ।

एकीकृत प�रपथ (IC) िजसम� बड़ी सं�ा म� गे ट, ��प­�ॉप आिद होते ह� , िज�� उपयोगकता� �ारा िविभ�
काय� को करने के िलए कॉ��फ़गर िकया जा सकता है को �ो�ामेबल लॉिजक िडवाइस (PLD) कहा जाता है ।
यह उपयोगकता� �ारा एक ही िडवाइस पर िव�ृ त िडिजटल लॉिजक िडज़ाइन लागू करने की अनुमित दे ता

196
है । आं त�रक लॉिजक गे ट और / या �ो�ामेबल लॉिजक िडवाइस (PLD के कने�न को �ो�ािमंग �ि�या
�ारा बदला / कॉ��फ़गर िकया जा सकता है ।

�ो�ामेबल लॉिजक िडवाइस (programmable logic device), एकीकृत प�रपथ (IC) का समूह है , िजसे
लॉिजक फं�न करने के िलए कॉ��फ़गर िकया जा सकता है । सं�े� मे इसे PLD कहते है । �ो�ामेबल श�
का अथ� है िक, िचप के बनने के बाद इसमे फं�न िनिद� � (specified) िकया जा सकता है । जैसा िक हम
जानते है , िकसी भी संयोजन लॉिजक प�रपथ को SOP �प मे �� करना हमेशा संभव होता है। PLD हम�
AND और OR मैिट� � की सहायता से इन योग (sum) और उ�ाद (product) टम� को बनाने की सुिवधा
�दान करता है ।

�ो�ामेबल लॉिजक िडवाइस (PLD) एकीकृत प�रपथ (IC), LSI ( Large ScaleI ntegration) के अं तग� त
आता है । PLD िडजाइन म� आमतौर पर कम िवधुत की खपत (low power consumption), कम IC िगनती
(fewer IC count), और अलग लॉिजक िडजाइन (discrete logic design) की तुलना मे अिधक िव�सनीय
(more reliable) होते है । िविभ� िव�ेताओ के पास कई �कार की PLD एकीकृत प�रपथ (ICs) उपल�
होती है । आमतौर पर, PLD को AND और OR सरिणयों(arrays) की �ो�ाम यो�ता के आधार पर वग�कृत
िकया जाता है । �ो�ाम यो� OR (programmable OR) और िनि�त AND सरिणयों (fixed AND arrays)
वाले को PROM, �ो�ाम यो� AND (programmable AND) और िनि�त OR सरिणयों (fixed OR
arrays) वाले PLD को PAL , और �ो�ाम यो� AND और OR सरिणयों (programmable AND and OR
arrays) वाले PLD को PLA कहा जाता है ।

197
 हल की गई सम�ाए (Solved problems)

1. आधा­घटाना और दो NOT गेट का �योग करते �ए आधा­ योजक (half adder) का लॉिजक
आरे ख बनाइये ?

उ�र
आधा घटाना और दो NOT गे ट का �योग करते �ए आधा योजक िच�­1 की तरह िडजाइन कर सकते है ।

िच� 1: आधा घटाना और दो NOT गेट का �योग करते �ए आधा योजक

198
2. पूण� ­घटाना एवं दो NOT गेट का �योग करके पूण� ­योजक �ॉक डाय�ाम बनाइये ?

उ�र
पू ण� ­घटाना एवं दो NOT गे ट का �योग करके पू ण�–योजक िच�­2 से िन�वत बनाते है ­

िच� 2: पूण� ­घटाना एवं दो NOT गेट का �योग करके पूण�–योजक

3. आधा योजक एवं दो NOT गेटो के �योग करते �ए एक आधा­घटाना का �ॉक डाय�ाम बनाइये ?

उ�र:
आधा –योजक एवं दो NOT गे टो �योग करके आधा ­घटाना िन�वत िच�­3 की तरह बना सकते है ­

199
 �मश:

िच� 3 : आधा –योजक एवं दो NOT गेटो �योग करके आधा –घटाना

4. पूण� योजक (full adder) एवं दो NOT गेटो का �योग करके पूण� ­घटाना �ॉक डाय�ाम बनाइये ?

उ�र:
पू ण� योजक (full adder) एवं दो NOT गे टो का �योग करके पू ण� –घटाना िच�­4 मे बनाया है ।

िच� 4: पूण� योजक एवं दो NOT गेटो का �योग करके पूण� – घटाना

200
5. िन�िल�खत बूिलयन अिभ���यों (Boolean expressions) को तीन, आधे योजक (half adder)
की सहायता से बनाइये ?
D � A � B� C
E � A.B.C � A.B.C
F � A.B.C � (A � B).C
G � A.B.C

उ�र:
उपरो� बू िलयन अिभ���यों (Boolean expressions) को तीन आधे योजक (hal fadder) की सहायता
से िच�­5 मे बनाया गया है ।

िच� 5

6. आधा जोड़, पूण� जोड़, आधा घटाना, और पूण� घटाने के प�रपथो को एक दू सरे मे बदलने के िलए
�ा–�ा घटक चािहए को तािलका �ारा समझाए ?

उ�र
आधा जोड़ , पू ण� जोड़ , आधा घटाना , और पू ण� घटाने को एक दू सरे मे बदलने हे तु िन� की आव�कता
होती है।

आधा जोड़ पूण� जोड़ आधा घटाना पूण� घटाना

आधा जोड़ =2
आधा जोड़ =2 आधा जोड़ =1
आधा जोड़ ­ NOT गे ट =2
OR गे ट =1 NOT गे ट =02
OR गे ट ­1
पू ण� जोड़ =1 पू ण� जोड़ =1
पू ण� जोड़ =1
पूण� जोड़ ­ NOT गे ट ­2 NOT गे ट =2
Cin=0
Cin=0 Cin=0

201
 �मशः

आधा जोड़ पूण� जोड़ आधा घटाना पूण� घटाना

आधा घटाना =2 आधा घटाना =2

आधा घटाना =1
आधा घटाना NOT गे ट =2 ­ NOT गे ट =2
NOT गे ट =2
OR गे ट =1 OR गे ट =1
पू ण� घटाना =1
पू ण� घटाना =1 पू ण� घटाना =1
पूण� घटाना C=0 ­
Cin=0 NOT गे ट =2

7. एक सं योजक प�रपथ के तीन इनपुट्स A, B, और C है तथा एक आउट F है। आउटपुट F का मान

िन�िल�खत ��थितओ के िलए सही है­
यिद A गलत, B सही है ; A गलत, C सही है; A, B, C तीनों गलत है ; और A, B, C तीनों सही है।
आउटपुट F के िलए SOP, और POS फॉम� मे �ं जक िल�खए, तथा �ूनतम इनपुट लॉिजक NAND
गे ट से इसका लॉिजक आरे ख बनाइये ?

उ�र:

��ानुसार िन� स� तािलका बनाते है ।

इनपुट आउटपुट
�� के अनुसार
A B C F
0 0 0 1 A,B,C तीनों गलत है
0 0 1 1 A गलत, C सही है
0 1 0 1 यिद A गलत, B सही है
0 1 1 1 यिद A गलत, B सही है ; A गलत,C सही है
1 0 0 0 ­
1 0 1 0 ­
1 1 0 0 ­
1 1 1 1 A,B,C तीनों सही है

उपरो� स� तािलका से आउटपु ट F के िलए SOP, और POS फॉम� ­

F(A, B, C) � � m(0,1, 2, 3, 7) � �M (4, 5, 6)

i. SOP फॉम� मे k­मैप सरलीकरण िविध ­

202
 BC
00 01 11 10
A

0 1 1 1 1

1 0 0 1 0

F(A, B, C) � A � B.C

�ंजक F(A, B, C) � A � B.C का NAND­NAND लॉिजक आरे ख िच�­6 मे है ।

िच�­6

NAND गे ट की सं�ा = 2

ii. POS फॉम� मे k­मैप सरलीकरण िविध ­

BC
00 01 11 10
A

0 1 1 1
1

0 0 0
1 1

F(A, B, C) � ( A � C ).( A � B) � A.(B � C )

�ंजक F(A, B, C) � ( A � C ).( A � B) � A.(B � C ) का NAND­NAND लॉिजक आरे ख िच�­7 मे बनाया गया
है ।

203
 िच�­7

NAND गे ट की सं�ा = 4

लॉिजक प�रपथ (i) मे NAND गे ट की सं�ा 2 है , जो (ii) से कम है ।

8. दो­इनपुट NAND गेट का �योग करते �ये एक SOP प�रपथ िडजाइन करो, िजसका आउटपुट
लॉिजक­1 हो, जब �े कोड 5 से 12 इनपुट मे हो, अ� सभी के िलए लॉिजक­0 ?

उ�र

��नानस
ु ार �न�न स�य ता�लका बनाई गयी­

इनपुट
�म आउटपुट
(4­िबट �े कोड) डे िसमल ��न के अनस
ु ार
सं �ा
A B C D F
0 0 0 0 0 ­ 0
1 0 0 0 1 ­ 0
2 0 0 1 1 ­ 0
3 0 0 1 0 ­ 0
4 0 1 1 0 ­ 0
5 0 1 1 1 7 1
6 0 1 0 1 5 1
7 0 1 0 0 4 1 �े कोड 5 से 12 इनपु ट तक आउटपु ट
8 1 1 0 0 12 1 लॉिजक­1 हो, अ� मे लॉिजक­0.
9 1 1 0 1 13 1
10 1 1 1 1 15 1
11 1 1 1 0 14 1
12 1 0 1 0 10 1
13 1 0 1 1 ­ 0
14 1 0 0 1 ­ 0
15 1 0 0 0 ­ 0

उपरो� स� तािलका से आउटपु ट F के िलए SOP, और POS फॉम� ­

F(A, B, C, D) � � m(4, 5, 7,10,12,13,14,15) � �M (0,1,2,3, 6, 8, 9,11)

204
 SOP फॉम� मे k­मैप सरलीकरण िविध –

CD
00 01 11 10
AB

00 0 0 0 0

01 1 1 1 0

11 1 1 1 1

1
10 0 0 0

F(A, B, C, D) � B.C � B.D � A.C.D

दो­इनपुट NAND गेट का �योग
F(A, B, C, D) � (B.C � B.D) � (A.C).D ; दो इनपु ट NAND गे ट से , माना X � B.C � B.D, और Y � A.C.

F(A, B, C, D) � X � Y.D = F(A, B, C, D) � X � Y.D = F(A, B, C, D) � X.(Y.D)

जहां X � B.C � B.D � ( B.C ).( B.D ) ; और Y � A.C

�ंजक F(A, B, C, D) � B.C � B.D � A.C.D का NAND­NAND लॉिजक आरे ख िच�­ 8 मे बनाया गया है ।

िच�­8

205
9. एक �ूनतम िडिजटल प�रपथ िडजाइन कर� , िजसका आउटपुट लॉिजक­1 हो, जब इसके इनपुट मे
2421 कोड हो, और जो 10 से कम की सम (even) सं�ा का �ितिनिध� करता हो ?

उ�र
��नानुसार �न�न स�य ता�लका बनाई गयी­

�म मा� 2421 कोड अमा� 2421 कोड

आउटपुट
सं �ा इनपुट डे िसमल इनपुट डे िसमल
सम डे िसमल
2 4 2 1
F
A B C D 2 4 2 1
0 0 0 0 0 0 1 ­ ­ ­ ­ ­
1 0 0 0 1 1 0 ­ ­ ­ ­ ­
2 0 0 1 0 2 1 1 0 0 0 8
3 0 0 1 1 3 0 1 0 0 1 9
4 0 1 0 0 4 1 1 0 1 0 10
5 1 0 1 1 11 0 0 1 0 1 5
6 1 1 0 0 12 1 0 1 1 0 6
7 1 1 0 1 13 0 0 1 1 1 7
8 1 1 1 0 14 1 ­ ­ ­ ­ ­
9 1 1 1 1 15 0 ­ ­ ­ ­ ­

उपरो� स� तािलका से आउटपु ट F के िलए SOP, और POS फॉम� –

F(A, B, C, D) � � m(0, 2, 4,12,14) � d (5, 6, 7, 8, 9,10)

SOP फॉम� मे k­मैप सरलीकरण िविध –
CD
00 01 11 10
AB

00 1 0 0 1

01 1 x x x

11 1 0 0 x

x x 0 x
10
206
 F(A, B, C, D) � .D : �ूनतम िडिजटल प�रपथ मे NOT गे ट का �योग कर� गे ।

10. यिद िकसी योजक मे कैरी �ोपेगेट Pi=Ai+Bi, और कैरी जनरे ट Gi=Ai.Bi हो तो, िदखाये िक पूण�
योजक का आउटपुट जोड़ और कैरी िन� होगा।
Si � Pi .G i � C i

C i�1 � (C i .G i � P i )

उ�र
पू ण� योजक का आउटपु ट योग (S i ) और कैरी (C i�1 ) िन� स� तािलका बनाई गयी­
इनपुट आउटपुट
A B कैरी इनपुट (Ci) योग (Si) कैरी आउटपुट (Ci+1)
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
उपरो� स� तािलका से आउटपु ट योग (S i ) –
S i � A i � B i � C i � (A i .B i � A i .B i ) � C i � (A i � B i ).(A i � B i ) � C i

S i � (A i � B i ).(A i � B i ) � C i � (A i � B i ).(A i . B i ) � C i � Pi. .G i � C i

उपरो� स� तािलका से आउटपु ट कैरी (C i�1 ) –

BCi
00 01 11 10
A

0 0 1 0
0

1 0 1 1 1

C i �1 � A i .C i � B i .C i � A i .B i � C i (A i � B i ) � A i .B i (A i � B i ) ; Ai .Bi (Ai � Bi ) � Ai .Bi

207
 Ci �1 � Ci (Ai � Bi ) � Ai .Bi (Ai � Bi ) � Ci .Pi � G i .Pi � Pi (Ci � G i )

C i �1 � Pi (Ci � G i ) � Pi .(Ci � G i ) � (Ci � G i ) � P i � (C i .G i � P i )

11. एक सं योजक प�रपथ िडजाइन कर� जो एक BCD कोड की 9ʼs पूरक (compliment) उ�� करता
हो ?

उ�र
BCD कोड को 9ʼs पू रक (compliment मे बदलने के िलए स� तािलका –

BCD इनपुट 9ʼs पूरक आउटपुट

A B C D 9ʼs W X Y Z
0 0 0 0 9 1 0 0 1
0 0 0 1 8 1 0 0 0
0 0 1 0 7 0 1 1 1
0 0 1 1 6 0 1 1 0
0 1 0 0 5 0 1 0 1
0 1 0 1 4 0 1 0 0
0 1 1 0 3 0 0 1 1
0 1 1 1 2 0 0 1 0
1 0 0 0 1 0 0 0 1
1 0 0 1 0 0 0 0 0

i. उपरो� स� तािलका से आउटपु ट (W) के िलए SOP फॉम� –

W (A, B, C, D) � � m(0,1) � d (10, 11, 12,1314, 15)

SOP फॉम� मे k­मैप सरलीकरण िविध ­

CD
00 01 11 10
AB

00 1 1 0 0

01 0 0 0 0

11 x x x x

0 0 x x

208
 10

W(A, B, C, D) � .A.B.C

ii. उपरो� स� तािलका से आउटपु ट ‘Xʼ के िलए SOP फॉम� ­

X (A, B, C, D) � � m(2, 3, 4,5) � d (10,11,12,1314, 15)

SOP फॉम� मे k­मैप सरलीकरण िविध ­

CD
00 01 11 10
AB

00 0 0 1 1

01 1 1 0 0

11 x x x x

0 0 x x
10

X(A, B, C, D) � B.C � B.C � B � C

iii. उपरो� स� तािलका से आउटपु ट ‘Yʼ के िलए SOP फॉम� ­

Y (A, B, C, D) � � m(2, 3, 6,7) � d (10, 11, 12, 1314, 15)

SOP फॉम� मे k­मैप सरलीकरण िविध ­

CD
00 01 11 10
AB

00 0 0 1 1

01 0 0 1 1

11 x x x x

209
 0 0 x x
10
Y(A, B, C, D) � C

iv. उपरो� स� तािलका से आउटपु ट (Z) के िलए SOP फॉम� ­

Z (A, B, C, D) � � m(0, 2, 4, 6, 8) � d (10, 11, 12,1314, 15)

SOP फॉम� मे k­मैप सरलीकरण िविध ­

CD
00 01 11 10
AB

00 1 0 0 1

01 1 0 0 1

11 x x x x

1 0 x x
10

Z(A, B, C, D) � D , लॉिजक आरे ख िच� ­9 मे है ।

िच�­9

210
12. बुिलयन �ं जक AB+C को िडजाइन करने के िलए िकतने 2­इनपुट NOR गेट की आव�कता होगी?

उ�र
बु िलयन �ंजक AB+C को िडजाइन करने के िलए पाँ च 2­इनपु ट NOR गे ट की आव�कता होगी।

A.B � C � A.B � C � (A � B) � C

13. िच�­10 संयोजक लॉिजक आरे ख का आउटपुट �ात कीिजये ?

िच� ­10

उ�र

िच� ­11

िच� ­11, लॉिजक आरे ख मे AND गे ट और NAND गे ट के इनपु ट एक ही है , तो माना AND गे ट का

आउटपु ट ‘Xʼ है , तो NAND गे ट का आउटपु ट ‘ X ʼ होगा । ये दोनों आउटपु ट OR गे ट के इनपु ट मे िदये गए

211
 है , तो इसका आउटपु ट लॉिजक­1 होगा । EX­OR गे ट मे यिद एक इनपु ट लॉिजक­1 हो तो उसका आउटपु ट
दू सरे इनपु ट का ‘ C ʼ पू रक होगा, और यिद दोनों इनपु ट एक दू सरे के पू रक होंगे तो आउटपु ट लॉिजक­1
होगा। इस �कार उपरो� लॉिजक आरे ख का अंितम आउटपु ट ‘Cʼ होगा।

14. सं योजन लॉिजक आरे ख िच�­12 मे कौन सा गेट अनाव�क गेट (redundant gate) होगा ?

िच�­12

उ�र:
अनाव�क गेट (redundant gate) :
संयोजन लॉिजक सिक�ट का आउटपु ट अप�रवित�त रहता है , अगर हम सिक�ट से अनाव�क गे ट
(redundant gate) को हटा दे ।

NAND गेट ‘1ʼ अनाव�क गेट (redundant gate) है।

�ोिक NAND गे ट ‘1ʼ के सारे इनपु ट, NAND गे ट ‘2ʼ, और ‘3ʼ मे उपल� है : चर ‘Aʼ, और ‘Cʼ गे ट ‘3ʼ
मे ,‘ B ʼ गे ट ‘2ʼ मे।

NAND गे ट ‘2ʼ और ‘3ʼ आव�क गे ट है । �ोिक NAND गे ट ‘2ʼ का एक इनपु ट ‘ A ʼ NAND गे ट ‘1ʼ, और
‘3ʼ मे उपल� नहीं है , और NAND गे ट ‘3ʼ का एक इनपु ट ‘ C ʼ NAND गे ट ‘1ʼ, और ‘2ʼ मे उपल� नहीं है ।

15. 2­िबट तुलिन� (comparator) को उिचत िवसं केतक (decoder) से िडजाइन करो?

उ�र
2­िबट तुलिन� (comparator) स� तािलका िन�वत बनाएँ गे ­
इनपुट आउटपुट
A1 A0 B1 B0 A>B A< B A =B
0 0 0 0 0 0 1
0 0 0 1 0 1 0
0 0 1 0 0 1 0
0 0 1 1 0 1 0
212
�मशः

इनपुट आउटपुट
A1 A0 B1 B0 A>B A< B A =B
0 1 0 0 1 0 0
0 1 0 1 0 0 1
0 1 1 0 0 1 0
0 1 1 1 0 1 0
1 0 0 0 1 0 0
1 0 0 1 1 0 0
1 0 1 0 1 0 1
1 0 1 1 0 1 0
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 0 1

उपरो� स� तािलका से आउटपु ट के �ंजक को िन� �कार िलख सकते है ­

A � B(A 1 , A 0 , B1 , B 0 ) � � m (4, 8, 9, 12, 13, 14)

A � B(A 1 , A 0 , B1 , B 0 ) � � m (1, 2, 3, 6, 7, 11)
A � B(A 1 , A 0 , B1 , B 0 ) � � m (0, 5, 10, 15)
उपरो� बु िलयन �जकों को 4 x 16 िवसंकेतक (decoder), और OR गे ट से िच� 13 अनुसार
काया� ��त िकया जा सकता है ।

213
 िच� 13: 2­िबट तुलिन� को 4 x 16 िवसंकेतक (decoder) और OR गेट से

िच� 14 मे उपरो� बु िलयन �जकों को 4 x 16 िवसंकेतक (decoder), और NAND गे ट से भी िन�

�कार काया� ��त िकया जा सकता है ।

िच� 14: 2­िबट तुलिन� को 4 x 16 िवसंकेतक (decoder) और NAND गेट से

16. IC 7483 (4­िबट तुलिन� एकीकृत प�रपथ) को 5­ िबट तुलिन� मे कैसे बनाएँ गे ?

उ�र:
IC 7485, 4­िबट इनपु ट की ही तुलना कर सकता है। अगर हम इससे 5­िबट इनपु ट की तुलना करवाना
चाहते है , तो हमे इसकी कै�ेिडं ग इनपु ट लाइनो को समायोिजत करना होगा। ��ेक IC 7485 मे तीन
कै�ेिडं ग इनपु ट लाइने होती है िजनका उपयोग पाँ चवी िबट के �प मे िकया जा सकता है �ोिक हम
यहाँ केवल एक IC का उपयोग कर रहे है । जैसे िक िच� 15 मे िदखाया गया है , कै�ेिडं ग इनपु ट A>B को
एक इनपु ट के साथ समूहीकृत िकया गया है , और A<B को दू सरे समूह के साथ समूहीकृत िकया गया है ।
अब हमारे पास 5­िबट इनपु ट है ।
कै�ेिडं ग इनपु ट A>B और A<B को इनपु ट िबट मे उपयोग करने के कारण हमे आउटपु ट साइड मे भी
कुछ प�रवत�न करने की आव�कता होगी। आउटपु ट A>B और A<B के बीच EX­NOR गे ट लगाना होगा,
�ोिक EX­NOR गे ट आउटपु ट, A>B और A<B इनपु ट शू� होने पर आउटपु ट लॉिजक­1 दे गा। तो, इस
आउटपु ट को हम तीसरा आउटपु ट A=B मानेगे।

214
 िच� 15 : 5­िबट तुलिन� एक IC 7485 का उपयोग करके

दो IC 7485 का उपयोग िच� 16 के �प मे िकया जा सकता है , जहां IC7485 (2) से केवल पाँ चवी िबट का
ही �योग िकया गया है बाकी बचे �ये सारे इनपु ट को समान इनपु ट िदये जाते है ।

िच� 16 : 5­िबट तुलिन� दो IC 7485 का उपयोग करके

17. आधा–योजक सिक�ट को NOR ­ AND गेट की सहायता से िडजाइन करे ?

उ�र
आधा –योजक सिक�ट को NOR­AND गे ट की सहायता से िडजाइन करने के िलए दो , 2­इनपु ट NOR गे ट
और एक AND गे ट की आव�कता होगी।

S � A.B � A.B � A.A � B.B � (A � B).(A � B) � (A � B).(A.B) � (A � B) � (A.B) �� (A � B) � (A.B)

C � A.B

िच� ­17,मे आधा–योजक सिक�ट को NOR­AND गे ट �ारा बनाया गया है ।

215
 िच� ­17: आधा–योजक सिक�ट को NOR­AND गेट से

18. आधा–योजक सिक�ट को PLA ( programmable logic array) की सहायता से िडजाइन करे ?

उ�र
�ो�ाम यो� AND और OR सरिणयों (programmable AND and OR arrays) वाले PLD को PLA कहा
जाता है । आध –योजक का आउटपु ट िन� होता है ।
S � A.B � A.B
C � A.B
आधा –योजक सिक�ट को PLA की सहायता से िडजाइन करने के िलए PLA तािलका की आव�कता होगी,
िजसे िन�वत बनाते है ।
आधा –योजक सिक�ट के िलएPLA तािलका
�म सं �ा Productterm इनपुट आउटपुट
A B S C
1 A.B 0 1 1 0
2 A.B 1 0 1 0
3 A.B 1 1 0 1

िच� ­18, मे आधा –योजक सिक�ट को PLA की सहायता से बनाया गया है ।

िच� ­18: आधा–योजक सिक�ट को PLA

216
19. आधा – योजक सिक�ट को PAL की सहायता से िडजाइन करे ?

उ�र
�ो�ाम यो� AND (programmable AND) और िनि�त OR सरिणयों (fixed OR arrays) वाले PLD को
PAL कहा जाता है । आधा–योजक का आउटपु ट िन� होता है।
S � A.B � A.B
C � A.B
आधा–योजक सिक�ट को PALकी सहायता से िडजाइन करने के िलए PAL तािलका की आव�कता होगी,
िजसे िन�वत बनाते है ।
आधा –योजक सिक�ट के िलए PLA तािलका
�म सं �ा Product AND इनपुट
term आउटपुट
A B
1 A.B 0 1
S � A.B � A.B
2 A.B 1 0
3 A.B 1 1 C � A.B

िच� ­19,मे आधा–योजक सिक�ट को PLA की सहायता से बनाया गया है ।

िच� ­19: आधा–योजक सिक�ट को PAL

217
 �योगा�क (Experiments)

1. चार इनपुट (A, B, C, और D, जहां ‘Dʼ LSB है) और एक आउटपुट (Y) के साथ एक सं योजन प�रपथ
िडजाइन कर� । िजसका आउटपुट िन� ��थितयों मे लॉिजक­1 के बराबर होना चािहए:
जब ‘Aʼ लॉिजक­1 हो, बशत� िक ‘Bʼ लॉिजक­0;
जब ‘Bʼ लॉिजक ­1, बशत� िक ‘Cʼ या ‘Dʼ भी लॉिजक­1 के बराबर हो।अ� ��थितयो मे आउटपु ट
लॉिजक­0 के बराबर हो।

आव�क उपकरण / घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 7408 (चार, 2­इनपु ट AND गे ट्स), एक 7432 (चार, 2­इनपु ट OR गे ट्स), एक 7404
(हे �इ�ट� र), दो 7400 (चार, 2­इनपु ट NAND गे ट्स), औरदो 7402 (चार, 2­इनपु ट NOR गे ट्स)।

डायोड: एक LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω / 0.25 वाट, िसंगल कोर वायर, वायर कटर और ��� पर।

सं ि��िस�ांत:

एक संयोजन प�रपथ म� इनपु ट, आउटपु ट, और लॉिजक गे ट्स होते ह�।लॉिजक गे ट के आउटपु ट उसके वत�मान
इनपु ट पर िनभ�र करते है । जैसा हम जानते ह� िक संयोजन प�रपथ का �योग िकसी भी संयोजन प�रपथ के
संचालन (operation) के िलए िकया जाता है , िजसे स� तािलका की सहायता से सरलीकरण बू िलयन �ंजक
�ारा िडजाइन िकया जाता है ।

इस �योग म�, हम चार इनपु ट चर और एक आउटपु ट चर के साथ एक संयोजन प�रपथ को िडजाइन कर

काया� ��त (implement) कर रहे है। िजसका आउटपु ट (Y) लॉिजक­1 के बराबर है , जब इनपु ट ‘Aʼ लॉिजक­
1, बशत� िक इनपु ट ‘Bʼ लॉिजक­0 हो, या जब ‘Bʼ लॉिजक­1 हो, बशत� िक ‘Cʼ या ‘Dʼ भी लॉिजक­1 के बराबर
हो। अ�था, की ��थित मे आउटपु ट लॉिजक­0 के बराबर होगा। उपयु� � लॉिजक के अनुसार िन� स�सारणी
बनाते है ­

इनपुट आउटपुट
डे िसमल
A B C D Y
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 1

218
 �मश:

इनपुट आउटपुट
डे िसमल
A B C D Y
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 1
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 1

िफर k­मैप िविध का �योग करके आउटपु ट को सरल बनायेगे ।

CD
00 01 11 10
AB

00 0 0 0 0

01 0 1 1 1

11 0 1 1
1

1
10 1 1 1

आउटपु ट के िलए SOP सरलीकृत अिभ��� िन�वत है :

Y � A B � B.C � B.D

बे िसक गे ट्स का �योग करते �ए इस �ंजक का लॉिजक आरे ख (diagram) को काया� �यन
(implementation) कर नीचे िच� म� िदखाया गया है।

219
 (a) दो इनपुट बेिसक गेट का �योग करके :

दो इनपुट बेिसक गेट का �योग करके

उपरो� �ंजक का लॉिजक आरे ख (diagram) यूिनवस�ल गे ट्स का �योग करके भी काया� ��त
(implement) िकया जा सकता है।

(b) दो इनपुट NAND­NAND गेट का �योग करके ।

Y � A.B. � B.C � B.D ; Y � ( A.B. � B.C) � B.D ; Y � X � B.D ; Y � X. (B.D)

X � A.B � B.C � ( A.B).B.C

दो इनपुट NAND­NAND गेट्स का �योग करके

220
(b) दो इनपुट NOR­NOR गेट का �योग करके ।

Y � A.B. � B.C � B.D

Y � ( A.B. � B.C) � B.D ; Y � ( A.B).( B.C ) � ( B � D) {C � C} ; { A.B � A � B}

Y � {(A � B).(B � C)} � (B � D)

Y � {(A � B) � (B � C)} � (B � D)

दो इनपुट NOR­NOR गेट्स का �योग करके

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ै ड­ बोड� मे उिचत �थान पर लगाए।
b. उपरो� बने संयोजन सिक�टो को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को उिचत िपनो पर उिचत िवधुत
आपू ित� दे ।
d. आउटपु ट को LED मे उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
e. इनपु ट मे बाइनरी इनपु ट िस�ल (0000 से 1111) दे कर प�रपथ (circuit) का आउटपु ट को
नोट कर स� तािलका तैयार कर� ।

�े�ण (Observation):

इनपुट आउटपुट
डे िसमल
A B C D Y
0 0 0 0 0
to
15 1 1 1 1

221
 प�रणाम (Result): उपयु� � संयोजन प�रपथो के आउटपु ट को स�ािपत िकया।

सावधािनयां (Precautions):

1. लॉिजक प�रपथ िडजाइन करने से पहले उसमे �योग होने वाली सभी एकीकृत प�रपथ (IC) की जां च कर� ।
2. एकीकृत प�रपथ (IC) के िपनआउट आरे ख (pinout diagram) को उिचत िडिजटल डाटा सीट से दे खना
सुिनि�त कर� ।
3. पावर �ोजे� बोड� मे �योग होने वालो की �योग करने से पहले जाँ च कर ले।
4. िकसी भी इनपु ट को खाली (floating) न छोड़े ।

2. �ूनतम सं �ा म� गेट्स का �योग करके आधा–योजक प�रपथ (half adder circuit) के संचालन को
िडज़ाइन कर स�ािपत कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):
आईसी (IC): एक 7408 (चार: 2­इनपु ट AND गे ट्स), एक 7432 (चार: 2­इनपु ट OR गे ट्स), एक 7404
(हे �इ�ट� र), दो 7400 (चार: 2­इनपु ट NAND गे ट्स), दो 7402 (चार: 2­इनपु ट NOR गे ट्स), एक
7486 (चार: 2­इनपु ट EX­OR गे ट्स)।

डायोड: दो LED 20 mW

िविवध (Miscellaneous): दो �ितरोध 330 Ω / 0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):
a. प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ैड­ बोड� मे उिचत �थान पर लगाए।
b. आधा योजक (HA) के उपरो� िच� 4.3 से 4.6 तक बने प�रपथ के अनुसार बारी–बारी से
लॉिजक प�रपथ को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को उिचत िपनों पर उिचत िवधुत की
आपू ित� दे ।
d. जोड़ (sum) और कैरी आउटपु ट को LEDs मे उिचत धारा सीिमत अवरोधक (current limiting
resistance) के साथ जोड़े ।
e. इनपु ट मे बाइनरी का उिचत �म दे कर स� तािलका का स�ापन करते है ।

�े�ण (Observation):
आधा –योजक प�रपथ के िलए स� तािलका
इनपुट आउटपुट
A B Carry Sum

222
 प�रणाम (Result): उपरो� आधा –योजक के प�रपथ को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

3. �ूनतम सं �ा म� गेट्स का �योग करके एक पूण�­योजक प�रपथ के संचालन को िडज़ाइन कर

स�ािपत कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे�बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 7408 (चार: 2­इनपु ट AND गे ट्स), एक 7432 (चार: 2­इनपु ट OR गे ट्स), एक 7404
(हे �इ�ट� र), तीन 7400 (चार: 2­इनपु ट NAND गे ट्स), तीन 7402 (चार: 2­इनपु ट NOR गे ट्स), एक
7486 (चार: 2­इनपु ट EX­OR गे ट्स) औरएक 7411 (िट� पल: 3­इनपु ट AND गे ट्स)।

डायोड: दो LED 20 mW

िविवध (Miscellaneous): दो �ितरोध 330 Ω /0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली सभी एकीकृत प�रपथ (IC) को �ैड­ बोड� मे उिचत �थान पर
लगाए।
b. पू ण�­योजक के उपरो� िच� 4.8 से 4.12 तक बने प�रपथ के अनुसार बारी–बारी से लॉिजक
प�रपथ को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को उिचत िपनों पर उिचत िवधुत की
आपू ित� दे ।
d. योग (sum) और कैरी आउटपु ट को LEDs से उिचत धारा सीिमत अवरोधक (current limiting
resistance) के साथ जोड़े ।
e. इनपु ट मे बाइनरी का उिचत �म दे कर स� तािलका का स�ापन करते है ।

�े�ण (Observation):

पूण�­योजक िलए स�­तािलका

इनपुट आउटपुट
A B Cin Cout Sum
0 0 0
से
1 1 1

223
 प�रणाम (Result): पू ण� योजक प�रपथ को स�ािपत िकया ।

सावधािनयां (Precautions): �योग 1 की भां ित ।

4. 4­िबट पूण� योजक IC7483 का अ�यन करना और इसके संचालन को स�ािपत करना।

आव�क उपकरण / घटक (Equipment / Components required):

1.उपकरण (Equipment) :पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक IC7483 (4­िबट समानां तर योजक)

डायोड: चार ­ LED 20 mW

िविवध (Miscellaneous): चार �ितरोध 330 Ω/0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ै ड­ बोड� मे उिचत �थान पर लगाए।
b. पू ण� योजक IC7483 को �ै ड­ बोड� पर िच� 4.18 के अनुसार संयोिजत करे । अब एकीकृत
प�रपथ (IC) को उिचत िपनों पर उिचत िवधुत की आपू ित� दे ।
c. अलग –अलग जोड़ (sum) और कैरी आउटपु टको LEDs से उिचत धारा सीिमत अवरोधक
(current limiting resistance) के साथ जोड़े ।
d. इनपु ट मे बाइनरी का उिचत �म दे कर स� तािलका का स�ापन करते है ।

�े�ण (Observation):

पूण� योजक IC7483 के िलए स�­तािलका

इनपुटस आउटपुटस
डाटा A डाटा B योग
C0 A4 A3 A2 A1 B4 B3 B2 B1 C4 S4 S3 S2 S1
1 0 0 0 0 0 0 0 0
से
0 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1

प�रणाम (Result): IC 7483 का �योग करके 4­िबट समानां तर योजक को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

224
5. IC 7483 और बेिसक गेटों का �योग करके BCD योजक के संचालन को िडजाइन और स�ािपत कर� ।

आव�क उपकरण / घटक (Equipment /Components required):

1.उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2.घटक (Components):

आईसी (IC): दो 7483 (4­िबट समानां तर योजक), एक 7408 (चार: 2­इनपु ट AND गे ट्स), एक 7432
(चार: 2­इनपु ट OR गे ट्स) ।

डायोड: एक LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ैड­ बोड� मे उिचत �थान पर लगाए।
b. BCD योजक प�रपथ को �ैड­ बोड� पर िच� 4.33 के अनुसार संयोिजत करे । और प�रपथ मे
�योग होने वाली एकीकृत प�रपथ (IC) 7483 के िपन सं�ा 5 पर +5V तथा िपन सं�ा 12
पर �ाउं ड से जोड़े । IC 7408 एवं IC 7432 के िपन सं�ा 14 पर +5V तथा िपन सं�ा 7 पर
�ाउं ड से जोड़े ।
c. अलग­अलग जोड़ (sum) और कैरी आउटपु ट को LEDs से उिचत धारा सीिमत अवरोधक
(current limiting resistance) के साथ जोड़े ।
d. इनपु ट मे बाइनरी का उिचत �म दे कर स� तािलका का स�ापन करते है ।

�े�ण (Observation):

BCD योजक के िलए स�­तािलका

इनपुटस आउटपुटस
S.No. डाटा A डाटा B योग
A4 A3 A2 A1 B4 B3 B2 B1 C4 S4 S3 S2 S1

प�रणाम (Result): BCD­योजक प�रपथ को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

6. �ूनतम गेट्स के साथ आधा­घटाना प�रपथ के संचालन को िडजाइन और स�ािपत कर� ।

225
 आव�क उपकरण / घटक (Equipment / Components required):

1.उपकरण (Equipment): पावर �ोजे�बोड� और िडिजटल म�ीमीटर।

2.घटक (Components):

आईसी (IC): एक 7408 (चार: 2­इनपु ट AND गे ट्स), एक 7432 (चार: 2­इनपु ट OR गे ट्स), एक 7404
(हे �इ�ट� र), दो 7400 (चार: 2­इनपु ट NAND गे ट्स), दो 7402 (चार: 2­इनपु ट NOR गे ट्स), एक
7486 (चार: 2­इनपु ट EX­OR गे ट्स) ।

डायोड: एक LED 20mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ैड­ बोड� मे उिचत �थान पर लगाए।
b. आधा ­ घटाना के प�रपथ को बारी – बारी से िच� 4.20 से 4.23 तक �ैड­ बोड� पर सं योिजत
करे । प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को उिचत िपनों पर उिचत िवधुत की
आपू ित� दे ।
c. आउटपु ट अं तर (difference) और बोरो (borrow) को LEDs से उिचत धारा सीिमत
अवरोधक (current limiting resistance) के साथ जोड़े ।
d. इनपु ट मे बाइनरी का उिचत �म दे कर स� तािलका का स�ापन करते है ।

�े�ण (Observation):

आधा­घटाना के िलए स�­तािलका।

इनपुट आउटपुट
A B B D
Minuend घटाव Borrow अंतर
0 0
0 1
1 0
1 1

प�रणाम (Result): आधा­घटाना प�रपथ को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

7. �ूनतम गेट्स के साथ पूण�­घटाना प�रपथ का िडजाइन कर स�ापन कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

226
 1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): दो 7408 (चार: 2­इनपु ट AND गे ट्स), दो 7432 (चार: 2­इनपु ट OR गे ट्स), एक 7404
(हे �इ�ट� र), तीन 7400 (चार: 2­इनपु ट NAND गे ट्स), तीन 7402 (चार: 2­NOR गे ट्स), एक 7486
(चार: 2­इनपु ट EX­OR गे ट्स) ।

डायोड: एक LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगलकोर वायर, कटर और ��� पर।

�ि�या (Procedure):

a. लॉिजक प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC)को �ै ड­बोड� मे उिचत �थान पर
लगाए।
b. पू ण� ­ घटाना के लॉिजक प�रपथ को बारी –बारी से िच� 4.25 से 4.29 तक �ै ड­ बोड� पर
संयोिजत करे , और लॉिजक प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को उिचत िपनों
पर उिचत िवधुत की आपू ित� दे ।
c. अं तर (difference) और बोरो (borrow) आउटपु ट को LEDs से उिचत धारा सीिमत
अवरोधक (current limiting resistance) के साथ जोड़े ।
d. इनपु ट मे बाइनरी का उिचत �म दे कर स� तािलका का स�ापन करते है ।

�े�ण (Observation):

पूण�­घटाना के िलए स�­तािलका

इनपुट आउटपुट
A B bin B D
0 0 0
से
1 1 1

प�रणाम (Result): पू ण�­ घटाना के लॉिजक प�रपथ को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

8. 1ʼs पूरक योजक / घटाना प�रपथ के संचालन को िडजाइन कर स�ािपत कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

1.उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

227
 2.घटक (Components):

आईसी (IC): एक 7483 (4­िबट बाइनरी योजक), एक 7408 (चार: 2­इनपु ट AND गे ट), 7404 (हे �­
इ�ट� र) दो 7486 (चार: 2­इनपु ट EX­OR गे ट्स)।

डायोड: पां च LED 20 mW

िविवध (Miscellaneous): पां च �ितरोध 330 Ω / 0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a.
लॉिजक प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ै ड­ बोड� मे उिचत �थान पर
लगाए।
b. 1ʼs पू रक योजक / घटाना लॉिजक प�रपथ िच� 4.31 को �ै ड­ बोड� पर संयोिजत करे , और
प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को उिचत िपनों पर उिचत िवधुत की
आपू ित� दे ।
c. अलग­अलग आउटपु ट को LEDs से उिचत धारा सीिमत अवरोधक (current limiting
resistor) के साथ जोड़े ।
d. िनयं �क ­1 पर उिचत इनपु ट दे कर 1ʼs पू रक योजक / घटाना के िलए स� तािलका का
स�ापन करे ।
�े�ण (Observation):

1ʼs पूरक योजक / घटाना का लॉिजक प�रपथ के िलए स�­तािलका

इनपुटस आउटपुटस
डाटा A डाटा B योग
िनयं �क­1 A3 A2 A1 A0 B3 B2 B1 B0 sign S3 S2 S1 S0

प�रणाम (Result): 1ʼs पू रक योजक / घटाना लॉिजक प�रपथ के संचालन को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

9. 2ʼs पूरक योजक / घटाना प�रपथ के संचालन को िडजाइन कर स�ािपत कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

1.उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): दो 7483 (4­िबट बाइनरी योजक), एक 7408 (चार: 2­इनपु ट AND गे ट), 7404 (हे �­
इ�ट� र), दो 7486। (चार: 2­इनपु ट Ex­OR गे ट) ।
228
 डायोड: पां च LEDs 20 mW

िविवध (Miscellaneous): पां च �ितरोधक 330 Ω/0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC) को �ैड­ बोड� मे उिचत �थान पर लगाए।
b. 2ʼs पू रक योजक / घटाना प�रपथ िच� 4.32 को �ै ड­ बोड� पर संयोिजत करे ।
c. लॉिजक प�रपथ मे �योग होने वाली IC 7483 के िपन सं�ा 5 पर +5V तथा िपन सं�ा 12
पर �ाउं ड से जोड़े , और IC 7408, IC 7486 एवं IC 7432 के िपन सं�ा 14 पर +5V तथा
िपन सं�ा 7 पर �ाउं ड से जोड़े ।
d. सभी आउटपु ट को LEDs से उिचत धारा सीिमत अवरोधक (current limiting resistor) के
साथ जोड़े ।
e. िनयं �क ­1 पर उिचत इनपु ट दे कर 2ʼs पू रक योजक / घटाना के िलए स� तािलका का
स�ापन करते है ।

�े�ण (Observation):

2ʼs पूरक योजक/घटाना लॉिजक प�रपथ के िलए स�­तािलका

इनपुटस आउटपुटस
डाटा A डाटा B योग
िनयं �क­1 A3 A2 A1 A0 B3 B2 B1 B0 sign S3 S2 S1 S0

प�रणाम: 2ʼs पू रक योजक / घटाना लॉिजक प�रपथ के संचालन को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

10. 4­िबट तुलिन� (comparator) प�रपथ के उपयोग के संचालन को स�ािपत करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे�बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (ICs): IC7485 (4­िबट तुलिन�)­एक,IC 7486­एक, IC 7408­दो, IC 7432­एक और

IC 7404­एक ।

डायोड: तीन­ LED 20 mW

िविवध (Miscellaneous): तीन �ितरोध 330 Ω /0.25 वाट, िसंगल कोर वायर, कटर और ��� पर
229
 �ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली सभी ICs को उिचत �थान पर लगाए।
b. 4­िबट तुलिन� (comparator) प�रपथ िच� 4.34 को �ै ड­ बोड� पर संयोिजत करे ।
c. प�रपथ मे �योग होने वाली ��ेक ICs को उिचत िवधुत आपूित� उिचत िपनो पर द� ।
d. ��ेक आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के
साथ जोड़े ।
e. बनाए गए लॉिजक प�रपथ (circuit) के इनपु ट पर चार बाइनरी इनपु ट को उिचत �म दे कर
आउटपु ट की जाँ च कर� ।
f. कै�ेिडं ग इनपु ट A > B, A < B को एक साथ लॉिजक­0 और A = B को लॉिजक­1 से
जोड़े ।
g. बनाए गए लॉिजक प�रपथ (circuit) के इनपु ट पर बाइनरी इनपु ट को उिचत �म दे कर
��ेक के आउटपु ट की जाँ च कर� ।
h. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

तुलनाकारी इनपुटस कै�ेिडं ग इनपुट तुलिन� आउटपुट

(Comparating inputs) (Cascading inputs) (Comparatpr output)
A 3 B3 A 2 B2 A 1 B1 A 0 B0 A>B A< B A =B A>B A< B A =B
A3 > B3 X X X X X X
A3 < B3 X X X X X X
A3 = B3 A2 > B2 X X X X X
A3 = B3 A2 < B2 X X X X X
A3 = B3 A2 = B2 A1 > B1 X X X X
A3 = B3 A2 = B2 A1 < B1 X X X X
A3 = B3 A2 = B2 A1 = B1 A0 > B0 X X X
A3 = B3 A2 = B2 A1 = B1 A0 < B0 X X X
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 0 0
A3 = B3 A2 = B2 A1 = B1 A0 = B0 0 1 0
A3 = B3 A2 = B2 A1 = B1 A0 = B0 0 0 1

प�रणाम (Result): 4­िबट प�रमाण तुलिन� के संचालन को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

230
 5
संयोजन लॉिजक प�रपथ­2 : िडिजटल डाटा �ोसेिसं ग सिक�टस
Combinational Logic Circuit: Data Processing Circuit

संयोजन लॉिजक प�रपथ (combinational logic circuit) मे लॉिजक गे ट्स होते है , िजनके आउटपु ट िकसी भी
समय केवल इनपु ट के वत�मान संयोजन (combination) से िनधा� �रत होते है। िपछले अ�ाय मे हमने संयोजन
प�रपथ मे अंकगिणतीय लॉिजक प�रपथो के बारे मे अ�यन िकया, इस अ�ाय मे हम केवल िडिजटल डाटा
�ोसेिसंग प�रपथो का अ�यन कर� गे ।

5.1 म�ी�े�र (Multiplexers)

म�ी�े �र का अथ� है ब�त मे से एक (many into one) है । इसे एक िडिजटल डाटा चयन (data selectror)
के नाम से भी जाना जाता है । म�ी�े �र एक �िस� म�म­�रीय एकीकरण (medium scale integration)
एकीकृत प�रपथ है , जो कई अनैलॉग िस�ल या िडिजटल डाटा इनपु ट के बीच चयन करता है और चयिनत इनपु ट
को एकल आउटपु ट पर अ�े िषत (forwards) करता है । चयन को िडिजटल इनपु ट के एक अलग सेट �ारा िनद� िशत
िकया जाता है िजसे चयन लाइन� कहा जाता है। हमारे दै िनक जीवन मे उपयोग िकए जाने वाले म�ी�े ��ं ग िस�म
के दो सबसे अ�े उदाहरण ल�डलाइन टे लीफोन नेटवक� और केबल टीवी है । म�ी�े �र एक िडिजटल ��च की
तरह काय� करता है , िजसे िच� 5.1मे �दिश�त िकया गया है ।

िच� 5.1: म�ी�े�र िडिजटल ��च डाया�ाम

म�ी�े �र �ॉक आरे ख िच� 5.2 मे िदखाया गया है , िजसमे ‘2nʼ इनपु ट लाइने, ‘nʼ चयन लाइन� और एक
आउटपु ट है ।

म�ी�े �र एक िवशेष �कार के संयोजन प�रपथ (combinational circuit) है , िजसमे कई इनपु ट पर केवल
एक आउटपु ट होता है । आउटपु ट को चयन करने के िलए चयन (selection) लाइने होती है । िजं�े िनयं �क
(control) लाइन भी कहते है। चयनकता� एक समय मे केवल एक ही इनपु ट का चयन करते है और इसे आउटपु ट
लाइन पर भेजते है । इसिलए, इसे डाटा चयनकता� (data selector) भी कहा जाता है । एक 2n ­ इनपु ट MUX के
िलए ‘nʼ चयन लाइनों की आव�कता होती है । अतः चार इनपु ट लाइन के िलए दो चयन लाइने और आठ इनपु ट

231
लाइन के िलए तीन चयन लाइनो की आव�कता होगी। इसे 2n x 1 MUX से भी �दिश�त करते है , जहां ‘nʼ इनपु ट
को चयन करने के िलए चयन लाइने होती है ।

िच� 5.2: म�ी�े�र का �ॉक डाया�ाम

म�ी�े �र का उपयोग एनालॉग और िडिजटल िस�ल दोनों के िलए िकया जाता है । म�ी�े�र कई �कार के
होते ह� , जैसे­

1. 2 x 1 म�ी�े�र (एक चयन इनपु ट) ; 2. 4 x 1 म�ी�े�र (दो चयन इनपु ट) ; 3. 8 x 1 म�ी�े�र

(तीन चयन इनपु ट) ; 4. 16 x 1 म�ी�े �र (चार चयन इनपु ट) ; 5. 32 x 1 म�ी�े�र (पाँ च चयन
इनपु ट)

5.1.1 म�ी�े�र िडजाइन (Multiplexer Design)

2 x 1 MUX: माना एक 2 x 1 MUX मे दो इनपु ट डाटा िपने (D0, D1), एक चयन इनपु ट िपन (S0), एक सि�य
स�म (E) और एक आउटपु ट िपन (Y) है , इसे िडजाइन करने के चरण (steps) िन�िल�खत ह�।

1. स� तािलका (truth table): 2 x 1 MUX को िडजाइन करने के िलए स� तािलका

इनपुट
आउटपुट िट�िणयां
सि�य स�म चयन / िनयं�क
इनपुट डे टा Comments
(active low enable) Select / control
(E ) S0 D1 D0 Y
0 0 0 0 0
0 0 0 1 1
0 0 1 0 0
0 0 1 1 1
एकीकृत प�रपथ (IC) स�म
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0 एकीकृत प�रपथ (IC) अ�म
232
 2. उपरो� स� तािलका से आउटपु ट को CSOP फॉम� मे िन�वत िलखते है ­

Y(E, S 0 , D 1 , D 0 ) � � m (1,3,6,7)
3. k­मैप सरलीकरण िविध से सरलीकरण करते है ।

D1 D0
00 01 11 10
ES0
00 0 1 1 0
01 0 0 1 1
11 0 0 0 0
10 0 0 0 0

4. k­मै प सरलीकरण �ारा �ा� बू िलयन �ंजक ।

Y(E, S 0 , D 1 , D 0 ) � ES 0 D 0 � ES 0 D1

उपरो� सरलीकरण बू िलयन �ंजक के िलए �ॉक आरे ख और लॉिजक प�रपथ (circuit) िच� 5.3 मे
िडजाइन िकया गया है ।

िच� 5.3: 2 x 1 MUX का �ॉक डाया�ाम और लॉिजक प�रपथ

इसी �कार हम अ� MUXs के लॉिजक प�रपथो को िडजाइन कर सकते है।

काय� प�ित (working procedure) :िच� 5.3 मे 2 x 1 MUX मे सि�य स�म (active low enable)
इनपु ट है , जब स�म इनपु ट (enable input) को लॉिजक­1 पर सेट िकया जाता है , तो MUX डाटा का चयन नहीं

233
करे गा, चाहे चयन और डाटा इनपु ट कुछ भी हो। �ोिक, स�म इनपु ट (enable input) दोनों AND गे टो का एक
इनपु ट है , जो लॉिजक­0 है । इसिलए MUX को स�म (enable) बनाने के िलए इसे लॉिजक­0 पर ही सेट करना
होता है।

MUX जब स�म (enable) हो, और चयन इनपु ट (S0) को लॉिजक­0 कर दे ,तो ऊपर वाले AND गे ट का चयन
इनपु ट लॉिजक­0 और नीचे वाला AND का चयन इनपु ट पर लॉिजक­1 होगा, इस �कार ऊपर वाला AND गे ट
का आउटपु ट डाटा इनपु ट (D1) पर िनभ�र नहीं करे गा, वह हमेशा लॉिजक­0 आउटपु ट ही दे गा, और नीचे वाले
AND गे ट का आउटपु ट D0 डाटा पर िनभ�र करे गा, और 2 x 1 MUX का आउटपु ट D0 होगा। और इसी �कार
यिद चयन इनपु ट (S0) को लॉिजक­1 कर� तो, ऊपर वाले AND गे ट का चयन इनपु ट लॉिजक­1 और नीचे वाला
AND का चयन इनपु ट पर लॉिजक­0 होगा, इस �कार ऊपर वाला AND गे ट का आउटपु ट डाटा इनपु ट (D1)
पर िनभ�र करे गा, वह हमेशा D1 आउटपु ट ही दे गा, और नीचे वाले AND गे ट का आउटपु ट हमेशा लॉिजक­0
होगा। इसिलए इसे डाटा चयनक (data selector) भी कहते है ।

4 x1 MUX: िच� 5.4 मे 4 x 1 MUX का �ॉक आरे ख (block diagram) है ।

िच� 5.4: 4 x 1 MUX का �ॉक डाया�ाम

म�ी�े �र एकीकृत प�रपथों (ICs) मे �ायः एक स�म (enable) इनपु ट िपन होती है , िजसे �� ोब (strob) नाम से
भी जाना जाता है । जो एकीकृत प�रपथ (IC) को स�म / अ�म बनाना (enable/disable) बनाने के िलए �योग की
जाती है । स�म / अ�म (enable/disable) िपन सि�य स�म (active low enable) इनपु ट (E) या सि�य
उ� स�म (E) मे से कोई भी एक हो सकती है। यिद यह िपन सि�य स�म (E) हो तो (low) इनपु ट
मे एकीकृत प�रपथ (IC) स�म होगी, और उ� (high) इनपु ट मे अ�म (disable)। और यिद यह िपन सि�य
उ� स�म (E) हो तो उ� इनपु ट मे एकीकृत प�रपथ (IC) स�म होगी और िन� इनपु ट मे अ�म (disable)।

िडिजटल म�ी�े�र एकीकृत प�रपथों (ICs) म� उपल� ह�। इनम� से कुछ तािलका 5.1 म� िदए गए ह� ।

234
 तािलका 5.1: MUXʼs ­TTL और CMOS की एकीकृत प�रपथों (ICs)

IC number Description

74150 16 -data inputs MUX with 4 data select inputs lines. Output is
complemented.
74151A 8 -data inputs MUX with 3 data select inputs lines. Data
output and its complement are available at the output.
74152 8- data inputs MUX with 3 data select input lines. Output is
inverted input.
74153 Dual separate 4-data inputs MUXs with 2- data select inputs
lines. Output is the same as input.
74157 Quad separate 2-data inputs MUXs with 1-data select input
lines on a single chip. They share a common data select and a
common enable. Output same as input.
74158 Quad separate 2-data inputs MUXs with 1-data select input
lines on a single chip. Output is complemented. One data
select line.

5.1.2 बूिलयन फ़ं�न काया��यन (Boolean Function Implementation)

म�ी�े �र का उपयोग करके CSOP फ़ं�नको काया� �यन (implementation) करने के िलए
िन�िल�खत चरण ह� –

1. िदये गए चरो की सं�ा के अनुसार स� तािलका बनाइए।

2. यिद िदये गए SOP फ़ं�न मे चरो की सं�ा, MUX के चयन इनपु ट के बराबर हो तो, MUX के डाटा
इनपु ट मे CSOP फ़ं�न के िमनते�� (minterm) को स� तािलका के अनुसार MUX डाटा इनपु ट मे
लॉिजक­1, एवं अ� को लॉिजक­0 से जोड़ िदया जाता है।
3. यिद िदये गए CSOP फ़ं�न मे चरो की सं�ा, MUX के चयन इनपु ट के कम हो तो, MUX के अ� चयन
इनपु ट को सुिवधानुसार डाटा इनपु ट लॉिजक­0 या लॉिजक­1 रखकर SOP फ़ं�न को काया� �यन
(implementation) िकया जाता है।
4. यिद िदये गए SOP फ़ं�न मे चरो की सं�ा, MUX के चयनइन पु ट के अिधक हो, तो SOP फ़ं�न के
अ� चयन इनपु ट को MUX के डाटा इनपु ट मे स� तािलका या काया� �यन तािलका (Implementation
table) के अनुसार रखते है ।

उदाहरण: बू िलयन फ़ं�न Y(A, B, C) � � m (1, 2, 6, 7) को िन� म�ी�े�र की सहायता से काया��यन

करे ।

i. 2x1, ii. 4x1, iii. 8x1, और iv. 16x1

235
 बू िलयन फ़ं�न Y(A, B, C) � � m (1, 2, 6, 7) िलए स� तािलका िन�वत है।
Data इनपुट्स आउटपुट
input ( select inputs)
A B C Y
D0 0 0 0 0
D1 0 0 1 1
D2 0 1 0 1
D3 0 1 1 0
D4 1 0 0 0
D5 1 0 1 0
D6 1 1 0 1
D7 1 1 1 1

i. 2 x 1 MUX �ारा

IC 74157 मे चार, 2X1 MUX है , िजसम� सि�य उ� (active high) दो ­िडिजटल डाटा इनपु ट,एक –चयन
इनपु ट लाइन, एक सि�य उ� आउटपु ट, और एक सि�य स�म (low enabled) इनपु ट है । लेिकन
उपरो� फ़ं�न म� तीन चयन / िनयं �ण इनपु ट ह� ; तािलका 5.2 म� िदखाए गए चयन इनपु ट मे से िक�ीं दो
चयन इनपु ट को िडिजटल डाटा इनपु ट म� �थानां त�रत िकया जा सकता है । यहां , MSB चर A (variable A) को
चयन इनपु ट माना है , और दो चयन लाइन B, C को डाटा इनपु ट लाइन मे िश�ट िकया गया है। तािलका 5.2 से
िडिजटल डाटा इनपु ट लाइनों के मानों की गणना की गई है ।

तािलका 5.2: तीन चयन / िनयं�ण लाइनों मे से दो चयन लाइनों का उपयोग

िडिजटल चयन इनपुट्स आउटपुट

िट�िणयां
डाटा (select inputs)
(comments)
इनपुट A B C Y
0 0 0 0
D0 0 0 1 1
0 1 0 1 B� C
0 1 1 0
1 0 0 0
1 0 1 0
D1 B
1 1 0 1
1 1 1 1

236
उपरो� स� तािलका के अनुसार 2 X 1 MUX का ��ेक िडिजटल डाटा इनपु ट �मवार D0= B� C , और
D1=B �ा� �आ। इसे िन� काया� �यन तािलका (Implementation table) �ारा भी िकया जा सकता है ।
यह उपरो� स� तािलका से सरलम तरीका है ।

D0 D1
चयन लाइन
A. A
B.C m0 m4
B.C m1 m5
B.C m2 m6
B.C m3 m7
िडिजटल D0= B� C D1=B
डाटा इनपुट

इसी �कार चर A, और C को िडिजटल डाटा इनपु ट मे उपयोग करने पर ।

चयन लाइन B B
A.C m0 m2
A.C m1 m3
A.C m4 m6
A.C m5 m7
िडिजटल D0= A.C D1= A � C
डाटा इनपुट

इसी �कार चर A, और B को िडिजटल डाटा इनपु ट मे उपयोग करने पर ।

चयन लाइन C C
A.B m0 m1
A.B m2 m3
A.B m4 m5
A.B m6 m7
िडिजटल D0=B D1=A B
डाटा इनपुट

िच� 5.5 IC­74157 और 2­इनपु ट EX­OR गे ट का उपयोग करके उपरो� फ़ं�न के िलए �ॉक आरे ख
(diagram) है ।

237
 िच� 5.5: IC 74157 और 2­इनपुट EX­OR गेट का उपयोग करके उपरो� फ़ं�न के िलए �ॉक
आरे ख
ii. 4 x 1 MUX �ारा

IC 74153 मे दो, 4 X 1 MUX है , िजसम� सि�य उ� (active high input) चार­िडिजटल डाटा इनपु ट और
दो­चयन इनपु ट लाइन� और एक सि�य उ� आउटपु ट है ।

लेिकन उपरो� फ़ं�न म� तीन चयन इनपु ट ह� ; तािलका 5.3 म� चर ‘Aʼ को LSB और ‘Cʼ को MSB माना
गया है, ‘Aʼ चयन इनपु ट को 4 X 1 MUX के िडिजटल डाटा इनपु ट म� �थानां त�रत िकया गया है । यहां चर ‘Bʼ
और ‘Cʼ चयन लाइने ह� ; ‘Bʼ चयन लाइन के LSB से जोड़ा है और ‘Cʼ को MSB से। िडिजटल डाटा इनपु ट
लाइनों के मान के िलए तािलका 5.3 का उपयोग िकया गया ह� ।

तािलका 5.3 तीन िनयं �ण रे खाएं दो िनयं�ण रे खाओं का उपयोग करके काय� करती ह�।

िडिजटल चयन इनपुट्स आउटपुट

िट�िणयां
डाटा (select inputs)
(comments)
इनपुट C B A Y
D0 0 0 0 0
0 0 1 1 A
0 1 0 1 A.
D1
0 1 1 0
1 0 0 0 0
D2
1 0 1 0
D3 1 1 0 1 1
1 1 1 1

िच�5.6 IC 74153 का उपयोग करके उपरो� फ़ं�न के िलए िपन आरे ख (pin diagram) , लॉिजक (logic
diagram), फ़ं�न तािलका और �ॉक आरे ख (block diagram) है ।

238
 (a)िपन आरे ख (pin diagram)

(b)लॉिजक आरे ख (logic diagram)

स�म इनपुट चयन इनपुट आउटपुट
E. C B Y
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
1 x x 0
(c)फ़ं�न तािलका

239
 D0
A
(LSB) D1
D2
Logic -o
D3 Y=∑m(1,2,6,7)
Logic -I 7
Outputs
+ VCC (5V )
(Enable )EN

(MSB)

(d) िदए गए बूिलयन फ़ं�न का �ॉकआरे ख (block diagram)

िच� 5.6: IC 74153

उपरो� SOP फ़ं�न मे यिद हम चर ‘Cʼ को LSB और ‘Aʼ को MSB माने तो, तािलका 5.4 के अनुसार ‘Cʼ
चयन इनपु ट को 4 X 1 MUX के िडिजटल डाटा इनपु ट म� �थानां त�रत िकया जा सकता है , यहां ‘Aʼ और ‘Bʼ
चयन लाइने ह� ; ‘Bʼ चयन लाइन के LSB से जुड़ा है और ‘Aʼ MSB से। िडिजटल डाटा इनपु ट लाइनों के मान
तािलका 5.4 से िनधा� �रत होते ह� ।

तािलका 5.4 :तीन िनयं �ण रे खाएं दो िनयं �ण रे खाओं का उपयोग करके काय� करती ह�।

चयन इनपुट्स आउटपुट

िडिजटल (inputs) िट�िणयां
डाटा A B C Y (comments
इनपुट
D0 0 0 0 0 C
0 0 1 1
D1 0 1 0 1 C
0 1 1 0
D2 1 0 0 0 0
1 0 1 0
D3 1 1 0 1 1
1 1 1 1

उपरो� बू िलयन फ़ं�नको 4 x 1 MUX �ारा काया� ��त (Implement) करने के िलए िदये चर ‘Cʼ को
िडिजटल डाटा इनपु ट मे उपयोग िकया गया है , िजसका �ॉकआरे ख (block diagram) िच� 5.7 मे है।

240
 िच� 5.7: उपरो� बूिलयन फ़ं�न का 4 x1 MUX का �ॉक डाया�ाम

MUX का िडिजटल डाटा इनपु ट �मवार c, �c, 0 और 1 होगा। चर ‘Cʼ को िडिजटल डाटा इनपु ट मे उपयोग
काया� �यन तािलका (Implementation table) �ारा भी िकया जा सकता है । यह उपरो� स� तािलका से
सरल तरीका है।

चर ‘Cʼ को िडिजटल डाटा इनपु ट मे उपयोग िन�वत करते है ।

चयन लाइन D0 � A.B D1 � A.B D2 � A.B D3 � A.B

C m0 m2 m4 m6
C m1 m3 m5 m7
िडिजटल D0=C D1= C D2=0 D3=1
डाटा इनपुट

इसी �कार चर ‘Bʼ को िडिजटल डाटा इनपु ट मे उपयोग िन�वत करते है ।

चयन लाइन D0 � A.C D1 � A.C D2 � A.C D3 � A.C

B m0 m1 m4 m5
B m2 m3 m6 m7
िडिजटल D0=B D1= B D2=B D3=B
डाटा इनपुट

इसी �कार चर ‘Aʼ को िडिजटल डाटा इनपु ट मे उपयोग िन�वत करते है ।

चयन लाइन D0 � B.C D1 � B.C D2 � B.C D3 � B.C

A m0 m1 m2 m3
A m4 m5 m6 m7
िडिजटल 0 A 1 A
डाटा इनपु ट

241
 iii. एक 8 x 1 MUX �ारा

IC 74151A एक 8 X 1 MUX है , िजसम� सि�य उ� (active high)आठ­िडिजटल डाटा इनपु ट और तीन­

चयन इनपु ट लाइन� और दो आउटपु ट: एक सि�य (active low) और एक सि�य उ� (active high)
आउटपु ट ह�। उपरो� फ़ं�न म� केवल तीन चयन इनपु ट लाइन� ह� । इनके आठ­िडिजटल डाटा इनपु ट मे िदये
गए िमनटम� (minterms), वाले िडिजटल डाटा इनपु ट लाइनों (m1, m2, m6, और m7) को लॉिजक­1 (और
शेष िडिजटल डाटा इनपु ट लाइनों (m0, m3, m4, और m5) को लॉिजक­0 से जोड़ दे ते है । चयन लाइन� A, B,
और C, और आउटपु ट टिम�नलो पर LED, को धारा िनयं�क �ितरोध �ारा जोड़कर उपरो� फ़ं�न को
स�ािपत करते है । िच� 5.8 मे IC­74151 का िपन आरे ख (pin diagram), फ़ं�न तािलका और IC 74151
का उपयोग करके उपरो� फ़ं�न के िलए, �ॉक आरे ख (block diagram) है ।

iv. एक 16 X 1 MUX �ारा:

IC 74150 एक 16 X 1 MUX है , िजसम� सि�य उ� (active high) सोलह­िडिजटल डाटा इनपु ट और चार­
चयन इनपु ट (select input) लाइन� और एक सि�य (active low) आउटपु ट है ।लेिकन उपरो�
फ़ं�न म� केवल तीन चयन इनपु ट लाइन� ह� । िकसी एक चयन लाइन को लॉिजक­0 या लॉिजक­1 दे कर
सोलह­िडिजटल डाटा इनपु ट मे से केवल आठ का उपयोग िकया जा सकता है । MSB वाले चर को लॉिजक­0
या लॉिजक­1 करना ही उ�म रहता है । यहाँ चयन इनपु ट D, MSB है , तो इसे लॉिजक­0 या लॉिजक­1 दे कर
हटा सकते ह� , (i) यिद ‘Dʼ चर को लॉिजक­0 कर दे , तो पहले आठ िडिजटल डाटा इनपु ट (D0 से D7 तक)
स�म (enabled) हो जाएगे और अ� आठ िडिजटल डाटा इनपु ट अ�म (disable) होंगे। और (ii) यिद D चर
को लॉिजक­1 करे , तो पहले आठ िडिजटल डाटा इनपु ट (D0 से D7 तक) अ�म (disable) होगे और अ�
आठ िडिजटल डाटा इनपु ट स�म (enabled) होंगे। इस �कार हम, 16 X 1 MUX IC, को 8 X 1 MUX के
�प म� �योग कर सकते है। िच� 5.9 मे IC­74150 का िपन आरे ख (pin diagram), फ़ं�न तािलका
(function table) और IC74150 का उपयोग करके उपरो� फ़ं�न के िलए, �ॉकआरे ख (block
diagram) है।

(a) िपन आरे ख (pin diagram)

242
 (b) लॉिजक आरे ख (logic diagram)
स�म इनपुट चयन इनपुट आउटपुट

E. C B A Y
0 0 0 0 D0
0 0 0 1 D1
0 0 1 0 D2
0 0 1 1 D3
0 1 0 0 D4
0 1 0 1 D5
0 1 1 0 D6
0 1 1 1 D7
1 x x x 0
(c) फ़ं�न तािलका

(d) िदए गए बूिलयन फ़ं�न का �ॉकआरे ख

िच� 5.8: IC 74151

243
 (a) IC­74150 का िपन आरे ख (pin diagram)

(b) लॉिजक आरे ख (logic diagram)

स�म इनपुट चयन इनपुट आउटपुट

E. D C B A Y
0 0 0 0 0 D0
0 0 0 0 1 D1
0 0 0 1 0 D2
0 0 0 1 1 D3
244
�मशः

स�म इनपुट चयन इनपुट आउटपुट

E. D C B A Y
0 0 1 0 0 D4
0 0 1 0 1 D5
0 0 1 1 0 D6
0 0 1 1 1 D7
0 1 0 0 0 D8
0 1 0 0 1 D9
0 1 0 1 0 D10
0 1 0 1 1 D11
0 1 1 0 0 D12
0 1 1 0 1 D13
0 1 1 1 0 D14
0 1 1 1 1 D15
1 x x x x 0

(c) फ़ं�न तािलका

(d) िदए गए बूिलयन फं�न का �ॉक डाया�ाम

िच� 5.9: IC 74150

245
 5.1.3 म�ी�े�र वृ� (Multiplexer Tree)

एक बड़ा (n x 1) म�ी�े�र �ा� करने के िलए हम वृ� टोपोलोजी (tree topology) की सहायता से कई छोटे
(m x 1) म�ी�े�र को �व��थत कर िकया जा सकता है , िजसे म�ी�े �र वृ� कहा जाता है , जहां n>m।

उदाहरण : 4 x 1 म�ी�े�र को हम म�ी�े�र वृ� की सहायता से िन� �कार बना सकते है।

i. दो, 2 x 1 म�ी�े �र और एक दो­इनपुट OR गेट।

4 x 1 म�ी�े�र मे चयन इनपु ट की सं�ा दो होती है, और 2 x 1 म�ी�े �र मे केवल एक चयन इनपु ट
होता है, इसिलए दो, 2 x 1 म�ी�े �र के स�म इनपु ट का उपयोग करके दू सरे चयन इनपु ट लाइन के �प
मे �योग िकया जा सकता है। िच� 5.10 मे, जब S1 सि�य स�म (active low enable) इनपु ट
लॉिजक­0 होता है , तब MUX­1 स�म और MUX ­2 अ�म होगा, जब S1 लॉिजक­1 होगा, तब MUX ­2
स�म और MUX ­1 अ�म होता है। चयन इनपु ट S1 और S0 बाइनरी इनपु ट के आधार पर, MUX के इनपु ट
मे से एक इनपु ट को चयन कर आउटपु ट मे भेजता है । 4 x 1 म�ी�े�र की स� तािलका िजसे दो, 2 x 1
म�ी�े �र और एक दो­इनपु ट OR गे ट का �योग करके बनाया है को तािलका 5.5 �ारा समझाया गया है ।
िच� 5.10 मे 4 x 1 MUX को दो, 2 x 1 म�ी�े�र और एक, 2­ इनपु ट OR गे ट का उपयोग करके �ॉक
आरे ख बनाया है ।

तािलका 5.5: 4 x 1 MUX को दो, 2 x1 म�ी�े�र और एक दो, इनपुट OR गेट।

चयन इनपुट

S1 S0 स�म अ�म आउटपुट

0 0 MUX­1 MUX­2 D0
0 1 MUX­1 MUX­2 D1
1 0 MUX­2 MUX­1 D2
1 1 MUX­2 MUX­1 D3

िच�5.10: 4 x 1 MUX को दो, 2 x 1 म�ी�े �र और एक दो ­ इनपुट OR गेट।

ii. तीन, 2 x 1 म�ी�े�र

246
 4 x 1 म�ी�े�र मे चयन इनपु ट की सं�ा दो होती है , और 2 x 1 म�ी�े�र मे केवल एक चयन
इनपु ट है । 4 x 1 म�ी�े �र को तीन 2 x 1 म�ी�े�र से बनाने के िलए तीनों ICs को उिचत
स�म इनपु ट दे कर िच� 5.11 के अनुसार बनाया जाता है । जब S1 और S0 चयन इनपु ट लॉिजक­0 होते
है , तो तीनों ICs का पहले वाला डाटा इनपु ट का चयन होता है , MUX­1 और MUX­2 मे आउटपु ट
(Y1 = D0), (Y2=D2),और और MUX­3 मे आउटपु ट (Y = Y1 = D0) िमलता है। इसी �कार S1 और S0
चयन इनपु ट के अ� बाइनरी के िलए डाटा इनपु ट का चयन होता है िजसे तािलका 5.6 मे िदखाया गया
है ।
तािलका 5.6: 4 x 1 MUX को तीन , 2 x 1 म�ी�े �र से

चयन इनपुट MUX­3 के डाटा इनपुट

S1 S0 MUX­3 का
MUX­1 का MUX­2 का आउटपुट Y
(MUX­3) (MUX­1, MUX­2) स�म
आउटपुट Y1 आउटपुट Y2
MSB LSB
0 0 0 D0 D2 D0
0 1 0 D1 D3 D1
1 0 0 D0 D2 D2
1 1 0 D1 D3 D3
x x 1 x x x

िच� 5.11 मे 4 x 1 MUX को तीन, 2 x 1 म�ी�े �र के उपयोग करके �ॉक आरे ख बनाया है ।

िच� 5.11: 4 x 1 MUX को तीन , 2 x 1 म�ी�े �र से ।

247
 5.1.4 म�ी�े�र के फायदे (Advantages of Multiplexers)

म�ी�े �र के उपयोग से िन�िल�खत फायदे है ­

1. लॉिजक प�रपथ मे जोड़ने वाले तारो (connecting wires) की सं�ा को कम िकया जा सकता है ।
2. लॉिजक प�रपथ बनाने मे लागत कम होने के साथ­साथ प�रपथ की जिटलता को भी कम रहती है ।
3. कई संयोजन प�रपथो का काया��यन (implementation) संभव हो सकता है ।
4. संयोजन प�रपथो का काया� �यन (implementation) करने के िलए k­मैप सरलीकरण की आव�कता
नहीं होती है ।

5.1.5 म�ी�े�र के नुकसान (Disadvantages of Multiplexers)

1. चयन इनपु ट के िलए उपयोग िकए गए �ीिचंग पोट� और I/O िस�ल मे अित�र� दे री (delay) की
आव�कता होती है , जो पू रे म�ी�े �र मे �चार (propagate) होती है ।
2. िजन पोट� का एक ही समय मे उपयोग िकया जा सकता है , उनकी कुछ सीमाए होती है ।

5.1.6 म�ी�े�र के अनु�योग (Application of Multiplexers)

म�ी�े �र का उपयोग िविभ� अनु�योगो मे िकया जाता है , जहाँ एक ही लाइन का उपयोग ब�­डाटा (multi­
data) को �सा�रत करने की ज�रत होती है ।

1. एक संचार �णाली मे संचार नेटवक� और ट� ां सिमशन िस�म दोनों होते ह� । म�ी�े �र का उपयोग करके,
डाटा के �सारण की अनुमित दे कर संचार �णाली की द�ता (efficiency) को बढ़ाया जा सकता है , जैसे
िक आिडयो और वीिडयो डाटा िविभ� चैनलो से िसंगल लाइन या केबल के मा�म से।
2. कं�ू टर मे बड़ी मा�ा मे मेमोरी बनाए रखने के िलए, और कं�ू टर के अ� भागो मे मेमोरी को जोड़ने के
िलए आव�क कापर लाइनों िक सं�ा को कम करने के िलए कं�ू टर मेमोरी मे म�ी�े �र का
उपयोग िकया जाता है ।
3. टे लीफोन नेटवक� मे, म�ी�े�र की मदद से कई आिडयो िस�ल ट� ां सिमशन की एक लाइन पर
एकीकृत (integrated) होते है ।
4. म�ी�े �र का उपयोग िकसी अं त�र� यान या उप�ह के कं�ू टर िस�म से डाटा िस�ल को GSM
उप�ह का उपयोग करके जमीनी �णाली तक प�ं चाने के िलए िकया जाता है ।

5.2 िडम�ी�े�र (Demultiplexers)

िडम�ी�े�र का अथ� है एक को ब�त (one into many) है । िडम�ी�े �र एक �िस� म�म­�रीय

एकीकरण (medium scale integration) एकीकृत प�रपथ है , जो एकल एनालॉग िस�ल या िडिजटल डाटा इनपु ट
को चयन इनपु ट से चयिनत कर कई आउटपु ट मे एक पर अ�े िषत (forwards) करता है ।

248
िडम�ी�े�र एक िवशेष �कार के संयोजन प�रपथ है, िजसका संचालन म�ी�े�र के िवपरीत होता है ।
िडम�ी�े�र मे एक इनपु ट तथा अनेक आउटपु ट होते है। आउटपु ट को चयन करने के िलए चयन (selection)
इनपु ट लाइने होती है । िजं�े िनयं �क (control) लाइन भी कहते है । इसमे िनयं �क (control) का �योग कर
इनपु ट डाटा िकसी भी आउटपु ट लाइन पर �ा� िकया जा सकता है । एक 2n–आउटपु ट DMUX के िलए ‘nʼचयन
लाइनों की आव�कता होती है । अतः चार आउटपु ट लाइन के िलए दो चयन चयन लाइने , और आठ आउटपु ट
लाइन के िलए तीन चयन लाइनो की आव�कता होगी। अतः इसे 1 x 2n DMUX से भी �दिश�त कर सकते है ,
जहां ‘nʼ चयन लाइने है । DMUX एक ब�त ही सुिवधाजनक लॉिजक प�रपथ है िजसका उपयोग एक से अिधक
आउटपु ट संयोजन लॉिजक प�रपथ म� िकया जाता है।

आउटपु ट के आधार पर िडम�ी�े�र को िन� �कार से वग�कृत िकया जाता है :

1. 1 x 2 DMUX (एक चयन इनपु ट)

2. 1 x 4 DMUX (दो चयन इनपु ट)
3. 1 x 8 DMUX (तीन चयन इनपु ट)
4. 1 x 16 DMUX (चार चयन इनपु ट)
5. 1 x 32 DMUX (पाँ च चयन इनपु ट)

DMUX को िडिजटल डाटा िवतरक (data distributor) भी कहा जाता है , �ोंिक यह कई आउटपु ट म� से एक
आउटपु ट इनपु ट डाटा िवत�रत करता है । MUX की तरह DMUX एकीकृत प�रपथों (ICs) म� भी एकीकृत प�रपथ
को स�म (enabled) करने के िलए स�म इनपु ट होता है िजसे सामा� ऑपरे शन के िलए सि�य होना चािहए।
DMUX एकीकृत प�रपथों (ICs) म� भी उपल� है । कुछ सामा� उपल� पैकेज तािलका 5.7 म� िदए गए ह� ।

तािलका 5.7: DMUX एकीकृत प�रपथों

IC number Descriptions
74138 One 1X8 DMUX with 3-data select lines. Output is inverted input.
74139 Dual 1X4 DMUX with 2-data select lines. Output is complemented.
74154 One 1X16 DMUX with 4-data select lines. Output is same as input.
74155 Dual 1X4 DMUX with 2-data select lines. Two outputs – one is
complemented and other is same as input.
74159 One 1X16 DMUX with 4-data select lines. Output is same as input
open collector.

5.2.1 िडम�ी�े�र िडजाइन (Demultiplexer Design)

1 x 2 DMUX मे एक डाटा इनपु ट (D), एक चयन इनपु ट िपन (S0), एक स�म (enable) िपन (E) और दो
आउटपु ट िपने (Y0,Y1) होते है , को िडजाइन करने के िलए िन�िल�खत चरणो से गु जरना होगा, जो िन�वत है ­

1. एक 1 x 2 DMUX को िडजाइन करने के िलए पहले स� तािलका (truth table) बनाएगे ।

249
 इनपुट

इनपुट आउटपुट िट�िणयां

सि�य िन� स�म इनपुट
चयन / िनयं�क Comments
(active low enable) डाटा
Select /control
(E ) S0 D Y1 Y0
0 0 0 0 0
0 0 1 0 1
एकीकृत प�रपथ (IC) स�म
0 1 0 0 0
0 1 1 1 0
1 1 0 0 0 एकीकृत प�रपथ (IC) अ�म

2. उपरो� स� तािलका से आउटपु ट को SOP फॉम� िलखते है ­

Y0 (E, S 0 , D) � � m ( 1 ) ; Y (E, S
1 0 , D) � � m( 3)
3. k­मै प सरलीकरण �ारा �ा� बू िलयन �ंजक ।

Y0 (E, S 0 , D) � E. S 0 . D Y1 (E, S 0 , D) � E. S 0 . D

उपरो� सरलीकरण बू िलयन �ंजक के िलए �ॉक आरे ख और लॉिजक प�रपथ (logic circuit) िच�
5.12 मे िडजाइन िकया गया है ।

िच�5.12: 1 x 2 DMUX का �ॉक डाया�ाम और लॉिजक प�रपथ

इसी �कार हम अ� DMUXs के लॉिजक प�रपथो को िडजाइन कर सकते है।

िच� 5.12 मे 1 x 2 DMUX मे सि�य स�म (active low enable) इनपु ट है , जब स�म (enable) इनपु ट
को लॉिजक­1 पर सेट िकया जाता है , तो DMUX अ�म हो जाता है , और आउटपु ट मे डाटा नहीं िमलेगा, चाहे चयन

250
इनपु टऔर डाटा इनपु ट कुछ भी हो। �ोिक दोनों AND गे टो का एक इनपु ट लॉिजक­0 है । इसिलए DMUX को
स�म (enable) बनाने के िलए इसे लॉिजक­0 पर सेट करना होगा। जब DMUX स�म (enable) हो, और चयन
इनपु ट (S0) को लॉिजक­0 कर दे ,तो ऊपर वाले AND गे ट का चयन इनपु ट लॉिजक­0 और नीचे वाला AND
का चयन इनपु ट पर लॉिजक­1 होगा, इस �कार ऊपर वाला AND गे ट का आउटपु ट डाटा इनपु ट ‘Dʼ पर िनभ�र
नहीं करे गा, वह हमेशा लॉिजक­0 आउटपु ट ही दे गा, और नीचे वाले AND गे ट का आउटपु ट ‘Dʼ डाटा पर िनभ�र
करे गा, और आउटपु ट D होगा।

5.2.2 बूिलयन फ़ं�न काया��यन (Boolean Function Implementation)

डीम�ी�े�र का उपयोग एक से अिधक CSOP फ़ं�न को काया� �यन (implementation) करने के िलए
िकया जाता है ।

उदाहरण: बू िलयन फ़ं�न

Y1 (A, B, C) �� m (0, 2, 3, 6)
Y (A, B, C) � � m (1, 5, 6, 7)
2

Y (A, B, C) � � m (3, 4, 5)
3

को िन� डीम�ी�े�र और NAND गे ट की सहायता से काया� �यन करे ।

i. 1x4 ii. 1x8 और iii. 1 x 16

i. दो 1 x 4 DMUX और NAND गेट

IC74139 एक,एक –लाइन­से –चार लाइन (1 X 4 DMUX), सि�य उ� चयन इनपु ट, सि�य स�म
(enabled) इनपु ट, और सि�य आउटपु ट (active low output) है, उपरो� अिभ���यों म� केवल
तीन चयन इनपु ट और आठ आउटपु ट ह� , लेिकन IC 74139 म� केवल चार आउटपु ट लाइने ह�। शेष चार
आउटपु ट का िव�ार हम एक और 1 X 4 DMUX के स�म (enabled) इनपु ट को एक चयन / िनयं �ण इनपु ट
के �प म� कर सकते है , जैसे िक तािलका 5.8 म� िदखाया गया है।
तािलका 5.8
स�म इनपुट चयन इनपुट िट�िणयां
EN B A Comments
0 0 0 सि�य स�म (active low
0 0 1 enabled) इनपु ट ऊपर वाले DMUX को
0 1 0 स�म, और नीचे वाले DMUX को अ�म
0 1 1 करे गा।
1 0 0 सि�य स�म (active low
1 0 1 enabled) इनपु ट ऊपर वाले DMUX को
1 1 0 अ�म, और नीचे वाले DMUX को स�म
1 1 1 करे गा।

इसिलए, दो 1 X 4 DMUX को 1 X 8 DMUX म� प�रवित�त िकया जा सकता है जैसा िक िच� 5.13 म� िदखाया
गया है ।
251
 (a)िपन डाया�ाम

(b)लॉिजक डाया�ाम

स�म इनपुट चयन इनपुट सि�यिन�आउटपुट

G1 B A 1Y0 1Y1 1Y2 1Y3
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
1 x x 1 1 1 1

(c)फं�न तािलका

252
 (d)िदए गए फं�न का �ॉक डाया�ाम।
िच� 5.13: IC 74139

ii. एक 1X 8 DMUX और NAND गेट:

IC74138 एक, एक­लाइन­से ­आठलाइन (1 X 8) DMUX है , िजसम� सि�य (active low output)
आउटपु ट ह�। तीन NAND गे ट्स के इनपु ट म� उपरो� म�ी आउटपु ट फं�न को जोड़ते है । िच� 5.14 म�
उपरो� फ़ं�नको IC74138 और NAND गे ट्स के साथ काया� ��त (implement) िकया गया है ।

(a)िपन डाया�ाम

253
 (b)लॉिजक डाया�ाम

स�म इनपुट चयन इनपुट सि�य िन� आउटपुट

G2B G2A G1 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 1 0 0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 0 1 1 1 1 1 1
0 0 1 0 1 0 1 1 0 1 1 1 1 1
0 0 1 0 1 1 1 1 1 0 1 1 1 1
0 0 1 1 0 0 1 1 1 1 0 1 1 1
0 0 1 1 0 1 1 1 1 1 1 0 1 1
0 0 1 1 1 0 1 1 1 1 1 1 0 1
0 0 1 1 1 1 1 1 1 1 1 1 1 0
x x 0 x x x 1 1 1 1 1 1 1 1
x 1 x x x x 1 1 1 1 1 1 1 1
1 x x x x x 1 1 1 1 1 1 1 1

(c)फं�न तािलका

254
 (d)िदए गए फं�न का �ॉक डाया�ाम।

िच� 5.14: IC 74138

iii. एक 1 X 16 DMUX और NAND गेट:

IC 74154 एक 1 X 16 DMUX है, िजसम� सि�य (active low) आउटपु ट ह� (जैसा िक आउटपु ट पर
छोटे सक�ल �ारा िदखाया गया है )। इसिलए CSOP फ़ं�न को काया� �यन (implementation) करने के
िलए NAND गे ट की आव�कता होगी। उपरो� �ंजन (expressions) म� केवल तीन चयन – चर और आठ
आउटपु ट ह� । 1 X 16 DMUX मे सोलह आउटपु ट होते है , सोलह म� से, िक�ीआठआउटपु ट का उपयोग,एक
चयन इनपु ट को लॉिजक­0 या लॉिजक­1दे कर िकया जा सकता है । यिद हम अं ितम चर ‘Dʼ को MSB के �प
म� मानकर हटा लेते ह� , यहाँ हटाने का मतलब इसे लॉिजक­0 या लॉिजक­1 से जोड़ना होगा।

यिद अं ितम चर ‘Dʼ को लॉिजक­0 द� गे , तो DMUX मे पहले आठ आउटपु ट (Y0 से Y7) सि�य (active
low), तथा अ� सि�य उ� (active high) होंगे। इस �कार हम उपरो� फ़ं�नो को 1 X 16 DMUX के
पहले आठ आउटपु ट का उपयोग कर अ� को छोड़ दे ते है ।
और यिद MSB चर ‘Dʼ को लॉिजक ­1 द� गे , तो DMUX मे बाद वाले आठ आउटपु ट (Y8 से Y15) सि�य
(active low), और अ� सि�य उ� (active high) होंगे। इस �कार हम उपरो� फ़ं�नो को 1 X 16
DMUX के बाद वाले आठ आउटपु ट का उपयोग कर अ� को छोड़ दे ते है । िच� 5.15 म� उपरो� म�ी
आउटपु ट फ़ं�न को IC 74154 और NAND गे ट्स के साथ काया� ��त (implement) िकया गया है ।

255
 (a) िपन डाया�ाम

(b) लॉिजक डाया�ाम

256
स�म
चयन इनपुट सि�य आउटपुट
इनपुट डाटा
E D C B A 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
0 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
0 1 X x x x 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 0 X x x x 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 x x x x 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
(c)फं�न तािलका

(d)) IC­74154 और तीन ­ NAND गेट्स का उपयोग करके िदए गए फं�न का �ॉक डाया�ाम।

िच� 5.15: IC 74154

257
 5.2.3 डीम�ी�े�र वृ� (Demultiplexer Tree)

म�ी�े �र वृ� की तरह, िडम�ी�े�र वृ� से भी बड़ा िडम�ी�े�र (1 x 2n) �ा� करने के िलए वृ�
टोपोलोजी मे कई छोटे िडम�ी�े �र को �व��थत कर िकया जा सकता है, िजसे िडम�ी�े�र वृ� कहा जाता
है ।

उदाहरण : 1 x 4 िडम�ी�े�र को हम िडम�ी�े�र वृ� की सहायता से िन� �कार बना सकते है।

iii. दो, 1 x 2 िडम�ी�े�र।

दोनों 1 x 2 िडम�ी�े�र के ‘Dʼ डाटा इनपु ट एक साथ जोड़े । और चयन इनपु ट (S0) को भी एक
साथ जोड़े । दू सरे चयन इनपु ट MSB (S1) को दोनों 1 x 2 िडम�ी�े�र के स�म इनपु ट मे इस
तरह जोड़ते है िक जब ‘S1ʼ लॉिजक­0 हो,तो DMUX­1 स�म हो और DMUX­2 अ�म, और जब
‘S1ʼ लॉिजक­1 हो तो DMUX­1 अ�म हो और DMUX­2 स�म। िच� 5.16 मे दो 1 x 2
िडम�ी�े�र की सहायता से 1 x 4 िडम�ी�े�र का लॉिजक आरे ख बनाया गया है।

िच� 5.16: 1 x 4 DMUX को दो, 1 x 2 DMUX से

छोटे िडम�ी�े �र (DMUX) का उपयोग करके बड़ा म�ी�े�र (DMUX) को िन� �कार से
काया� ��त करते है ­

258
एक­�र काया��यन (one­level implementation)

16 x 1 DMUX को दो,1 x 8 DMUX से

�थम­�र
1 x 8 DMUX: 2
1 x 16
16
�2
8

िच� 5.17 मे 16 x1 DMUX को दो, 1 x 8 DMUX से िडजाइन िकया गया है ।

िच� 5.17: 1 x 16 DMUX को दो,1 x 8 DMUX से

दो ­लेवल काया��यन (two­level implementation)

i. 1 x 16 िडम�ी�े�र (DMUX) को पाँ च, 1 x 4 िडम�ी�े �र (DMUX)

दू सरे ­ �र �थम­ �र

1 x 16 1 x 4 DMUX: 1 1 x 4 DMUX: 4
4 16
�1 �4
4 4
259
 िच� 5.18 मे 1 x 16 िडम�ी�े�र (DMUX) को पाँ च, 1 x 4 िडम�ी�े�र (DMUX)
से िडजाइन िकया गया है ।

िच� 5.18: 1 x 16 िडम�ी�े �र (DMUX) को पाँच , 1 x 4 िडम�ी�े�र (DMUX)

तीन –�र काया��यन (three­level implementation)

i. 1 x 16 िडम�ी�े �र (DMUX) को चार, 1 x 4 िडम�ी�े �र (DMUX),और तीन, 1 x 2
िडम�ी�े�र (DMUX)

तीसरे ­�र दू सरे ­�र �थम ­ �र

1 x 2 DMUX: 1 1 x 2DMUX: 4 1 x 4 DMUX: 4
1 x 16
2 4 16
�1 �2 �4
2 2 4

िच� 5.19 मे एक 1 x 16 िडम�ी�े �र (DMUX) को चार, 1 x 4 िडम�ी�े �र (DMUX),

तीन, 1 x 2 िडम�ी�े �र (DMUX) की सहायता से बनाया गया है।

260
 िच� 5.19: 1 x 16 िडम�ी�े �र (DMUX) को चार, 1 x 4 िडम�ी�े�र (DMUX),
पाँच, 1 x 2 िडम�ी�े�र (DMUX)

चार ­�र काया��यन ( four­level implementation)

i. 1 x 16 िडम�ी�े�र (DMUX) को प�ह, 1 x 2 िडम�ी�े �र (DMUX)
चोथे ­�र तीसरे ­�र दू सरे ­�र �थम­�र
1 x 2DMUX: 1 1 x 2DMUX: 2 1 x 2DMUX: 4 1 x 2DMUX: 8
1 x 16
2 4 8 16
�1 �2 �4 �8
2 2 2 2

िच� 5.20 मे एक 1 x 16 िडम�ी�े�र (DMUX) को प�ह, 1 x 2 िडम�ी�े �र (DMUX)

की सहायता से बनाने का �ॉक आरे ख है ।

261
 िच� 5.20: 1 x 16 िडम�ी�े �र (DMUX) को प�ह, 1 x 2 िडम�ी�े�र (DMUX)
262
 5.2.4 िडम�ी�े�र के फायदे (Advantages of Demultiplexers)

िडम�ी�े�र के उपयोग से िन�िल�खत फायदे है ­

1. म�ी�े �र और िडम�ी�े�र संयोजन की मदद से संचार �णाली की द�ता (efficiency) मे सुधार

िकया जा सकता है ।
2. इसका काय� म�ी�े�र के िब�ुल िवपरीत है।
3. इसका उपयोग सुर�ा �णािलयों मे िवसंकेतक (decoder) के �प मे िकया जा सकता है ।
4. म�ी�े �र और िडम�ी�े �र के संयोजन का उपयोग आिडयो या वीिडयो संकेतो के �सारण के िलए
िकया जाता है ।

5.2.5 िडम�ी�े�र के नुकसान (Disadvantages of Demultiplexers)

1. ब� डिवड् थ की बबा�दी हो सकती है ।

2. िस�ल के समकालन (synchronization) के कारण िवलंब हो सकता है।

5.2.6 िडम�ी�े�र के अनु�योग (Application of Demultiplexers)

िडम�ी�े�र का उपयोग िविभ� अनु�योगो मे िकया जाता है ,जहाँ एक ही डाटा को चयन इनपु ट की सहायता से
ब�­ लाइन मे �सा�रत करने की आव�कता होती हो ।

1. िडम�ी�े�र का उपयोग िनयं �ण �णाली, माइ�ो�ोसेसरों (microprocessors) मे कई संकेतो से

एकल िस�ल को स�म या चयन करने के िलए िकया जाता है ।
2. िडम�ी�े�र का उपयोग I/O उपकरणो के डाटा �िटं ग को चुनने के िलए िकया जाता है ।
3. मे मोरी िडकोिडं ग के िलए िविभ� ब� कों (banks) का चयन करना।
4. बु िलयन फं�न को काया� �यन करने के िलए।
5. संयोजन सिक�ट की िडजाइिनंग करने के िलए। ।
6. सुर�ा के िलए िनगरानी �णाली करने के िलए। ।
7. इनका उपयोग ATM पैकेट के �सारण मे िकया जाता है ।

म�ी�े�र (MUX) ओर िडम�ी�े �र (DMUX) मे तुलना

पैरामीटर म�ी�े�र (MUX) िडम�ी�े�र (DMUX)

लॉिजक सिक�ट संयोजक संयोजक
िडिजटल डाटा इनपु ट की 2n (n = चयन इनपु ट) 1
सं�ा
चयन इनपु ट िक सं�ा n n
िडिजटल डाटा आउटपु ट की 1 2n (n = चयन इनपु ट)
सं�ा

263
�मश:
पैरामीटर म�ी�े�र (MUX) िडम�ी�े�र (DMUX)
इनपु ट / आउटपु ट लाइन तथा 2n/1 1/2n
सेले� लाइन से सं�� (n = चयन इनपु ट) (n = चयन इनपु ट)
संचालन का िस�ा� अिधक ­ से ­ एक (many­into­ एक ­ से ­ अिधक (one­into­
one) या िडिजटल डाटा चयनकता� many) या िडिजटल डाटा िवत�रत
अनु�योग टाइम िडिवजन ��ी�े ��ंग टाइम िडिवजन ��ी�े ��ंग
(TDM) मे भेजने वाले छोर पर (TDM) मे �ा� करने वाले छोर पर

5.3 िवसं केतक (Decoders)

िवसंकेतक (decoder) एक संयोजन प�रपथ है , जो, n िबट बाइनरी सूचना को 2n आउटपु ट लाइन मे प�रवत��रत
करता है। एक िवसंकेतक (decoder) एक DMUX के समान है,पर इसमे कोई िडिजटल डाटा इनपु ट नहीं होता है ,
केवल n­चयन इनपु ट और 2n आउटपु ट होते है । चयन इनपु ट के आधार पर इस प�रपथ को n X 2n िवसंकेतक
(decoder) से �दिश�त करते है। एक 1 X 4 DMUX को 2 X 4 िवसंकेतक (decoder) के �प म� DMUX के
िडिजटल डाटा इनपु ट को लॉिजक­1 इनपु ट दे कर उपयोग िकया जा सकता है । एक 2 X 4 िवसंकेतक (decoder)
को एक 1 X 4 DMUX के �प मे िवसंकेतक (decoder) के स�म (enabled) इनपु ट को िडिजटल डाटा इनपु ट
मानकर िकया जा सकता है । इसिलए, िवसंकेतक (decoder) एक ब�त ही सुिवधाजनक लॉिजक
(convenientlogic) प�रपथ है ,िजसका उपयोग संयोजन लॉिजक प�रपथ को िडजाइन करने म� िकया जाता है ।
आमतौर पर उपयोग िकए जाने वाले कुछ िडकोडर बाइनरी­से–ऑ�ल (3 X 8) िवसंकेतक (decoder), बाइनरी­
से – डे िसमल (4 X 16) िवसंकेतक (decoder), BCD–से– डे िसमल (4 X 10), िवसंकेतक (decoder) और BCD–
से­सेवन सेगम�ट िवसंकेतक (decoder) है ।

िवसंकेतक (decoder)­ड� ाइवर भी एकीकृत प�रपथों (ICs) मे उपल� ह� ।कुछ सामा� उपल� िवसंकेतक
(decoder) ICs तािलका 5.9 म� िदए गए ह�।

तािलका 5.9: कुछ सामा� उपल� िवसं केतक (decoder ICs)

IC number Descriptions
7441 BCD–to-decimal decoder-nixie driver
7442 BCD–to-decimal decoder
7443 Excess 3 to decimal decoder
7445 BCD–to-decimal decoder-driver.
7446 BCD–to-seven segment decoder- drivers (30 V output), drives a
common-anode indicator.
7447 BCD–to-seven segment decoder- drivers (15 V output)
7448 BCD–to-seven segment decoder- drivers drives a common-
cathode indicator.
74141 BCD–to-decimal decoder- driver
74145 BCD–to-decimal decoder- driver

264
 5.3.1 बूिलयन फ़ं�न काया��यन (Boolean Function Implementation):

डीम�ी�े�र की तरह िवसंकेतक (decoder) का उपयोग एक से अिधक CSOP फ़ं�न को काया� �यन
(implementation) करने के िलए िकया जाता है ।

उदाहरण: बू िलयन फ़ं�न

Y1 (A, B, C) � � m (0, 2, 3, 6)
Y2 (A, B, C) � � m (1, 5, 6, 7)
Y3 (A, B, C) � � m (3, 4, 5)
को िन� िवसंकेतक (decoder) और NAND गे ट की सहायता से काया� �यन करे ।

i. 2x4 ii. 3x8 और iii. 4 x 16

i. दो 2 X 4 िवसं केतक (decoder) और NAND गेट:

IC 74139 एक, दो ­ लाइन ­ से – चार लाइन (2 X 4 Decoder), सि�य उ� चयन इनपु ट, सि�य
स�म (enabled) इनपु ट, और सि�य िन� आउटपु ट है । उपरो� अिभ���यों म� केवल तीन चयन इनपु ट
और आठ आउटपु ट ह� , लेिकन IC 74139 म� केवल चार आउटपु ट ह� । शेष चार आउटपु ट का िव�ार एक और
2 X 4 िवसंकेतक (decoder) का उपयोग कर िकया जाता है । दोनों िवसंकेतक (decoder) के स�म
(enabled) इनपु ट को एक चयन / िनयं �ण इनपु ट के �प म� कर� गे , जैसे िक तािलका 5.10 म� िदखाया गया है ।

तािलका 5.10

स�म इनपुट चयन इनपुट िट�िणयां

EN B A Comments
0 0 0
सि�य स�म (active low enabled) इनपु ट ऊपर
0 0 1
वाले Decoder को स�म, और नीचे वाले Decoder को
0 1 0
अ�म करे गा।
0 1 1
1 0 0
सि�य स�म (active low enabled) इनपु ट ऊपर
1 0 1
वाले Decoder को अ�म, और नीचे वाले Decoder को
1 1 0
स�म करे गा।
1 1 1

इसिलए, दो 2 X 4 िवसंकेतक (decoder) को 3 X 8 िवसंकेतक (decoder) म� प�रवित�त िकया जा सकता है ।

265
 ii. एक 3 X 8 िवसं केतक (Decoder) और NAND गेट

IC 74138 एक, तीन–लाइन­से­आठलाइन (3 X 8) Decoder है , िजसम� सि�य (active low output)

आउटपु ट ह� ।तीन NAND गे ट्स के इनपु ट म� उपरो� म�ी आउटपु ट फं�न को जोड़े । िच� 5.14 म�
उपरो� फ़ं�न को IC 74138 और NAND गे ट्स के साथ काया� ��त (implement) िकया गया है ।

iii. एक 4 X 16 िवसंकेतक (Decoder) और NAND गेट

IC 74154 एक 4 X 16 decoder है , िजसम� सि�य (active low) आउटपु ट ह� (जैसा िक आउटपु ट पर

छोटे सक�ल �ारा दशा� या गया है)। इसिलए NAND गे ट की आव�कता होगी। उपरो� �ंजक
(expressions) म� केवल तीन चयन –चर और आठ आउटपुट ह� । 4 X 16 मे सोलह आउटपु ट होते है , सोलह म�
से, िक�ीं आठ आउटपु ट का उपयोग इनपु ट के चयन के आधार पर िकया जा सकता है । यिद हम पहले तीन
चर को िनयं �ण इनपु ट के �प म� और अं ितम चर ‘Dʼ को MSB के �प म� लेते ह� , और MSB को लॉिजक­0
द� गे , इसका मतलब है िक िवसंकेतक (Decoder) मे पहले आठ आउटपु ट (Y0 से Y7) सि�य (active
low) होंगे, अ� सि�य उ� (active high) होंगे । इस �कार हम उपरो� फ़ं�नो को 4 X 16 Decoder
के पहले आठ आउटपु ट का उपयोग कर अ� को छोड़ सकते है , और यिद MSB को लॉिजक­1 द� गे , इसका
मतलब है िक िवसंकेतक (Decoder) मे बाद वाले आठ आउटपु ट (Y8 से Y15) सि�य (active low)
होंगे, अ� सि�य उ� (active high) होंगे । इस �कार हम उपरो� फ़ं�नो को 4 X 16 िवसंकेतक
(Decoder) के बाद वाले आठ आउटपु ट का उपयोग कर अ� को छोड़ िदया जाएगा। िच� 5.15 म� उपरो�
म�ी आउटपु ट फ़ं�न को IC 74154 और NAND गे ट्स के साथ काया� ��त (implement) िकया गया है ।

5.3.2 िवसं केतक वृ� (Decoder Tree)

िवसंकेतक वृ� (decoder tree)से भी एक बड़ा िवसंकेतक, वृ� टोपोलोजी अनुसार कई छोटे िवसंकेतक को
�व��थत कर बनाया जा सकता है , िजसे िवसंकेतक (decoder tree) वृ� कहा जाता है ।

उदाहरण : 2 x 4 िवसंकेतक (decoder)को हम िवसंकेतक वृ� (decoder tree) की सहायता से िन�

�कार बना सकते है।

i. दो, 1 x 2 िवसं केतक (decoder)

दोनों 1 x 2 िवसंकेतक (decoder)के चयन इनपु ट ‘S0ʼ को भी एक साथ जोड़े । दू सरे चयन इनपु ट
MSB ‘S1ʼ को दोनों 1 x 2 िवसंकेतक (decoder)के स�म इनपु ट मे इस तरह जोड़ते है िक जब ‘S1ʼ
लॉिजक­0 हो तो िवसंकेतक­1 (decoder­1) स�म हो और िवसंकेतक­2 (decoder­2) अ�म, और
जब ‘S1ʼ लॉिजक­1 हो तो िवसंकेतक­1 (decoder­1) अ�म हो और िवसंकेतक­2 (decoder­2)
स�म। िच� 5.21 मे दो 1 x 2 िवसंकेतक (decoder) की सहायता से 2 x 4 िवसंकेतक (decoder)
का लॉिजक आरे ख बनाया गया है।

266
 िच� 5.21: 2 x 4 िवसं केतक (decoder) को दो,1 x 2 decoder से

इस �कार छोटे िवसंकेतक (decoder) का उपयोग करके बड़ा िवसंकेतक (decoder) को िन� �कार से
काया� ��त करते है ­

एक­लेवल काया��यन (one­level implementation)

ii. 4 x 16 िवसंकेतक (decoder) को दो, 3 x 8 िवसंकेतक (decoder)

�थम लेवल

4 x 16 3 x 8 Decoder: 2
16
�2
8
कुल इनपु ट कुल इनपु ट
64 64

िच� 5.22 मे 4 x 16 िवसंकेतक (decoder) को दो, 3 x 8 िवसंकेतक (decoder) की सहायता से

बनाया गया है ।

267
 िच� 5.22: 4 x 16 िवसं केतक (decoder) को दो, 3 x 8 िवसं केतक (decoder) से

दो ­लेवल काया��यन (two­level implementation)

i. 4 x 16 िवसं केतक (decoder) को पाँच, 2 x 4 िवसं केतक (decoder) से

ि�तीय लेवल �थम लेवल

2 x 4 Decoder: 1 2 x 4 Decoder: 4
4 x 16
4 16
�1 �4
4 4
कुल इनपु ट कुल इनपु ट
कुल इनपु ट 8 48
64 कुल इनपु ट = 56

िच� 5.23 मे 4 x 16 िवसंकेतक (decoder) को पाँ च, 2 x 4 िवसंकेतक (decoder) से िडजाइन िकया गया है।एक
4 x 16 िवसंकेतक (decoder) मे कुल इनपु ट की सं�ा = 4 x 16 = 64। यहाँ कुल इनपु ट की सं�ा 64 से 56 हो
गयी है ।

268
 (a)4 x 16 िवसं केतक (decoder)

(b)पाँच,2 x 4 िवसं केतक से 4 x16.

िच� 5.23
ii. दो–लेवल बाइनरी िवसं केतक (two­level binary decoder)

4­िबट बाइनरी िवसंकेतक (two­level binary decoder) मे कुल इनपु ट की सं�ा = 4 x 16 = 64,िच� 5.24
(a) मे िदखाया गया है । दो­लेवल िडकोिडं ग की सहायता से िडजाइन करने पर कुल इनपु टो की सं �ा घट

269
 जाती है , जैसे िक िच� 5.24 मे िदखाया गया है । इनपु टो की सं�ा कम होने से लॉिजक प�रपथ मे हाड� वेयर
(hardware) कम �योग होता है , और लॉिजक प�रपथ िडजाइन स�े हो जाते है।

िच� 5.24: 4 x 16 िवसं केतक, दो–लेवल 4 िबट बाइनरी िवसं केतक का �ॉक डाया�ाम

िच� 5.25: ि�तीय लेवल : 4 x 16 िवसं केतक (decoder)

270
4 x16 िवसंकेतक (decoder) को दो­लेवल िडकोिडं ग से िडजाइन करने के िलए AB िवसंकेतक (decoder)और
CD िवसंकेतक (decoder)की आव�कता होती है , िजसे �थम –लेवल की िडकोिडं ग कहते है । इन दो �थम –
लेवल िवसंकेतक (decoder)का आउटपु ट ि�तीय­लेवल िडकोिडं ग के इनपु ट से िच� 5.25 के अनुसार 4 x 16
िवसंकेतक (decoder) िडजाइन िकया जाता है।

इस �कार एक 4 x16 िवसंकेतक (decoder) मे कुल इनपु ट की सं�ा = 4 x 16 = 64, दो­लेवल िडकोिडं ग मे
घटकर 48 हो जाती है ।

एक­�र िडकोिडं ग दो­�र (two­level) िडकोिडं ग िडजाइन

िडजाइन �थम �र (level) ि�तीय �र (level)

AB िडकोडर CD िडकोडर आउटपु ट िडकोडर

कुल इनपु ट कुल इनपु ट कुल इनपु ट
4 x 16
8 8 32
16 32
64 48

ब�­�र िवसंकेतक (multi­level decoder) को िडजाइन करने के सामा� िनयम ­

1. सारे इनपु ट चरो को सूचीब� करे ।

2. इनपु ट चरो को सुिवधानुसार दो और दो से आगे के िडकोडर मे �व��थत करे ।
3. ��ेक समूह के िलए िवसं केतक (decoder) िडजाइन करे ।

5.4 िड��े िडवाइस (Display Devices):

5.4.1 िडिजटल िड��े यु ��याँ (digital display devices)
िडिजटल प�रपथ के इनपु ट एवं आउटपु ट, बाइनरी िडिजट के कोड होते है । ये बाइनरी िडिजट के कोड हमे अ�र
(letter) तथा आं िकक सं�ा (memericals) के �प मे िड��े िकए जाते है , िज�े िडिजटल िड��े यु ��याँ
(digital display devices) कहते है । ये दो �कार की होते है –

1. �े नर (planar)
2. नॉन­�े नर (non­planar)

पैरामीटर �े नर (planar) यू िनट नॉन­�े नर (non­planar)

भू िमका
सभी एक तल (same plane) मे होते है सभी िविभ� तल (differen tplane) मे होते है।
(character)
िड��े इकाई
�कािशत सेगमे �ल (illuminated segmantal) :
(display गैसीय िड�चाज� पर आधा�रत होते है।
डॉट­मै िट� � टाइप (dot matrix type)
unit)
7­ से गम�ट िड��े , 14­ से गम�ट िड��े (segment
उदाहरण disply) 3 x 5 डॉट­मै िट� �, िन�ी �ूब (nixie tube)
5 x 7 डॉट­मै िट� �, LED, LCD इ�ािद।

271
 1. �काश उ�ज�क डायोड (light emitting diode)

LED िडिजटल िड��े यु ��याँ (digital display units) मे सबसे मह�पू ण� यु �� है । LED एक �कार का
�काश उ�ज�क डायोड है , जो अ� बायस (forward bios) मे �काश उ�िज�त करता है । यह ि�या डायोड मे
PN जोड़ (junction) के समीप मु� इले��ोन् (free electrons) तथा हो� (holes) के पु नः संयोजन
(recombination) के कारण होती है । समा�तः LED को बनाने के िलए िसिलकॉन तथा जम�िनयम का �योग
नहीं िकया जाता है �ोिक इन अध�चालको (semiconductors) से बने जोड़ (junction) पर अिधक गम� तथा
�काश कम िदखता है । LED िसिलकॉन तथा जम�िनयम से न बनकर गै िलयम, आस�िनक तथा फॉ�ोरस से
िमलकर बना होता है । जो LED गै िलयम आस�िनक की सहायता से बनी होती है , वे लाल (red) रं ग उ�िज�त
करती है , गै िलयम फॉस्इड वाली हरा (green) रं ग उ�िज�त करती है । LED का �योग िडिजटल िड��े
यु ��याँ (digital display devices) जैसे 7­ सेगम�ट िड��े , 14 ­ सेगम�ट िड��े , अथवा डॉट­मैिट� �, िड��े
इ�ािद मे होता है । LED का �चलन वो�े ज (operating voltage) 12 वॉ� तथा धारा िनयं �ण (current
limit) 20 mA है । अिधक िवधुत खपत के कारण बड़े �दश�न यु ��यों मे इनका उपयोग नहीं िकया जाता है ।
अत: इसकी आव�कता की पू ित� के िलए गै स यु � �ा�मा उपयोग मे लाये जाते है । इनकी िवधुत खपत
साधारण LED की अपे�ा कम होती है । LED सबसे �ादा इ�े माल िकया जाने वाला िड��े िडवाइस है ,
�ोंिक यह िवधुत ऊजा� को सीधे �काश ऊजा� म� प�रवित�त कर दे ता है ।

LED के लाभ

i. कम वो�े ज (2 से 5V) तथा कम धारा (5 mA से 20 mA)

ii. कम पावर की िवधुत खपत करना (10 mW से 150 mW)
iii. आन आफ �ीिचंग ब�त तेज (fast) है ।

LED के दोष

i. LCD की अपे �ा अिधक पावर �य

ii. LCD की अपे �ा अिधक कीमत
iii. अिधक �काश मे LED का �काश आसानी से नहीं िदखाई दे ता है।

2. �व ि��ल िड��े (liquid crystal display)

LED की भां ित ही �व ि��ल िड��े (liquid crystal display: LCD) का उपयोग अ�र (letter) तथा आं िकक
सं�ा (numericals) को िड��े करने मे िकया जाता है । LCD मे LED की अपे�ा पावर की �ित (power
loss) कम होती है । अतः LCD को उस �थान पर �योग िकया जाता है जहां पावर की �ित (power loss) की
सम�ा हो। जैसे कैलकुलेटर, िडिजटल घिड़या इ�ािद। LCD ती� �काश मे अिधक चमकते है , जबिक LED
ती� �काश मे आसानी से नहीं िदखाई दे ता है। LCD का जीवन काल (life time) कम होता है तथा इसे प�रपथ
(circuit) मे �योग करना किठन होता है । LCD, AC वो�े ज �ारा �चािलत होते है िजसकी आिवित� 30 Hz के
म� होती है । ये दो �कार के होते है ­
i. डायनैिमक �ेट�रं ग टाइप (dynamic scattering type)
ii. फी� इफे� टाइप (field effect type)

272
 डायनैिमक �ेट�रं ग टाइप फी� इफे� टाइप
पैरामीटर
(dynamic scattering type) (field effect type)

डायनैिमक �ेट�रं ग टाइप

संरचना आसान संरचना होती है । (dynamic scattering type) से जिटल होती
है ।
डायनैिमक �ेट�रं ग टाइप
(dynamic scattering type) से कम पावर
पावर लॉस ­
�ित होती है । तथा इसका �चालन वो�े ज भी
कम होता है।
दो �ास सीटों के म� मे �व ि��ल की
भूिमका एक परत होती है । �ास सीटों के अं दर की
­
(character) तरफ ट� ां �र� ट कनड��व कोिटं ग की जाती
है जो इले��ोड़ का काम करते है ।
�यु � िकए जाने वाला �व ि��ल पदाथ�
िड��े यु��
ये सा ओरगिनक क�ाउ� होता है जो �व
(display ­
अव�था मे होने पर �काशीय गु ण �दिश�त
unit)
करता है ।
जब सेल के िवधुत च� का अं ितम िह�े
(terminal) पर िवधुत वाहक बल �यु �
िकया जाता है तब िवधुत �े� के �भाव से
उ�न परमाणुवीय �ेट�रं ग के कारण
उदाहरण िन�ी �ूब (nixie tube)
�काश सभी िदशाओ मे फैल जाता है तथा
LCD सेल चमकने लगता है । यह �ि�या
डायनैिमक �ेट�रं ग
(dynamic scattering) कहलाती है।

LCD का उपयोग उन सभी काय� मे होता है जहां LED का उपयोग होता है । �व ि��ल (liquid crystal) एक
अ�ा �काश परावत�क और ट� ां समीटर होते है , इसिलए ये ब�त कम मा�ा मे ऊजा� (�काश जनरे टर के िवपरीत)
का उपभोग करते है ।

LCD मे जब िद� धारा (DC) का उपयोग िकया जाता है तब इसका जीवन काल कम होता है । इसिलए इ�े 500 Hz
से कम आिवित� की ��ावत� धारा (AC) पर �योग िकया जाता है ।

LCD के लाभ

i. पावर �ित (power loss) कम होती है ।

ii. LED की आपे�ा LCD स�े होते है ।

273
LCD के दोष

i. चालू (turn­on) और बं द (turn­off) करने मे अिधक समय लगता है , िजससे ये यु ��या �चलन मे
सु� होती है ।
ii. िद� धारा (dc) का �योग करने पर ये शी� खराब हो जाते है , अत: इ�े ��ावत� धारा (AC) पर ही
�यु � िकया जाता है।

3. िन�ी �ूब (nixie tube)

िन�ी �ूब (nixie tube) एक नॉन­�े नर (non­planar) यु �� है जो ��ेक अंक को िड��े कर सकती है ।
इसमे एक एनोड तथा िविभ� कैथोड़ होते है । कैथोड़ का आकार िड��े करने वाले अंक एवं अ�र के समान
हो सकता है । िन�ी �ूब (nixie tube) कैरे �र (अंक एवं अ�र) तब तक पारदश� होते है जब तक उ�े
ए��वेट न िकया जाय । िकसी कैथोड को �ाउं ड करने पर, उस कैथोड एवं एनोड के म� िनआन गै स
आयिनत हो जाती है , इस आयन के कारण एनोड एवं कैथोड के म� एक चमक उ�� होती है तथा इस चमक
(glow) से इनपु ट के अनुसार कोई िवशेष अंक �दश�न (display) हो जाता है ।

4. सात खंड का िड��े (seven segment display)

सात LED का एक समूह सात खंड िड��े म� बनता है । ��ेक LED को एक खंड कहा जाता है �ोंिक यह
�दिश�त होने वाले का एक िह�ा बनाता है । डे िसमल सं�ा 0 से 9 और वण�माला के कुछ अ�रों का
�ितिनिध� करने के िलए अलग­अलग खंडों को �कािशत िकया जा सकता है।आमतौर पर डे िसमल अं क
BCD म� उपल� होता है । एक BCD से सात­सेगम�ट िडकोडर/ड� ाइवर, BCD म� एक डे िसमल अं क �ीकार
करता है और संबंिधत सात­सेगम�ट कोड �दिश�त होते है ।

7­सेगम�ट िड��े मे सात LEDs: a, b, c, d, e, f, तथा g �यु � िकए जाते है । LED अ� बायस मे �काश
उ�िज�त करता है । अत: िविभ� LEDs, अ� बायस मे 0 से 9 तक के अंको को िड��े कर सकते है । सात
सेगम�ट को जोड़ने के दो तरीके ह� ­

i. उभयिन� एनोड टाइप (common Anode type),

ii. उभयिन� कैथोड टाइप (common cathode type)

उभयिन� एनोड टाइप (common Anode type) मे सभी LEDs के एनोड को पर�र संयोिजत करके एक
उभयिन� टम�नल (common terminal) को बाहर िनकालते है , जबिक उभयिन� कैथोड टाइप (common
cathode type) मे सभी LEDs के कैथोड एक साथ संयोिजत रहते है । सेगम�ट बनाने के िलए उपयोग िकए जाने
वाले LED म� उनके सभी एनोड एक साथ जुड़े होते ह�। इसिलए इ�े उभयिन� एनोड LED िड��े कहते है ।
उभयिन� एनोड िड��े के साथ, सभी एनोड पॉिज़िटव िवधुत आपू ित� से जुड़े होते ह�। ��ेक LED को रोशन
करने के िलए LED के कैथोड को �ाउं ड और एनोड को िवधुत आपू ित� से जोड़ना होता है।

उभयिन� एनोड टाइप (common Anode type), 7­सेगम�ट िड��े मे LED के एनोड तथा िवधुत आपू ित� के
म� एक धारा सीिमत करने के िलए �ितरोध लगाया जाता है । �ितरोध के मान �ारा LED मे �भािवत होने
वाली धारा िनि�त होती है ।

274
उभयिन� कैथोड टाइप (common Anode type) सेगम�ट बनाने के िलए उपयोग िकए जाने वाले LED म�
उनके सभी कैथोड एक साथ जुड़े होते ह� । उभयिन� कैथोड LED िड��े के साथ, सभी कैथोड �ाउं ड, और
एनोड धारा सीिमत �ितरोध के साथ िवधुत आपू ित� से जुड़े होते ह� । ��ेक LED को रोशन करने के िलए LED के
एनोड को पॉिजिटव िवधुत आपू ित� से ��च िकया जाता है ।कुछ सामा� उपल� पै केज तािलका 5.11 म� िदए
गए ह� ।

तािलका 5.11: BCD­से ­सात से गम�ट िडकोडर­ड� ाइवरों के सामा� उपल� पैकेज।
IC number Descriptions
7446 BCD-to-seven segment decoder- drivers (30 V output), drives a
common-anode indicator.
7447 BCD–to-seven segment decoder- drivers (15 V output)
7448 BCD–to-seven segment decoder- drivers drives a common-cathode
indicator.

से वन­से गम�ट िडकोडर­ड� ाइवर

i. उभयिन�­एनोड से वन­से गम�ट िड��े िडकोडर­ड� ाइवर

उभयिन�­एनोड और उभयिन� कैथोड िस�लकों (indicators) के अनु�प, दो �कार के िडकोडर ­ ड� ाइवर
होते ह� । ��ेक िडकोडर­ ड� ाइवर म� चार इनपु ट िपन (BCD इनपु ट) और सात आउटपु ट िपन (a से g तक सात
सेगम�ट) होते ह� । IC 7446A, 7447A, और 74LS47 BCD­से­सात सेगम�ट िड��े ह� , सि�य आउटपु ट
उभयिन� एनोड LED और िस�लकों (indicators) के ड� ाइिवंग के िलए, िडज़ाइन िकए गए ह� ­

िच� 5.26 मे IC 7446 मे एक उभयिन� –एनोड िस�लक (indicator) िदखाया गया है । IC 7446 के अं दर
लॉिजक प�रपथ (logic circuit) BCD इनपु ट को आव�क आउटपु ट म� प�रवित�त करते ह� । यहाँ हमे ��ेक
सेगम�ट म� धारा को िनयं �क करने के िलए (1 और 50 mA के बीच सुरि�त मान तक सीिमत करने के िलए )
बाहरी �ितरोधों को जोड़ना होता है , यह इस बात पर िनभ�र करता है िक आप �दश�न (display) को िकतना
उ�ल (bright) बनाना चाहते ह� ।

(a) उभयिन� एनोड / कैथोड LED

275
 (b) 7446/7447 िपन­आरे ख (pindiagram

(c) िपन िववरण

276
 (d) प�रपथ आरे ख (circuit diagram)

िच� 5.26

ii. उभयिन�­कैथोड से वन­से गम�ट िड��े िवसंकेतक / ड� ाइवर (decoder / driver)

IC7448, IC74LS48 औरIC74LS49 BCD­से–सात सेगम�ट िड��े ड� ाइवर ह� , िजनम� ड� ाइिवंग ल�प बफ़स�
(lamp buffers) या उभयिन�­कैथोड LED के िलए सि�य उ� आउटपु ट ह�। LS49 को छोड़कर सभी
लॉिजक प�रपथ (logic circuit) म� फुल �रपल­��िकंग इनपु ट (RBI) / आउटपु ट कंट� ोल और एक ल�प टे �
इनपु ट है । LS49 म� एक सीधा ��िकंग इनपु ट है। नौ (9) से ऊपर BCD इनपु ट िगनती के िलए िड��े पै टन�
इनपु ट ��थितयों को �मािणत (authenticate) करने के िलएअि�तीय �तीक (unique symbol) ह� । LS49 को
छोड़कर सभी प�रपथ (circuit) म� ऑटोमैिटक लीिडं ग / या ट� े िलंग­एज जीरो­�ैिकंग कंट� ोल (RBI और RBO)
शािमल ह� । इन उपकरणों का लै� टे � (LT) िकसी भी समय िकया जा सकता है , जब BI / RBO नोड उ�
लॉिजक �र पर हो। सभी �कार (LS49 सिहत) म� एक ओवरराइिडं ग ��िकंग इनपु ट ‘BIʼ होता है , िजसका
उपयोग ल�प की ती�ता (intensity) को िनयं ि�त करने या आउटपु ट को बािधत (inhibit / disable) करने के
िलए िकया जा सकता है ।

िच� 5.27 मे IC7448 को एक उभयिन�­कैथोड िस�लक (indicator) का प�रपथ आरे ख है । IC7448 के अंदर
लॉिजक प�रपथ (logic circuit), BCD इनपु ट को आव�क आउटपु ट म� प�रवित�त करते ह� । IC7446 के
िवपरीत, िजसके िलए बाहरी धारा िनयं �क �ितरोधों की आव�कता होती है , IC7448 म� िचप पर अपने �यं के
धारा िनयं �क �ितरोधों होते ह�। तािलका 5.12 IC 7446A, 7447A के िलए एक लॉिजक फ़ं�न तािलका और
तािलका 5.13 IC 7448 के िलए एक लॉिजक फ़ं�न तािलका है।

277
 (a) िपन डाया�ाम

(b) प�रपथ डाया�ाम

िच� 5. 27: 7448 / 49 िडकोडर­ड� ाइिवंग एक उभयिन�­कैथोड

278
 तािलका 5.12: IC 7446A, 7447A के िलए काय� तािलका।
7446A,7447A
डे िसमल इनपुटस BI/RBO आउटपुटस
और नोट(1) नोट
फं�न LT RBI D C B A a b c d e f g
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1
1 1 X 0 0 0 1 1 1 0 0 1 1 1 1
2 1 X 0 0 1 0 1 0 0 1 0 0 1 0
3 1 X 0 0 1 1 1 0 0 0 0 1 1 0
4 1 X 0 1 0 0 1 1 0 0 1 1 0 0
5 1 X 0 1 0 1 1 0 1 0 0 1 0 0
6 1 X 0 1 1 0 1 1 1 0 0 0 0 0
7 1 X 0 1 1 1 1 0 0 0 1 1 1 1
(2)
8 1 X 1 0 0 0 1 0 0 0 0 0 0 0
9 1 X 1 0 0 1 1 0 0 0 1 1 0 0
10 1 X 1 0 1 0 1 1 1 1 0 0 1 0
11 1 X 1 0 1 1 1 1 1 0 0 1 1 0
12 1 X 1 1 0 0 1 1 0 1 1 1 0 0
13 1 X 1 1 0 1 1 0 1 1 0 1 0 0
14 1 X 1 1 1 0 1 1 1 1 0 0 0 0
15 1 X 1 1 1 1 1 1 1 1 1 1 1 1
BI X X X X X X 0 1 1 1 1 1 1 1 (3)
RBI 1 0 0 0 0 0 0 1 1 1 1 1 1 1 (4)
LT 0 X X X X X 1 0 0 0 1 0 0 0 (5)
*0 = Ground, 1 = +VCC, और X = do notcare

तािलका 5.13: IC 7448 के िलए लॉिजक काय� तािलका

7448
डे िसमल इनपुटस BI/RBO आउटपुटस
और नोट(1) नोट
फं�न LT RBI D C B A a b c d e f g
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0
1 1 X 0 0 0 1 1 0 1 1 0 0 0 0
2 1 X 0 0 1 0 1 1 1 0 1 1 0 1
3 1 X 0 0 1 1 1 1 1 1 1 0 0 1
4 1 X 0 1 0 0 1 0 1 1 0 0 1 1
(2)
5 1 X 0 1 0 1 1 1 0 1 1 0 1 1
6 1 X 0 1 1 0 1 0 0 1 1 1 1 1
7 1 X 0 1 1 1 1 1 1 1 0 0 0 0
8 1 X 1 0 0 0 1 1 1 1 1 1 1 1
9 1 X 1 0 0 1 1 1 1 1 0 0 1 1

279
 �मश:

7448
डे िसमल इनपुटस BI/RBO आउटपुटस
और नोट(1)
फं�न LT RBI D C B A a b c d e f g
10 1 X 1 0 1 0 1 0 0 0 1 1 0 1
11 1 X 1 0 1 1 1 0 0 1 1 0 0 1 नोट
12 1 X 1 1 0 0 1 0 1 0 0 0 1 1
13 1 X 1 1 0 1 1 1 0 0 1 0 1 1
14 1 X 1 1 1 0 1 0 0 0 1 1 1 1
15 1 X 1 1 1 1 1 0 0 0 0 0 0 0
BI X X X X X X 0 0 0 0 0 0 0 0 (3)
RBI 1 0 0 0 0 0 0 0 0 0 0 0 0 0 (4)
LT 0 X X X X X 1 1 1 1 0 1 1 1 (5)

नोट:

1. ��िकंग इनपु ट / ��िकंग आउटपु ट (BI / RBO) एक वायर­AND लॉिजक है , जो ��िकंग इनपु ट (BI) और
/ या �रपल ��िकंग आउटपु ट (RBO) के �प म� काय� करती है ।
2. जब आउटपु ट फ़ं�न मे ‘0ʼ से ‘15ʼ तक की आव�कता हो, तब ��िकंग इनपु ट (BI) खुला या उ�
(open or high) लॉिजक �र पर होना चािहए। यिद डे िसमल शू�आव�क नहीं है , तो �रपल­��िकंग
इनपु ट (RBI) खुला या उ� (open or high) होना चािहए।
3. जब लॉिजक �र (low logic level) को सीधे ��िकंग इनपु ट (BI) पर लागू िकया जाता है , तो
IC7446, 7447 के सभी सेगम�ट मे आउटपु ट उ� (high) होते ह� , और IC 7448 के सभी सेगम�ट
आउटपु ट (low) होते है । चाहे िकसी भी अ� इनपु ट का �र कुछ भी हो।
4. जब �रपल­��िकंग इनपु ट (RBI) और इनपु ट A, B, C, और D �र (low level) पर होते ह�, और
लै� टे � इनपु ट उ� होता है , तो सभी सेगम�ट के आउटपु ट उ� हो जाते ह� और �रपल­��िकंग
आउटपु ट (RBO) �र (low level) पर चला जाता है। (�िति�या की ��थित पर आधा�रत )
5. जब ��िकंग इनपु ट / ��िकंग आउटपु ट (BI / RBO)लॉिजक­0 या लॉिजक­1 रखा जाता है और ल�प­टे �
इनपु ट को लॉिजक­0, तो सभी सेगम�ट मे आउटपु ट (low) हो जाता है ।

iii. 14­ से गम�� िड��े (fourteen segment display)

14 सेगम�� िड��े (fourteen segment display) का �योग गिणतीय अं को तथा अ�रो दोनों को िड�ले
करने मे होता है । िच� 5.28 मे 14 सेगम�� िड��े (fourteen segment display) को �दिश�त िकया गया है
िजसमे कुछ अंको तथा अ�रो को िदखाया गया है ।

280
 िच� 5.28:14 से गम�� िड��े (fourteen segment display)

14 सेगम�ट्स िड��े मे 14 LED �व��थत िकए जाते है । इनमे से िविभ� आव�क िड��े यु ��यों को ए��व
करने के िलए हम वां िछत अं क (0 से 9 तक कोई भी ) अथवा अ�र (A से Z तक कोई भी) �ा� कर सकते है ।

iv. डॉट मेिट� � िड��े (dot matrix display)

डॉट मेिट� � िड��े (dot matrix display) मे LEDs अथवा LCDs को मेिट� � के फाम� मे �व��थत करते है
तथा अं को एवं अ�रो को डॉट मेिट� � के �प मे िड��े करते है । नीचे िच� 5.29 मे 3 x 5 डॉट मेिट� �,
5 x 7 डॉट मेिट� � तथा 27 डॉट मेिट� � की �व�था को िदखाया गया है ।

डॉट मेिट� � िड��े (dot matrix display) मे हम एक कॉलम से उ� (high) वो�े ज �यु � कर तथा एक से
अिधक रो को �ाउं ड कर कोई भी डे िसमल अंक एवं अ�र िड��े कर सकते है ।

िच� 5.29: डॉट मेिट� � िड��े ­ Structure of a 8 x 8 LED dot matrix

281
5.5 सं केतक (Encoders)

संकेतक (encoders) एक संयोजन लॉिजक प�रपथ है , जो ��ेक इनपु ट िस�ल को एक बाइनरी कोड के
संकेत (encode) करता है। यह िडकोडर का उ�ा संचालन होता है । संकेतक (encoder) एक सि�य
इनपु ट िस�ल को एक कोिडत आउटपु ट िस�ल म� प�रवित�त करता है । इसम� 2n इनपु ट लाइन� और n­
आउटपु ट लाइन� होती ह�। आउटपु ट लाइन� इनपु ट मान के अनु�प बाइनरी कोड उ�� करती ह� । तािलका
5.14 ऑ�ल से बाइनरी संकेतक (encoder) की स� तािलका है। इसम� आठ इनपु ट और तीन आउटपु ट
लाइने ह� जो संबंिधत बाइनरी उ�� करते ह� । िच� 5.30 मे ऑ�ल से बाइनरी संकेतक (binary encoder) के
िलए लॉिजक आरे ख (logic diagram) िदखाया गया है । संकेतक (encoder) को मु�तः िन�िल�खत भागो मे
बां टा गया है –

i. ऑ�ल से बाइनरी संकेतक (octal to binary encoder)

ii. डे िसमल से BCD संकेतक (decimal to BCD encoder)
iii. हे �ाडे िसमल से बाइनरी संकेतक (hexadecimal to binary encoder)

तािलका 5.14 मे ऑ�ल से बाइनरी संकेतक (octal to binary encoder) की स� तािलका बनाई गई है ।

तािलका 5.14: ऑ�ल से बाइनरी संकेतक की स� तािलका

आउटपुट
इनपुटस (सि�य उ� )
(सि�य उ�)
D0 D1 D2 D3 D4 D5 D6 D7 C B A
0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

िडज़ाइन:

तािलका 5.14 मे ऑ�ल से बाइनरी संकेतक (binary encoder) की स� तािलका �ारा आउटपु ट बू िलयन
�ंजन �ा� िकया जा सकता है । जो िन�वत है ­

A=D1+D3+D5+D7

B=D2+D3+D6+D7

282
C=D4+D5+D6+D7

बाइनरी संकेतक (binary encoder) को िच� 5.30 मे (a) तीन, चार­इनपु ट OR गे ट्स के साथऔर (b) नौ,दो­
इनपु ट OR गे ट्स के साथ काया� ��त (implement) िकया गया है।

संकेतक (encoder), िजसे तािलका 5.14 म� प�रभािषत िकया गया है , की िन� सीमाये ँ होती है ।

i. ऑ�ल से बाइनरी संकेतक म� एक अ��ता (ambiguity) यह है िक इसका आउटपु ट लॉिजक­0

दो बार उ�� होता है : (a) जब सारे इनपु ट लॉिजक­0 हो, और (b) जब एक इनपु ट D0 लॉिजक ­ 1 के
बराबर होता है । इस िवसंगित (discrepancy) को दू र करने के िलए हम आउटपु ट मे एक वै ध
आउटपु ट मॉिनटर (valid output indicator) लगा दे ते है । जो वैध इनपु ट (valid input) मे ही
संकेतक की वैधता िदखाएगा। जब कम से कम एक इनपु ट लॉिजक­1 के बराबर हो, तब ही
आउटपु ट मे लॉिजक­1 होगा अ� की ��थित मे लॉिजक­0 होगा ।

ii. ऑ�ल से बाइनरी संकेतक (binary encoder) िकसी भी समय केवल एक ही इनपु ट सि�य होना
चािहए। यिद दो या दो से �ादा इनपु ट एक साथ सि�य हो, तो आउटपु ट एक अप�रभािषत संयोजन
(undefined combination) उ�� करता है। उदाहरण के िलए, यिद इनपु ट D3 और D6 एक साथ
'लॉिजक­1' हो जाते है , तो संकेतक (encoder) का आउटपुट D7 (111) होगा, �ोंिक तीनों आउटपु ट
'लॉिजक ­1' के बराबर ह� । यह बाइनरी '011' या बाइनरी '110' का हीं �ितिनिध�न करता है ।इस
अ��ता (ambiguity) को हल करने के िलए, संकेतक प�रपथ (encoder circuit) को यह सुिनि�त
करने के िलए इनपु ट �ाथिमकता (input priority) �थािपत करनी होती है , िक वह केवल एक इनपु ट
को ही इनपु ट �ाथिमकता (input priority) अनुसार संकेत (encode) करे , को �ाथिमकता संकेतक
(priority encoder) कहते है ।

5.5.1 �ाथिमकता संकेतक (Priority Encoders)

�ाथिमकता संकेतक (priority encoder) को दो भागो मे िवभािजत कर सकते है ।

1. उ� �ाथिमकता संकेतक (highest priority encoder)

2. �ाथिमकता संकेतक (lowest priority encoder)

उ� �ाथिमकता संकेतक मे, यिद D3 और D6 दोनों इनपु ट एक ही समय म� लॉिजक­1 हों, तोआउटपु ट
110 होगा �ोंिक D3 की तुलना म� D6 की �ाथिमकता उ� (highest) है , को उ� �ाथिमकता संकेतक
(highest priority encoder) कहते है । यिद हम �ाथिमकता संकेतक (lowest priority
encoder) इनपु ट प�रपथ �थािपत करते ह� , तो D3और D6 दोनों इनपु ट एक ही समय म� लॉिजक­1 हों, तो
आउटपु ट 011 होगा �ोंिक D6 की तुलना D3 की �ाथिमकता (lowest) है ।

283
 (a) ऑ�ल­टू ­बाइनरी संकेतक (encoder): तीन, चार­इनपुट OR गेट्स के साथ

(b) ऑ�ल­टू ­बाइनरी संकेतक (encoder): नौ, दो­इनपुट OR गेट्स के साथ

िच� 5.30: ऑ�ल­टू ­बाइनरी सं केतक (encoder)

बाइनरी संकेतक (binaryencoder) की तरह �ाथिमकता संकेतक को भी मु�तः िन�िल�खत भागो मे वग�कृत
िकया जा सकता है ।

i. ऑ�ल से बाइनरी �ाथिमकता संकेतक

ii. डे िसमल से BCD �ाथिमकता संकेतक
iii. हे �ाडे िसमल से बाइनरी �ाथिमकता संकेतक
284
तािलका 5.15 (a) मे डे िसमल से BCD उ� �ाथिमकता संकेतक (highest priority encoder) और (b) डे िसमल
से BCD �ाथिमकता संकेतक (lowest priority encoder) के िलए स� तािलका बनाई गईहै ।

तािलका 5.15: डे िसमल से BCD �ाथिमकता संकेतक (prority encoder)

(a) डे िसमल से BCD उ� �ाथिमकता सं केतक (highest priority encoder)

इनपुट आउटपुट
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 A B C D Valid
0 0 0 0 0 0 0 0 0 0 X X X X 0
1 0 0 0 0 0 0 0 0 0 0 0 0 0 1
X 1 0 0 0 0 0 0 0 0 0 0 0 1 1
X X 1 0 0 0 0 0 0 0 0 0 1 0 1
X X X 1 0 0 0 0 0 0 0 0 1 1 1
X X X X 1 0 0 0 0 0 0 1 0 0 1
X X X X X 1 0 0 0 0 0 1 0 1 1
X X X X X X 1 0 0 0 0 1 1 0 1
X X X X X X X 1 0 0 0 1 1 1 1
X X X X X X X X 1 0 1 0 0 0 1
X X X X X X X X X 1 1 0 0 1 1

उपरो� को k­मैप से सरलीकरण करना जिटल है , इसिलए, इसे हम लॉिजक िविध (logical technique) से
सरलीकरण कर� गे ­

उपरो� उ� �ाथिमकता (higher priority) की स� तािलका मे –

1. चर D मे : इनपु ट D1, D3, D5, D7, और D9 उ� है , और D0, D2, D4, D6, और D8 (low) है ।

2. चर C मे : इनपु ट D2, D3, D6, और D7 उ� है , और D0, D1, D4, D5, D8,और D9 (low) है।

3. चर B मे :इनपु ट D4, D5, D6, और D7 उ� है , और D0, D1, D2, D3, D8,और D9 (low) है ।

4. चर A मे: इनपु ट D8,और D9उ� है , और D0, D1, D2, D3, D4, D5, D6, और D7 (low) है ।

उ� �ाथिमकता संकेतक (highest priority encoder) के िलए सरलीकृत बू िलयन �ंजक िन�वत िलखते है :
चर D मे D1 उ� है , तो उ� �ाथिमकता संकेतक के िलए (low) मे D1 से उ� वाले (higher) इनपु ट
को �ाथिमकता द� गे , जो D2, D4, D6, और D8 है । िजसे (D1 D 2 D 4 D 6 D 8 ) िलखते है , इसी �कार D3, D5, D7,
और और D9 के िलए िलखते है , जो िन�वत है ­

D � D1 D 2 D 4 D 6 D 8 � D 3 D 4 D 6 D 8 � D 5 D 6 D 8 � D 7 D 8 � D 9

C � D 2 D 4 D 5 D8 D9 � D 3 D 4 D 5 D8 D 9 � D 6 D8 D 9 � D 7 D8 D9

285
 B � D 4 D8 D9 � D5 D8 D 9 � D 6 D8 D9 � D 7 D8 D9

A � D8 � D9

V � D 0 � D1 � D 2 � D 3 � D 4 � D 5 � D 6 � D 7 � D 8 � D 9

(b) डे िसमल से BCD िन� �ाथिमकता सं केतक (lowest priority encoder)

डे िसमल इनपुट BCD आउटपुट

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 A B C D Valid
0 0 0 0 0 0 0 0 0 0 X X X X 0
1 X X X X X X X X X 0 0 0 0 1
0 1 X X X X X X X X 0 0 0 1 1
0 0 1 X X X X X X X 0 0 1 0 1
0 0 0 1 X X X X X X 0 0 1 1 1
0 0 0 0 1 X X X X X 0 1 0 0 1
0 0 0 0 0 1 X X X X 0 1 0 1 1
0 0 0 0 0 0 1 X X X 0 1 1 0 1
0 0 0 0 0 0 0 1 X X 0 1 1 1 1
0 0 0 0 0 0 0 0 1 X 1 0 0 0 1
0 0 0 0 0 0 0 0 0 1 1 0 0 1 1

उपरो� िन� �ाथिमकता संकेतक (lowest priority encoder) की स� तािलका से –

1. चर D मे : इनपु ट D1, D3, D5, D7, और D9 उ� है , और D0, D2, D4, D6, और D8 (low) है ।

2. चर C मे : इनपु ट D2, D3, D6, और D7 उ� है , और D0, D1, D4, D5, D8,और D9 (low) है।

3. चर B मे :इनपु ट D4, D5, D6, और D7 उ� है , और D0, D1, D2, D3, D8,और D9 (low) है ।

4. चर A मे: इनपु ट D8,और D9उ� है , और D0, D1, D2, D3, D4, D5, D6, और D7 (low) है ।

�ाथिमकता संकेतक (lowest priority encoder) के िलए सरलीकृत बू िलयन �ंजक िन�वत िलखते है :
चर D मे D1 उ� है , तो �ाथिमकता संकेतक के िलए (low) मे D1 से वाले इनपु ट को
�ाथिमकता द� गे, जो D0 है । िजसे (D1 D 0 ) िलखते है , इसी �कार D3, D5, D7, और D9 के िलए िलखते है , जो
िन�वत है ­

�ाथिमकता संकेतक (lowest priority encoder) के िलए सरलीकृत बू िलयन �ंजक िन� ह�:

D � D1 D 0 � D 3 D 2 D 0 � D 5 D 4 D 2 D 0 � D 7 D 6 D 5 D 4 D 2 D 0 � D 9 D 8 D 6 D 5 D 4 D 2 D 0

C � D 2 D1 D 0 � D 3 D1 D 0 � D 6 D 5 D 4 D1 .D 0 � D 7 D 5 D 4 D1 D 0

286
 B � D 4 D 3 D 2 D1 D 0 � D 5 D 3 D 2 D1 D 0 � D 6 D 3 D 2 D1 D 0 � D 7 D 3 D 2 D1 D 0

A � D 8 D 7 D 6 D 5 D 4 D 3 D 2 D 10 D 0 � D 9 D 7 D 6 D 5 D 4 D 3 D 2 D10 D 0 D 3 D 2 D 0

V � D 0 � D1 � D 2 � D 3 � D 4 � D 5 � D 6 � D 7 � D 8 � D 9

�ाथिमकता संकेतक (priority encoder) एकीकृत प�रपथो (ICs) के �प म� भी उपल� ह�। कुछ उपल�
पै केज तािलका 5.16 म� िदए गए ह�।
तािलका 5.16 : सं केतक एकीकृत प�रपथ (encoder ICs)

िच� 5.31 मे IC 74LS147 (a) िपन डाया�ाम (b) फं�न तािलका (table) (c) डे िसमल से BCD �ाथिमकता
संकेतक (priority encoder) के �ॉक डाया�ाम है।

(a) िपन डाया�ाम

287
 डे िसमल इनपुट BCD आउटपुट
(सि�य इनपुट ) (सि�य आउटपुट)
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 A B C D BCD
0 1 1 1 1 1 1 1 1 1 1 1 1 1 0
x 0 1 1 1 1 1 1 1 1 1 1 1 0 1
x x 0 1 1 1 1 1 1 1 1 1 0 1 2
x x x 0 1 1 1 1 1 1 1 1 0 0 3
x x x x 0 1 1 1 1 1 1 0 1 1 4
x x x x x 0 1 1 1 1 1 0 1 0 5
x x x x x x 0 1 1 1 1 0 0 1 6
x x x x x x x 0 1 1 1 0 0 0 7
x x x x x x x x 0 1 0 1 1 1 8
x x x x x x x x x 0 0 1 1 0 9
(b) फं�न तािलका

(c)
(d) डे िसमल से BCD �ाथिमकता सं केतक का �ॉक डाया�ाम

िच� 5.31: IC 74LS147

डे िसमल से BCD �ाथिमकता संकेतक (priority encoder) और ऑ�ल से बाइनरी �ाथिमकता संकेतक
(priority encoder) के िलए फ़ं�न तािलका तािलका 5.17 म� िदखाई गई है ।

288
तािलका 5.17: (a) डे िसमल से BCD �ाथिमकता सं केतक (priority encoder)(b) ऑ�ल से बाइनरी
�ाथिमकता संकेतक (priority encoder) बनाई गई है।

तािलका 5.17: (a) डे िसमल से BCD �ाथिमकता सं केतक (priority encoder: IC 74147)
इनपुटस (सि�य ) आउटपुटस (सि�य )
E1 E2 E3 E4 E5 E6 E7 E8 E9 QD QC QB QA
1 1 1 1 1 1 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 0
X 0 1 1 1 1 1 1 1 1 1 0 1
X X 0 1 1 1 1 1 1 1 1 0 0
X X X 0 1 1 1 1 1 1 0 1 1
X X X X 0 1 1 1 1 1 0 1 0
X X X X X 0 1 1 1 1 0 0 1
X X X X X X 0 1 1 1 0 0 0
X X X X X X X 0 1 0 1 1 1
X x X X x x x x 0 0 1 1 0

तािलका5.17: (b) ऑ�ल से बाइनरी �ाथिमकता संकेतक (priority encoder: IC 74148)

इनपुटस (सि�य ) आउटपुटस (सि�य )
EI E0 E1 E2 E3 E4 E5 E6 E7 QC QB QA GS EO
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 0 1 1 1 1 1 1 1 1 1 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X X X 0 0 0 0 0 1

जब कोई इनपु ट (E0 से E7 तक ) (low) होता है , तो GS (group signal) सि�य (active low)
होता है : यह इनपु ट के सि�य होने की जानकारी दे ता है । जब सभी इनपु ट (E0 से E7 तक )उ� (high) होते ह�
तो EO (enable output) सि�य (active low) होता है। स�म इनपु ट (enable input: EI) के साथ
स�म आउटपु ट (enabled output: EO) का उपयोग करके, N­इनपु ट िसंग� की �ाथिमकता ए�ोिडं ग की
अनुमित दे ता है। स�म इनपु ट (enabled input) उ� (high) होने पर EO और GS दोनों सि�य उ�
(active high) होते ह� ।

289
 (a) िपन डाया�ाम

(b) फं�न तािलका

(c) ऑ�ल टू बाइनरी �ाथिमकता संकेतक का �ॉक डाया�ाम।

िच� 5.32: 74LS148
290
 हल की गई सम�ाए (Solved problems)

1. छोटे म�ी�े �र (MUX) का उपयोग करके बड़े म�ी�े �र (MUX) को कैसे काया���त करते है?

उ�र
छोटे म�ी�े�र (MUX) का उपयोग करके बड़े म�ी�े�र (MUX) को िन� �कार काया� ��त करते है ­
दो­�र काया��यन (two­level implementation)

i. 16 x 1 म�ी�े�र (MUX) को दो, 8 x 1 म�ी�े �र (MUX) और एक 2 x 1 MUX से।

�थम �र ि�तीय �र
(lower MUX) (higher MUX)
S2, S1, S0 S3
16 x 1
8 x 1 MUX: 2 2x 1 MUX: 1
16 2
�2 �1
8 2

िच� 1 मे 16 x 1 म�ी�े�र (MUX) को दो, 8 x 1 म�ी�े �र (MUX) और एक 2 x 1 MUX की

सहायता से बनाया गया है ।

िच� 1: 16 x 1 MUX को दो, 8 x 1 MUX और एक 2 x 1 MUX से

ii. 16 x 1 म�ी�े�र (MUX) को पाँ च, 4 x 1 म�ी�े �र से।

291
 �थम �र ि�तीय �र
(lower MUX) (higher MUX)
S1, S0 S2
16 x 1
4 x 1 MUX: 4 4 x 1 MUX: 1
16 4
�4 �1
4 4

िच� 2 मे 16 x 1 म�ी�े�र (MUX) को पाँ च, 4 x 1 म�ी�े �र (MUX) की सहायता से बनाया

गया है ।

िच� 2: 16 x 1 म�ी�े �र (MUX) को पाँच, 4 x 1 म�ी�े�र (MUX) से

292
iii. 16 x 1 म�ी�े�र (MUX) को आठ, 2 x 1 म�ी�े�र (MUX) और एक 8 x 1 MUX से।

�थम �र ि�तीय �र
(lower MUX) (higher MUX)
S0 S3, S2, S1
16 x 1
2x 1 MUX: 8 8 x 1 MUX: 1
16 8
�8 �1
2 8

िच� 3 मे 16 x 1 म�ी�े�र (MUX) को आठ, 2 x 1 म�ी�े �र (MUX) और एक 8 x 1 MUX

की सहायता से बनाया गया है ।

िच� 3: 16 x 1 MUX को आठ, 2 x 1 MUX और एक 8 x 1 MUX से

293
 तीन ­�र काया��यन (three­level implementation)

iv. 16 x 1 म�ी�े�र (MUX) को नौ, 2 x 1 म�ी�े�र (MUX) और दो 4 x 1 MUX से।

�थम �र तृतीय �र
ि�तीय �र
(lower MUX) (higher MUX)
S2, S1
S0 S3
16 x 1
2 x 1 MUX: 8 4 x 1 MUX: 2 2 x 1 MUX: 2
16 8 2
�8 �2 �1
2 4 2
िच� 4 मे 16 x 1 म�ी�े �र (MUX) को नौ , 2 x 1 म�ी�े �र (MUX) और दो 4 x 1 MUX की
सहायता से बनाया है ।

िच� 4: 16 x 1 MUX को नौ , 2 x 1 MUX और दो 4 x 1 MUX से

294
v. 16 x 1 म�ी�े�र (MUX) को चार, 2 x 1 म�ी�े �र (MUX) और तीन 2 x 1 MUX से।

�थम �र तृतीय �र
ि�तीय �र
(lower MUX) (higher MUX)
S2
S1, S0 S3
16 x 1
4 x 1 MUX: 4 2x 1 MUX: 2 2x 1 MUX: 1
16 4 2
�4 �2 �1
4 2 2

िच� 5 मे 16 x 1 म�ी�े�र (MUX) को चार, 4 x 1 म�ी�े �र (MUX) और तीन, 2 x 1 MUX

की सहायता से बनाया गया है ।

िच� 5: 16 x 1 MUX को चार, 4 x 1 MUX और तीन, 2 x 1 MUX से

295
 चार ­�र काया��यन (four­level implementation)

�थम �र चतुथ� �र
ि�तीय �र तृतीय �र
(lower MUX) (higher MUX)
S1 S2
S0 S3
16 x 1
2 x 1 MUX: 8 2 x 1 MUX: 4 2 x 1 MUX: 2 2 x 1 MUX: 1
16 8 4 2
�8 �4 �2 �1
2 2 2 2

िच� 6 मे 16 x 1 म�ी�े�र (MUX) को पं�ह, 2 x 1 म�ी�े �र (MUX) की सहायता से बनाया

गया है ।

िच� 6: 16 x 1 MUX को पं�ह, 2 x 1 MUX से

296
2. 2­इनपुट AND, NOR, और NOT गेट को िन� म�ी�े �र से बनाए?

i. एक 4 x 1
ii. एक 2 x 1

उ�र
i. 2­इनपु ट AND गे ट की स� तािलका से AND गे ट के इनपु ट को 4 x 1 म�ी�े�र की चयन
इनपु ट मानकर और AND गे ट के आउटपु ट को 4 x 1 MUX के डाटा इनपु ट मे रखकर बनाते
है ।

इनपुट आउटपुट 4 x 1 म�ी�े�र के

डाटा इनपुट
A B Y=A.B
0 0 0 D0=0
0 1 0 D1=0
1 0 0 D2=0
1 1 1 D3=1

िच� 7 मे 2­इनपु ट AND गे ट को एक, 4 x 1 म�ी�े�र (MUX) की सहायता से बनाया गया है।

िच� 7: 2­इनपुट AND गेट एक, 4 x 1 MUX से

2­इनपु ट NOR गे ट की स� तािलका से NOR गे ट के इनपु ट को 4 x 1 म�ी�े�र की चयन

इनपु ट मानकर और आउटपु ट को डाटा इनपु ट मे रखकर बनाते है ।

इनपुट आउटपुट 4 x 1 म�ी�े�र के

A B Y डाटा इनपुट
0 0 1 D0=1
0 1 0 D1=0
1 0 0 D2=0
1 1 0 D3=0

297
 िच� 8 मे 2­इनपु ट NOR गे ट को एक, 4 x 1 म�ी�े �र (MUX) की सहायता से बनाने का �ॉक
आरे ख (block diagram) है ।

िच� 8:2­इनपुट NOR गेट एक, 4 x 1 MUX से

NOT गे ट मे केवल एक इनपु ट और एक आउटपु ट होता है , इसिलए हमे 4 x 1 म�ी�े�र के कोइ

एक चयन इनपु ट को NOT गे ट का इनपु ट मानना होगा , यहाँ हमने B को इनपु ट माना है । और 4 x 1
म�ी�े �र के दू सरे चयन इनपु ट (A) को लॉिजक­0 या लॉिजक­1 करना होगा ­
इनपुट आउटपुट 4 x 1 म�ी�े�र के
डाटा इनपुट
A B Y
0 0 1 D0=1
0 1 0 D1=0
1 0 1 D2=1
1 1 0 D3=0

िच� 9 मे NOT गे ट को एक, 4 x 1 म�ी�े�र (MUX) की सहायता से बनाया गया का �ॉक आरे ख
(diagram) है ।

िच� 9: NOT गेट को एक, 4 x 1 MUX से

298
ii. 2­इनपु ट AND गे ट के िकसी एक इनपु ट ‘Aʼ को 2 x 1 म�ी�े �र की चयन इनपु ट मानकर
और दू सरे ‘Bʼ को डाटा इनपु ट मे AND गे ट की स� तािलका के अनुसार डाटा इनपु ट मे रखते
है ।

इनपुट आउटपुट 2 x 1 म�ी�े �र

के डाटा इनपुट
A B Y
0 0 0
D0=0
0 1 0
1 0 0
D1=B
1 1 1

िच� 10 मे 2­इनपु ट AND गे ट को एक, 2 x 1 म�ी�े �र (MUX) की सहायता से बनाया गया है ।

िच� 10: 2­इनपुट AND गेट को एक, 2 x 1 MUX से

2­इनपु ट NOR गे ट के िकसी एक इनपु ट ‘Aʼ को 2 x 1 म�ी�े �र की चयन इनपु ट मानकर

और दू सरे ‘Bʼ को डाटा इनपु ट मे NOR गे ट की स� तािलका के अनुसार डाटा इनपु ट मे रखते
है ।

इनपुट आउटपुट 2x 1 म�ी�े �र के

A B Y डाटा इनपुट
0 0 1
D0= B
0 1 0
1 0 0
D1=0
1 1 0

िच� 11 मे 2­इनपु ट NOR गे ट को एक, 2 x 1 म�ी�े�र (MUX) की सहायता से बनाया गया है ।

299
 िच� 11: 2­इनपुट NOR गेट को एक, 2x 1 म�ी�े �र से

NOT गे ट मे केवल एक इनपु ट और एक आउटपु ट होता है , इसिलए हमे 2 x 1 म�ी�े �र के

चयन इनपु ट ‘Aʼ को NOT गे ट का इनपु ट मानना होगा, और 2 x 1 म�ी�े�र के डाटा इनपु ट
को तािलका के अनुसार D0 को लॉिजक­1, और D1 को लॉिजक­0 डाटा दे ना होगा।

इनपुट आउटपुट 2x 1 म�ी�े �र के

A B Y डाटा इनपुट
0 0 1 D0=1
0 1 0 D1=0

िच� 12 मे NOT गे ट को एक , 2 x 1 म�ी�े�र (MUX) की सहायता से बनाया गया है ।

1 0
2X1
MUX Y= A

0 1

A
िच� 12: NOT गेट को एक , 2 x 1 म�ी�े�र से

300
 3. नीचे िदये गए िच� 13, मे 4 x 1 म�ी�े �र का आउटपुट के िलए बुिलयन फंगशन �ा होंगे ?

िच� 13

उ�र
िदये गए 4 x 1 म�ी�े �र का आउटपु ट के िलए बु िलयन फंगशन के चर ‘Cʼ और ‘Dʼ को िडिजटल
डाटा इनपु ट मे काया� �यन तािलका (Implementation table) �ारा िकया गया है ।

चयन लाइन D0= B.A D1= B.A D2= B.A D3= B.A
D.C m0 m1 m2 m3
D.C m4 m5 m6 m7
D.C m8 m9 m10 m11
D.C m12 m13 m14 m15
िडिजटल डाटा D0=C D1=D D2= D.C D3= C
इनपुट

िदये गए 4 x 1 म�ी�े �र का आउटपु ट के िलए बु िलयन फंगशन िन�वत है ।

F ( A, B, C , D ) � � m (3, 4, 9, 10, 11, 12, 13)

4. िस�ल A, B, C, D और C उपल� है, जहां D, LSB है। केवल 8 x 1 म�ी�े �र का �योग करते
�ए �ं जक (Expression) F ( A, B, C , D ) � � m (1, 5, 6, 7, 12, 14, 15) को काया���त (implement)
करो ?

उ�र
िदये गए �ंजक मे िस�ल A, B, C, D और C उपल� है , जहां D, LSB है , को 8 x 1 म�ी�े �र �ारा िन�
काया� �यन तािलका (Implementation table) की सहायता से काया� ��त (implement) िकया गया है ।

301
 चयन लाइन C C िडिजटल डाटा इनपुट
D0= A.B.D m0 m2 D0=0
D1= A.B.D m1 m3 D1= C
D2= A.B.D m4 m6 D2= C
D3= A.B.D m5 m7 D3=1
D4= A.B.D m8 m10 D4=0
D5= A.B.D m9 m11 D5=0
D6= A.B.D m12 m14 D6=1
D7= A.B.D m13 m15 D7=C

िच� 14 मे उपरो� िदये गए �ंजक का �ॉकआरे ख (diagram) है।

िच� 14

5. बूिलयन फ़ं�न Y(A, B, C) � � m (1, 2, 6, 7) को िन� म�ी�े�र की सहायता से काया��यन करे ?

i. दो 4 X 1 MUX और एक, दो –इनपुट OR गेट।,
ii. दो 4 X 1 MUX और एक 2 X 1 MUX
iii. चार (quad) 2 X 1 MUX, और एक 4 X 1 MUX

उ�र
i. दो 4 X 1 MUX और एक दो –इनपुट OR गेट।

302
IC 74153 मे दो 4 X 1 MUX है , िजसम� सि�य उ� (active high), 4­िडिजटल डाटा इनपु ट, 2­चयन
(select) इनपु ट लाइन�, एक सि�य उ� आउटपु ट, और एक सि�य स�म (active low enable)
इनपु ट है। एक 8 X 1 MUX को दो 4 X 1 MUX के साथ स�म (enabled) इनपु ट और 2­इनपु ट OR गे ट
के �ारा िडजाइन िकया जा सकता है।यहाँ स�म इनपु ट (EI) को MSB चर ‘Cʼ की तरह �योग कर रह� है ।
स�म इनपु ट (EI) सि�य (active low) इनपु ट है , इसिलए MUX­1 के स�म इनपु ट (EI) को सीधे
MSB चर ‘Cʼ से, और MUX­2 के स�म इनपु ट (EI) को पू रक (inverted) इनपु ट दे कर, चयन इनपु ट के
�प म� उपयोग करते है । स�म इनपु ट (EI), MUX के स�म /अ�म (enabled/disable) का िनधा� �रत
करता है । चर ‘Cʼ का मान चार बार लॉिजक­0 होगा जो MUX­1 को चार बार स�म इनपु ट दे गा, और
आउटपु ट Y1 को D0 से D3 तक डाटा को चयन इनपु ट के अनुसार दे गा। इसी �कार चर ‘Cʼ का मान चार बार
लॉिजक­1 होगा जो MUX­2 को चार बार स�म इनपु ट दे गा, और आउटपु ट Y2 को D4 से D7 तक डाटा को
चयन इनपु ट के अनुसार दे गा।

चयन इनपु ट A, B, और C मे जब C का मान लॉिजक­0 हो तो MUX­1 के िडिजटल डाटा इनपु ट D0 से D3

आउटपु ट पर चयन इनपु ट �ारा चयिनत होते है । जब चर C का मान लॉिजक­1 हो तो MUX 2 स�म
(enabled) होगा, िडिजटल डाटा इनपु ट D4 से D7 आउटपुट पर चयन इनपु ट �ारा चयिनत होते है । िच�15
िदए गए बू िलयन­फ़ं�न को IC­74153 और एक दो­इनपु ट OR गे ट का उपयोग करके लॉिजक आरे ख
(logic diagram) है ।

िच� 15: 8x 1 MUX को दो 4 x 1 MUX, और 2­इनपुर OR गेट से

ii. दो 4 X 1 MUX और एक 2X1 MUX

303
 IC 74157 मे चार, 2 X 1 MUX है , िजसम� सि�य उ�, 2­िडिजटल डाटा इनपु ट, 1­चयन इनपु ट लाइन, एक
सि�य उ� आउटपु ट, और एक सि�य स�म (active low enable) इनपु ट है । एक 4 X 1 MUX
अिधकतम चार िडिजटल डाटा इनपु ट को �व��थत (handle) कर सकता है । जब िडिजटल डाटा इनपु टो
की सं�ा चार से अिधक हो, तो िडिजटल डाटा इनपु ट को बढ़ाने (expand) करने के िलए MUX tree का
उपयोग िकया जाता है । िच� 15 मे दो, 4 X 1 MUX िज�े LSB MUX और एक 2 X 1 MUX िजसे MSB
MUX के �प मे उपयोग करके एक 8 X 1 MUX बनाया गया है। दो 4 X 1 MUX (M1 और M2) अपने चार
िडिजटल डाटा इनपु ट म� से एक आउटपु ट का चयन, चयन इनपु ट B,और A से करते ह� । 2 X 1 MUX (M3)
चयन इनपु ट ‘Cʼ पर िनभ�र है , जो चार बार लॉिजक­0 होगा, तो MUX (M1)के आउटपु ट के डाटा का चयन
करे गा। इसी �कार 2 X 1 MUX (M3) चयनइनपु ट ‘Cʼ, जो चार बार लॉिजक­1 होगा, तो MUX (M2) के
आउटपु ट के डाटा का चयन करे गा।

िच� 16: 8 x 1 MUX को, दो 4 x 1 MUX और एक 2 x 1 MUX से

iii. चार (quad) 2 X 1 MUX, और एक 4 X 1 MUX

IC 74157 एक चार, 2 X 1 MUX है , िजसम� सि�य उ�, 2­िडिजटल डाटा इनपु ट, 1­चयन इनपु ट लाइन,
एक सि�य उ� आउटपु ट, और एक सि�य स�म (active low enable) इनपु ट है। IC 74153 मे दो
4 X 1 MUX है , िजसम� सि�य उ� (active high), 4­िडिजटल डाटा इनपु ट, 2­चयनइनपु ट (select input)
लाइन�, एक सि�य उ� आउटपु ट, और एक सि�य स�म (active low enable) इनपु ट है।

304
 एक एकल 2 X 1 MUX मे अिधकतम, 2­िडिजटल डाटा इनपु ट को ही �व��थत (handle) कर सकता है।
जब इनपु ट की सं�ा दो से अिधक हो, तो इसे MUX tree की सहायता से बनाया जा सकता है ।िच� 17 मे
चार 2 X 1 MUX (LSB MUX) और एक 4 X 1 MUX (MSB) का उपयोग करके 8 X 1 MUX को बनाया
गया है ।

चार 2 X 1 MUX अपने 2­िडिजटल डाटा इनपु टो का चयन कर IC74157 के आउटपु ट िपन (4, 7, 9, 12)
पर दे ते है । और 4 X 1 MUX चयिनत इनपु ट लाइनों के आधार पर चार िडिजटल डाटा इनपु ट का चयन
करके आउटपु ट पर दे ते है ।चयन इनपु ट लाइन A, B, C को 000 इनपु ट का चयन करने पर , चार, 2 X 1
MUX के आउटपु ट मे िडिजटल डाटा D0, D2, D4, और D6 जाये गा, पर 4 X 1 MUX के आउटपु ट मे केवल
D0 िडिजटल डाटा ही जाएगा, �ोिक 4 X 1 MUX के चयन इनपु ट B और C दो बार (000;001) D0 का
चयन करे गा। इसी �कार अ� चयन इनपु ट लाइन के िलए दोहराते है ।

िच� 17: 8x 1 MUX को, एक 4 x 1 MUX और चार 2 x 1 MUX से

6. चार 4 x 1 म�ी�े �र की सहायता से 2 x 4 िवसंकेतक (decoder) िडजाइन कीिजये ?

उ�र

305
 चार 4 x 1 म�ी�े �र की सहायता से 2 x 4 िवसंकेतक (decoder) को िन�वत िडजाइन कर सकते है ,
िजसका लॉिजक आरे ख िच� 18 मे बनाया गया है ।
7. िडम�ी�े�र (DMUX) का उपयोग करके उ� िडम�ी�े�र (DMUX) को कैसे
काया���त करते है?

उ�र
िडम�ी�े�र (DMUX) का उपयोग करके उ� म�ी�े �र (DMUX) को िन� �कार से
काया� ��त करते है ­
एक­�र काया��यन (one­level implementation)

1 x 16 िडम�ी�े�र (DMUX) को दो, 1 x 8 िडम�ी�े�र (DMUX)

�थम �र (level)
1 x 8 DMUX: 2
1 x 16
16
�2
8

िच� 19 मे 1 x 16 िडम�ी�े�र (DMUX) के �ॉक आरे ख को दो, 1 x 8 िडम�ी�े�र (DMUX) की

सहायता से बनाया गया है ।

306
 िच� 18: चार 4 x 1 म�ी�े�र की सहायता से 2 x 4 िवसं केतक (decoder)

िच� 19: 1 x 16 िडम�ी�े�र (DMUX) को दो, 1 x 8 िडम�ी�े�र से

दो ­�र काया��यन (two­level implementation)

1 x 16 िडम�ी�े�र (DMUX) को पाँ च, 1 x 4 िडम�ी�े �र (DMUX)

ि�तीय �र �थम �र
S3,S2 S1,S0
1 x 16 1 x 4 DMUX: 1 1 x 4 DMUX: 4
4 16
�1 �4
4 4

307
 िच� 20 मे 1 x 16 िडम�ी�े�र (DMUX) के �ॉक आरे ख को पाँ च, 1 x 4 िडम�ी�े�र
(DMUX) की सहायता से बनाया गया है ।

िच� 20: 1 x 16 िडम�ी�े�र (DMUX) को पाँच, 1 x 4 िडम�ी�े�र से

तीन ­�र काया��यन (three­level implementation)

1 x 16 िडम�ी�े�र (DMUX) को सात, 1 x2 िडम�ी�े �र (DMUX)

तृतीय �र ि�तीय �र �थम �र

S3 S2 S1,S0
1 x 16 1 x 2 DMUX: 1 1 x 2 DMUX: 2 1 x 4 DMUX: 4
2 4 16
�1 �2 �4
2 2 4

308
 िच� 21 मे 1 x 16 िडम�ी�े�र (DMUX) के �ॉक आरे ख को सात, 1 x 2 िडम�ी�े �र
(DMUX) की सहायता से बनाया गया है ।

िच� 21: 1 x 16 िडम�ी�े�र (DMUX) को सात, 1 x 2 िडम�ी�े�र

चार ­�र काया��यन (four level implementation)

1 x 16 िडम�ी�े�र (DMUX) को पं �ह, 1 x 2 िडम�ी�े �र (DMUX)

चतुथ� �र तृतीय �र ि�तीय �र �थम �र

S3 S2 S1 S0
1 x 16 1 x 2 DMUX: 1 1 x 2 DMUX: 2 1 x 2 DMUX: 4 1 x 2 DMUX: 8
2 4 8 16
�1 �2 �4 �8
2 2 2 2

309
 िच� 22 मे 1 x 16 िडम�ी�े�र (DMUX) के �ॉक आरे ख को पं �ह , 1 x 2 िडम�ी�े �र
(DMUX) की सहायता से बनाया गया है ।

िच� 22: 1 x 16 िडम�ी�े�र (DMUX) को पं�ह , 1 x 2 िडम�ी�े �र

310
8. िन� िडम�ी�े�र (DMUX) की सहायता से 1 x 16 िडम�ी�े�र (DMUX) िडजाइन कीिजये ?

i. 1 x 8 िडम�ी�े�र (DMUX)
ii. 1 x 4 िडम�ी�े�र (DMUX)

उ�र
i. 1 x 16 िडम�ी�े�र (DMUX) को िडजाइन करने के िलए दो 1 x 8 िडम�ी�े�र (DMUX) की
आव�कता होगी, िजसका लॉिजक आरे ख िच� 23 बनाया गया है ।

िच� 23: 1 x 16 िडम�ी�े�र (DMUX) को दो 1x 8 िडम�ी�े�र (DMUX)

ii. 1 x 16 िडम�ी�े�र (DMUX) को िडजाइन करने के िलए पाँ च 1 x 4 िडम�ी�े�र

(DMUX) की आव�कता होगी, िजसका लॉिजक आरे ख नीचे िच� 24 बनाया गया है।

9. पूण� योजक लॉिजक आरे ख 3 x 8 िवसंकेतक (decoder) और NAND गेट की सहायता से बनाए ?

उ�र
पू ण� योजक लॉिजक प�रपथ का आउटपु ट िन�वत है।
S ( A, B, C ) � � m (1, 2, 4, 7) ; S ( A, B, C ) � � m (0, 3, 5, 6) � � M (0, 3, 5, 6)
311
 C ( A, B, C ) � � m (3, 5, 6, 7) ; C ( A, B, C ) � � m (0,1, 2, 4,5) � � M (0, 1, 2, 4,5)
पू ण� योजक लॉिजक आरे ख की 3 x 8 िवसंकेतक (decoder) और NAND गे ट की सहायता िच� 25 मे
िडजाइन िकया गया है ।

िच� 24: 1 x 16 िडम�ी�े�र (DMUX) को पाँच 1x 4 िडम�ी�े�र (DMUX) से

312
 िच� 25: पूण� योजक लॉिजक 3 x 8 िवसंकेतक (decoder) और NAND गेट से

10. ब�­�र (multi­level) 9 लाइन से 512 लाइन िवसंकेतक (decoder)िडजाइन कीिजये ?

उ�र
9 लाइन से 512 लाइन िवसंकेतक (decoder) को यिद �थम ­�र (first­level) से िडजाइन िकया जाय तो
कुल इनपु ट लाइनों की सं�ा =9 x 512 = 4608 होगी। इस सं�ा को ब�­�र (multi­level) िडजाइन से
कम िकया जा सकता है , िजसे िन�वत समझाया गया है ­

1. माना 9 लाइन िवसंकेतक (decoder) के चर A, B, C, D, E, F, G, H, और है ।

2. 9 लाइन िवसंकेतक (decoder) के चरो को चार समूहो मे िन�वत बां टते है ­
{A, B}, {C, D}, {E, F}, और (G, H, I)
3. (G, H, I) िवसंकेतक (decoder) मे तीन इनपु ट , जबिक बाकी तीन मे दो इनपु ट है ।

�थम­�र (first­level) ि�तीय­�र (second­level) तृतीय­�र (third­level)

आउटपुट

आउटपुट

आउटपुट
िडकोडर

िडकोडर

िडकोडर
इनपुट

इनपुट

इनपुट

इनपुट

इनपुट

इनपुट
लाइन

लाइन

लाइन

लाइन

लाइन

लाइन

AB 2 22 = 4 8
24= 16
ABCD

512 x 2 =1024

2 32
ABCDEFGHI

CD 2 22 = 4 8
2 29= 512
2
EF 2 2 =4 8
25= 32
EFGHI

2 64
GHI 3 23 = 8 24
�थम­�र के इनपुट्स 48 ि�तीय ­�र के इनपुट्स 96 तृतीय­�र के इनपुट्स 1024
कुल इनपुट लाइने =1168

313
 ब�­�र (multi­level) 9 लाइन से 512 लाइन िवसंकेतक (decoder) को िच� 26 मे िडजाइन िकया गया
है ।

11. IC 74148, और 74157 की सहायता से हे�ाडे िसमल से बाइनरी संकेतक (encoder) िडजाइन
कीिजये ?

उ�र
IC 74148, आ�ल से बाइनरी संकेतक (binary encoder) है , और IC 74157, चार 2 x 1 MUX की
सहायता से हे�ाडे िसमल से बाइनरी संकेतक (binary ncoder) को िन� �कार से िडजाइन करते है ।
हे �ाडे िसमल मे 16 (0 से 9, A से F) �तीक (symbol) होते है , इसिलए दो IC 74148, आ�ल से बाइनरी
संकेतक (binary encoder) की आव�कता होगी, पहली IC­1 (0 से 7) इनपु ट के िलए और दू सरी IC­2 (8
से F तक ) इनपु ट के िलए। चार 2 x 1 MUX को चार िबट बाइनरी आउटपु ट के िलए उपयोग िकया गया है ।
िच� 27 मे इसका लॉिजक आरे ख बनाया गया है।

िच� 26: ब�­�र (multi­level) 9 लाइन से 512 लाइन िवसं केतक (decoder)

314
िच� 27: हे�ाडे िसमल से बाइनरी सं केतक (binary encoder)

315
 �योगा�क (Experiments)

1. म�ी�ै�स� (MUXs) के एकीकृत प�रपथों (ICs) का स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 74157 (2X1 MUX), एक 74153 (4X1 MUX,एक 74151 (8X1 MUX),और एक
74150 (16X1 MUX), एक IC 7410, एक IC 7420।

डायोड: एक LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, वायर कटर और ��� पर।

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली एकीकृत प�रपथों (िच� 5.8, 5.9) को �ै ड­ बोड� मे उिचत �थान
पर लगाए।
b. अब प�रपथ मे �योग होने वाली एकीकृत प�रपथों (ICs)को उिचत िपनो पर उिचत िवधु त
आपू ित� से जोड़े ।
c. आउटपु ट को LED से उिचत धारा सीिमतअवरोधक (current limiting resistor) के साथ
जोड़े ।
d. इनपु ट मे उिचत बाइनरी इनपु ट िस�ल दे कर आउटपु ट को नोट कर स� तािलका तैयार
कर� ।

�े�ण (Observation):

1. IC 74157 मे चार, 2X1 MUX

IC74157
इनपुट
आउटपुट
स�म डे टा चयन
G D1 D0 S0
0 X 0 0
0 X 1 0
0 0 X 1
0 1 X 1
1 x x 1

316
2. IC 74153 मे दो, 4 X 1 MUX
IC74153
इनपुटस
स�म डे टा चयन आउटपुट
EN D3 D2 D1 D0 S1 S0
0 X X X 0 0 0
0 X X 1 X 0 1
0 X 1 X X 1 0
0 1 X X X 1 1
1 X X X X X X

3. IC 74151A एक 8 X 1 MUX
IC74151
इनपुटस
स�म
डे टा चयन आउटपुटस
EN D7 D6 D5 D4 D3 D2 D1 D0 S2 S1 S0
0 X X X X X X X 0 0 0 0
0 X X X X X X 1 X 0 0 1
0 X X X X X 1 X X 0 1 0
0 X X X X 1 X X X 0 1 1
0 X X X 0 X X X X 1 0 0
0 X X 1 X X X X X 1 0 1
0 X 1 X X X X X X 1 1 0
0 0 X X X X X X X 1 1 1
1 X X X X X X X X X X X

4. IC 74150 एक 16 X 1 MUX
IC74150
इनपुटस
स�म डे टा चयन आउटपुट
EN D15 � D7 D6 D5 D4 D3 D2 D1 D0 S3 S2 S1 S0
1 X � X X X X X X X X X X X X
0 X � X X X X X X X 0 0 0 0 0
0 X � X X X X X X 1 X 0 0 0 1
0 X � X X X X X 1 X X 0 0 1 0
0 X � X X X X 1 X X X 0 0 1 1
0 X � X X X 0 X X X X 0 1 0 0
0 X � X X 1 X X X X X 0 1 0 1

317
 �मश:
IC74150
इनपुटस
स�म डे टा चयन आउटपुट
EN D15 � D7 D6 D5 D4 D3 D2 D1 D0 S3 S2 S1 S0
0 X � X 1 X X X X X X 0 1 1 0
0 x � 0 X X X X X X X 0 1 1 1
0 x � 1 0 0 0
0 0 � X X X X X X X X 1 0 0 1
0 X � X X X X X X X X 1 0 1 0
0 X � X X X X X X X X 1 0 1 1
0 X � X X X X X X X X 1 1 0 0
0 X � X X X X X X X X 1 1 0 1
0 X � X X X X X X X X 1 1 1 0
0 1 � X X X X X X X X 1 1 1 1

प�रणाम (Result): िविभ� म�ी�ै �स� (MUX) के एकीकृत प�रपथों (ICs) का स�ापन िकया।

सावधािनयां (Precautions):

1. लॉिजक प�रपथ िडजाइन करने से पहले उसमे �योग होने वाली एकीकृत प�रपथों (ICs) की जां च कर� ।
2. एकीकृत प�रपथ (IC) के िपन आउट आरे ख (diagram) को उिचत िडिजटल डाटा सीट से दे खना सु िनि�त
कर� ।
3. पावर �ोजे� बोड� मे उपयोग होने वालो घटको की �योग करने से पहले जाँ च कर ले।
4. MUX �ारा लॉिजक प�रपथ िडजाइन करने से पहले उसके चयन / िनयं �ण इनपु ट और िडिजटल डाटा
इनपु ट दे कर IC के ��ेक िमनटम� (minterm) की जाँ च कर� ।
5. िकसी इनपु ट को खाली (floating) न छोड़� ।

2. डीम�ी�ै�स� (DEMUXs) के एकीकृत प�रपथों (ICs) का स�ापन करना।

आव�क उपकरण / घटक (Components):

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 74138 (3­िडिजटल डाटा चयन लाइनों के साथ एक 1 X 8 DMUX, पू रक आउटपु ट),
एक 74139 (2­िडिजटल डाटा चयन लाइन के साथ दो 1 X 4 DMUX, पू रक (complement) आउटपु ट),
औरएक 74154 (एक 1 X 16 DMUX, 4­िडिजटल डाटा चयन लाइनों के साथ, सि�य उ� (Active high)
आउटपु ट।

318
 डायोड: एक LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):
a. पावर �ोजे� बोड� पर प�रपथ (िच� 5.13 से 5.15) मे �योग होने वाली एकीकृत प�रपथों
(ICs) को उिचत �थान पर लगाए।
b. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथों (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर जोड़े ।
c. अब प�रपथ मे �योग होने वाली ��ेक ICs के िचप स�म (enable) इनपु ट िपन को उिचत
िस�ल दे कर स�म रखे ।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
e. चयन / कंट� ोल इनपु टस को उिचत बाइनरी इनपु ट दे कर प�रपथ का आउटपु ट को नोट कर
स� तािलका तैयार कर� ।

�े�ण (Observation):
1. 74139 ( दो 1 X 4 DMUX, पूरक (complement) आउटपुट )
IC74139
इनपुट
आउटपुट
स�म डे टा चयन
G Din B A 0 1 2 3
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 1 x x

2. 74138 (एक 1 X 8 DMUX, पूरक आउटपुट)

IC74138
इनपुटस
आउटपुटस
स�म डे टा चयन
G2B G2A G1 Din C B A 0 1 2 3 4 5 6 7
0 0 1 1 0 0 0
0 0 1 1 0 0 1
0 0 1 1 0 1 0

319
 �मश:

IC74138
इनपुटस
आउटपुटस
स�म डे टा चयन
G2B G2A G1 Din C B A 0 1 2 3 4 5 6 7
0 0 1 1 0 1 1
0 0 1 1 1 0 0
0 0 1 1 1 0 1
0 0 1 1 1 1 0
0 0 1 1 1 1 1
X X 0 1 X X X
X 1 X 1 X X X
1 X X 1 X X X

3. 74154 (एक 1 X 16 DMUX)

IC74154
इनपुटस
आउटपुटस
स�म चयन
डाटा
G1 D C B A 0 1 2 3 4 5 6 7 � 15
0 1 0 0 0 0 �
0 1 0 0 0 1 �
0 1 0 0 1 0 �
0 1 0 0 1 1 �
0 1 0 1 0 0 �
0 1 0 1 0 1 �
0 1 0 1 1 0 �
0 1 0 1 1 1 �
0 1 1 0 0 0 �
0 1 1 0 0 1 �
0 1 1 0 1 0 �
0 1 1 0 1 1 �
0 1 1 1 0 0 �
0 1 1 1 0 1 �
0 1 1 1 1 0 �
0 1 1 1 1 1 �
1 0 x X X X �
1 1 x X X X �

320
प�रणाम (Result): िविभ� डीम�ी�ै�स� (DEMUX) के एकीकृत प�रपथों (ICs) का स�ापन िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

3. िवसं केतक – ड� ाइवरों (decoder­driver) के एकीकृत प�रपथों (ICs) का स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):
आईसी (IC): एक 74138 (एक 1X8 DMUX, 3­िडिजटल डाटा चयन लाइनों के साथ, पू रक
आउटपु ट), एक 74139 (2­िडिजटल डाटा चयन लाइन के साथ,दो 1 X 4 DMUX , पू रक आउटपु ट),
और एक 74154 (एक 1 X 16 DMUX, 4­िडिजटल डाटा चयन लाइनों के साथ)।
डायोड: एक LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):
a. पावर �ोजे� बोड� पर प�रपथ (िच� 5.13 से 5.15) मे �योग होने वाली एकीकृत प�रपथों
(ICs) को उिचत �थान पर लगाए।
b. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथ (IC) को उिचत िवधुत आपू ित� उिचत
िपनो पर जोड़े ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथ (IC) के िचप स�म (enable) इनपु ट
िपन को उिचत िस�ल दे कर स�म रखे।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक के साथ जोड़े ।
e. चयन / कंट� ोल इनपु टस को उिचत बाइनरी इनपु ट दे कर प�रपथ का आउटपु ट को नोट कर
स� तािलका तैयार कर� ।

�े�ण (Observation):

1. 74139 (दो 1 X 4 DMUX) को 2 x 4 िवसं केतक (decoder) के �प मे

IC74139
इनपुट
आउटपुट
स�म चयन
G B A 0 1 2 3
0 0 0
0 0 1
0 1 0
0 1 1
1 x x

321
 2. 74138 (एक 1 X 8 DMUX) को 3 x 8 िवसं केतक (decoder) के �प मे
IC74138
इनपुटस आउटपुटस
स�म चयन
G2B G2A G1 C B A 0 1 2 3 4 5 6 7
0 0 1 0 0 0
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 0 1 1
0 0 1 1 0 0
0 0 1 1 0 1
0 0 1 1 1 0
0 0 1 1 1 1
X X 0 X X X
X 1 X X X X
1 X X X X X

3. 74154 (एक 1 X 16 DMUX) को 4 x 16 िवसंकेतक (decoder) के �प मे

IC74154
इनपुटस
आउटपुटस
स�म चयन
G1 D C B A 0 1 2 3 4 5 6 7 � 15
0 0 0 0 0 �
0 0 0 0 1 �
0 0 0 1 0 �
0 0 0 1 1 �
0 0 1 0 0 �
0 0 1 0 1 �
0 0 1 1 0 �
0 0 1 1 1 �
0 � � � � �
0 1 1 1 1 �
1 X X X X �
1 X X X X �

प�रणाम (Result): िविभ� िवसंकेतक – ड� ाइवरों के एकीकृत प�रपथों (ICs) का स�ापन िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

322
4. BCD – से – सात से गम�ट िडकोडर­ड� ाइवर के एकीकृत प�रपथों (ICs) का स�ापन करना।

आव�क उपकरण / घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , और िडिजटल म�ीमीटर।

2. घटक (Components):

ICs: एक 7446/7447 (BCD­से–सात सेगम�ट िडकोडर­ड� ाइवर: एक उभयिन� एनोड टाइप सात सेगम�ट
िड��े ड� ाइव करता है), और एक 7448 / 7449 (BCD­से­ सात सेगम�ट िडकोडर­ड� ाइवर: एक उभयिन�
कैथोड टाइप सात सेगम�ट ड� ाइव करता है ),

�दश�न (Displays): एक उभयिन� एनोड/ कैथोड: सात सेगम�ट �दिश�त

िविवध (Miscellaneous): सात �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ (िच� 5.26, 5.27) मे �योग होने वाली एकीकृत प�रपथों
(ICs)और िड��े िडवाइस को उिचत �थान पर लगाए।
b. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथों (ICs) और िड��े िडवाइस को
उिचत िवधुत आपू ित� उिचत िपनो पर जोड़े ।
c. IC 7447 के लैप टे � (LT) मे लॉिजक­0 इनपु ट से जोड़े , और LED पर �दिश�त सं�ा का
िनरी�ण करे । सभी सेगम�ट्स ऑन (on) होने चािहए।
d. IC 7447 के ब� िकंग इनपु ट / �रप�े �ािकंग आउटपु ट (BI / RBO) मे लॉिजक­0 इनपु ट दे ने
पर LED पर �दिश�त सं�ा का िनरी�ण करे । सभी सेगम�ट्स बं द (off) होने चािहए।
e. IC 7447 के लैप टे � (LT) और �रप�े �ािकंग इनपु ट (RBI) मे लॉिजक­0 इनपु ट से जोड़े ,
और इनपु ट 0000 से 1001 के िलए LED पर �दिश�त सं�ा का िनरी�ण करे । यह एक
सामा� िडकोंडींग मोड़ है ।
f. लैप टे � (LT) मे लॉिजक­1 और �रप�े �ािकंग इनपु ट (RBI) मे लॉिजक­0 इनपु ट से जोड़े ,
और ब� िकंग इनपु ट / �रप�े �ािकंग आउटपु ट (BI / RBO) आउटपु ट और इनपु ट 0000 से
1111 के िलए LED पर �दिश�त सं�ा का अवलोकन करे । यह एक सामा� िडकोंडींग मोड़
जीरो �ंिकंग (zero blanking) के साथ है ।
g. LED पर �दिश�त सं�ा का िनरी�ण करे । सभी सेगम�ट्स ऑन (on) होने चािहए।
h. उिचत बाइनरी इनपु ट दे कर प�रपथ (circuit) का आउटपु ट को नोट कर स� तािलका तैयार
कर� ।

323
 �े�ण (Observation):

BCD­से –सात से गम�ट िडकोडर­ड� ाइवर

7446A, 7447A, और 7448
डे िसमल इनपुटस आउटपुटस
BI/RBO
और LT RBI D C B A a b c d e f g
फं�न
0 1 1 0 0 0 0 1
1 1 X 0 0 0 1 1
2 1 X 0 0 1 0 1
3 1 X 0 0 1 1 1
4 1 X 0 1 0 0 1
5 1 X 0 1 0 1 1
6 1 X 0 1 1 0 1
7 1 X 0 1 1 1 1
8 1 X 1 0 0 0 1
9 1 X 1 0 0 1 1
10 1 X 1 0 1 0 1
11 1 X 1 0 1 1 1
12 1 X 1 1 0 0 1
13 1 X 1 1 0 1 1
14 1 X 1 1 1 0 1
15 1 X 1 1 1 1 1
BI X X X X X X 0
RBI 1 0 0 0 0 0 0
LT 0 X X X X X 1

प�रणाम (Result): BCD­से–सात सेगम�ट िडकोडर­ड� ाइवर के एकीकृत प�रपथों (ICs) को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

5. सं केतक लॉिजक प�रपथ (encoder logic circuit) का स�ापन करना।

आव�क उपकरण / घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , िडिजटल आईसी परी�क (IC tester), और िडिजटल
म�ीमीटर।

324
 2. घटक (Components):

आईसी (IC): तीन 7432 (चार 2­इनपु ट OR गे ट), 74147 (डे िसमल से BCD �ाथिमकता संकेतक (priority
encoder), सि�य (active low) इनपु ट और आउटपु ट), 74148 (�ाथिमकता संकेतक (priority
encoder)

डायोड: चार LED 20 mW

िविवध (Miscellaneous): चार �ितरोध 330 Ω/0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथों (ICs) और िड��े
िडवाइस को उिचत �थान पर लगाए।
b. संकेतक (encoder) संयोजन सिक�टो के लॉिजक प�रपथ को बारी–बारी से िच� 5.30 से
5.32 तक �ै ड­ बोड� पर संयोिजत करे , और लॉिजक प�रपथ मे �योग होने वाली एकीकृत
प�रपथ (IC) को उिचत िपनों पर उिचत िवधुत की आपू ित� दे ।
f. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
c. संकेतक (encoder) संयोजन सिक�टो को इनपु ट दे कर ��ेक के िलए BCD आउटपु ट की
जां च कर� ।

�े�ण (Observation):

1. ऑ�ल से बाइनरी संकेतक (binary encoder)

आउटपुट
इनपुटस (सि�य उ� )
(सि�य उ�)
D0 D1 D2 D3 D4 D5 D6 D7 C B A
0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

325
 2. ऑ�ल से बाइनरी �ाथिमकता संकेतक (prority encoder)
आ�ल इनपुट बाइनरी आउटपुट
स�म
(सि�य इनपुट ) (सि�य आउटपुट)
इनपुट
D0 D1 D2 D3 D4 D5 D6 D7 A B C GS आउटपुट
0 0 1 1 1 1 1 1 1
0 x 0 1 1 1 1 1 1
0 x x 0 1 1 1 1 1
0 x x x 0 1 1 1 1
0 x x x x 0 1 1 1
0 x x x x x 0 1 1
0 x x x x x x 0 1
0 x x x x x x x 0
0 x x x x x x x x
1 x x x x x x x x

3. डे िसमल से BCD �ाथिमकता सं केतक (priority encoder)

डे िसमल इनपुट BCD आउटपुट
(सि�य इनपुट ) (सि�य आउटपुट)
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 A B C D BCD
0 1 1 1 1 1 1 1 1 1
x 0 1 1 1 1 1 1 1 1
x x 0 1 1 1 1 1 1 1
x x x 0 1 1 1 1 1 1
x x x x 0 1 1 1 1 1
x x x x x 0 1 1 1 1
x x x x x x 0 1 1 1
x x x x x x x 0 1 1
x x x x x x x x 0 1
x x x x x x x x x 0

प�रणाम (Result): उपरो� संकेतक (encoder) के लॉिजक प�रपथ को स�ािपत िकया ।

सावधािनयां (Precautions): �योग 1 की भां ित ।

326
 6
संयोजक लॉिजक प�रपथ ­ 3 : कोड प�रवत� क एवं अ�
Combinational Logic Circuit ­ 3: Code Converter and others

कं�ू टर बाइनरी सं�ा के साथ काम करते ह� । अिधकां श इले��ॉिनक िडिजटल �णाली (digital system) म�
लॉिजक ­ 0 और लॉिजक ­ 1 के �प म� िस�ल का उपयोग करते ह� , िजसे बाइनरी कहा जाता है । बाइनरी
कोड िकसी भी सूचना को िवशेष �ा�प (particular format) मे �दिश�त करने का एक �ितका�क तरीका
(symbolic representation) है। सूचना मे सं�ा, वण�माला , और �तीक कुछ भी हो सकते है , िज�े मानव
और मशीने आराम से पहचान और समझ सकते है । मशीन कोड की मूल बु िनयादी गु ण (property) उसकी
बाइनरी �कृित (nature) के होते है। डे िसमल, आ�् ल, हे�ा डे िसमल के बाइनरी �दश�न को डे िसमल कोड ,
आ�् ल कोड , हे�ा डे िसमल कोड कहते है । कोड का �योग डाटा को सं�हीत करने और डाटा को एक
�थान से दू सरे �थान भेजने मे िलए स�म है । िडिजटल �णाली (digital system) मे िविभ� �कार के बाइनरी
कोड का उपयोग िकया जाता है । इनमे से कुछ कोड: BCD कोड, Excess­3 कोड, और �े कोड है ।

6.1 बाइनरी कोड

6.1.1 BCD कोड

यह एक भा�रत (weighted) 4­िबट बाइनरी कोड है , िजसम� ��ेक सं�ा एक िनि�त भार (fixed weight)
वहन करती है । 4­िबट् स की �ंखला (string) को िनबल (nibble) के �प म� जाना जाता है। बाइनरी­कोडे ड
डे िसमल (BCD) का अथ� है िक ��ेक डे िसमल अं क को एक िनबल (4­िबट का बाइनरी कोड) �ारा दशा�या
जाता है । BCD कोड कई �कार होते ह� , जैसे 8421, 2421, और 5211 इनम� से 8421 कोड सबसे �मुख BCD
कोड है । 8421 कोड 4­िबट् स (8, 4, 2, और 1 �मशः , सबसे बाएं वाले िबट से शु�) के वजन को इं िगत
करता है । BCD कोड म�, 16 संयोजनों म� से केवल 10 कोड का उपयोग िकया जाता है , बाकी 6 कोड 1010,
1011, 1100, 1101, 1110, और 1111 उपयोग नहीं िकया जाता है , को अमा� BCD कोड कहते ह� ।

BCD कोड, जो कं�ू टर और इं सान के बीच �� �दश�न संचार (visual display communication) के िलए
ब�त मह�पू ण� है । लेिकन BCD कोड को अंकगिणत गितिविधयो से िनपटना ब�त मु��ल है । इसिलए
कं�ू टर �ो�ाम (computer software) �ारा BCD कोड को बाइनरी म� बदलने के िलए गिणत के सवालो को
हल करने के िनयमो की �णाली (algorithm), या �ि�याएं िवकिसत की गई ह� , तािक कं�ू टर बाइनरी म� सभी
अं कगिणतीय संचालन करने म� स�म (enabled) हो सके। िफर भी BCD को बाइनरी म� बदलने का एक और
तरीका, यं � साम�ी �ि�कोण (hardware approach), जो MSI एकीकृत प�रपथों (integrated circuits) के
साथ है । इसमे अित�र� प�रपथो (circutary) भी शािमल है, लेिकन कं�ू टर �ो�ाम (software) के बजाय यं �
साम�ी (hardware) का उपयोग करके प�रवित�त करना ब�त तेज है।

BCD कोड का उपयोग पॉकेट कैलकुलेटर, इले��ॉिनक काउं टर, िडिजटल वो�मीटर, िडिजटल घिड़यों आिद
म� िकया जाता है । कं�ू टर के शु�आती दौर म� भी BCD कोड का उपयोग िकया जाता था। हालाँ िक, अब BCD
कोड का उपयोग कं�ू टर नहीं करते है , �ोंिक यह बाइनरी की तुलना म� धीमा और अिधक जिटल है । अ�र,

327
 यह एक कोिडट सं�ा को दू सरे �प म� प�रवित�त करना मह�पू ण� होता है जो कं�ू टर या िडिजटल िस�म
�ारा अिधक उपयोग करने यो� होता है।

BCD कोड का मु� लाभ डे िसमल म� और डे िसमल से प�रवित�त करने के सापे � आसानी है।डे िसमल अं क 0
से 9 के िलए केवल चार िबट के कोड समूहों को याद रखने की आव�कता होती है ।

6.1.2 Ex­3 कोड

Ex­3 कोड एक अभा�रत (unweighted) डे िसमल कोड है , जो कुछ पु राने कं�ू टरों पर �योग िकया जाता
था। Ex­3 कोड का मतलब डे िसमल अंकम� 3 जोड़ने के बाद इसे चार­िबट बाइनरी म� प�रवित�त िकया जाता
है । इसके संभािवत 16 कोड संयोजनों म� से, केवल 10 कोड का उपयोग िकया जाता है।शेष बाकी 6 कोड,
0000, 0001, 0010, 1101 1110 और 1111 अमा� कोड ह� । Ex­3 कोड को �­पू रक कोड (self
complementary code) के �प म� भी जाना जाता है। इसकी �­पू रक गु ण (self complementary
property) िडिजटल �णाली (digital system) म� घटाने के संचालन (subtraction operation) म� काफी
मह�पू ण� है ।

6.1.3 �े कोड

यह एक अभा�रत (unweighted) कोड है। इनको िबट के �थान (position) म� कोई िविश� भार (weight)
नहीं िदया गया है । हालाँ िक, इस कोड की सबसे मह�पू ण� िवशेषता यह है िक यह एक �े कोड से दू सरे �े कोड
म� जाने पर केवल एक ही िबट मे प�रवत�न करता है । बाइनरी �णाली (binarys ystem) म� जब हम 0111 से
1000 मे जाते ह� तो इसके सभी 4­िबट बदल जाते ह� । कुछ अनु�योगों (applications) म� एक िबट मे प�रवत�न
वाली �व�था (single bit change property) ब�त मह�पू ण� होती है जैसे, शा� के �थान का संकेतक
(shaft position encoder)। इन अनु�योगों म� एक से अिधक िबट प�रवत�न होने पर �ुिट की संभावना बढ़
जाती है ।

�े कोड को �ूनतम प�रवत�न (minimum change) कोड, '�ितिबं िबत बाइनरी कोड (reflected binary
code), च�ीय कोड (cyclic code) भी कहा जाता है । �िमक (successive) कोिडत वण� (characters) कभी
भी एक­िबट से अिधक िभ� नहीं होते ह� । इस कारण से, �े कोड अं कगिणतीय संचालन के िलए उपयु � नहीं
है , लेिकन इनका उपयोग इनपु ट / आउटपु ट िडवाइस, कुछ �कार के ADC, और k­ मैप म� पं ��यों (rows)
और �ं भों (columns) के िलए होता है ।

कभी­कभी, िडिजटल डाटा को एक कोड से दू सरे कोड म� प�रवित�त करना आव�क होता है । ऐसे उपकरण
को कोड प�रवत�क (converter) के �प म� जाना जाता है ।

6.2 कोड प�रवत�क (Code Converter)

6.2.1 बाइनरी­से –BCD मे �पांतरण

िकसी भी बाइनरी सं�ा (binary number) को िन�िल�खत चरणों �ारा BCD कोड म� बदला जा सकता है :

1. सबसे पहले, हम बाइनरी सं�ा (number) को डे िसमल मे बदल�गे ।

328
2. तदोपरा� हम डे िसमल सं�ा के ��ेक अंक को चार­िबट बाइनरी सं�ा के समूहो मे प�रवित�त करते
है , जो िदये गए बाइनरी का BCD कोड होगा। �ात हो िक 4­िबट बाइनरी म� अिधकतम बाइनरी िबट
1111 होती है । लेिकन BCD कोड म�, डे िसमल 0 से 9 तक (डे िसमल का एक अं क) की सं�ा मा�
(valid) होती ह� , जो बाइनरी कोड और BCD कोड के समक� होती ह� , परं तु , दो अंक वाले डे िसमल 10
से 15 (डे िसमल के दो अं क) के BCD कोड अमा� (invalid) होते ह� , िजनको मा� (valid) बनाने के
िलए डे िसमल सं�ा के ��ेक अं क को चार­िबट बाइनरी सं�ा के समूहो मे प�रवित�त कर BCD कोड
�ा� होता है । नीचे तािलका मे बाइनरी­से –BCD मे �पां तरण िदखाया गया है ।

बाइनरी कोड डे िसमल BCD कोड

1001 9 (1001)2=(1001)BCD
1111 15 (0001)2(0101)2=(00010101)BCD
11010111 215 (0010)2(0001)2(0101)2=(001000010101)BCD

तािलका 6.1: मे बाइनरी से BCD कोड मे बदलने के िलए स� तािलका बनाई है।

तािलका 6.1: बाइनरी–से ­ BCD कोड प�रवत�क

इनपुट आउटपुट
डे िसमल बाइनरी कोड BCD कोड
A B C D B4 B3 B2 B1 B0
0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 1
2 0 0 1 0 0 0 0 1 0
3 0 0 1 1 0 0 0 1 1
4 0 1 0 0 0 0 1 0 0
5 0 1 0 1 0 0 1 0 1
6 0 1 1 0 0 0 1 1 0
7 0 1 1 1 0 0 1 1 1
8 1 0 0 0 0 1 0 0 0
9 1 0 0 1 0 1 0 0 1
10 1 0 1 0 1 0 0 0 0
11 1 0 1 1 1 0 0 0 1
12 1 1 0 0 1 0 0 1 0
13 1 1 0 1 1 0 0 1 1
14 1 1 1 0 1 0 1 0 0
15 1 1 1 1 1 0 1 0 1

उपरो� स�­तािलका से BCD कोड के ��ेक आउटपु ट को SOP ��प (form) मे इस �कार िलख सकते
है ­

329
 B0 � � m (1,3, 5, 7, 9, 11,13, 15) , B � � m (2, 3, 6, 7, 12,13)
1

B2 � � m (4,5, 6, 7, 14,15) , B � � m (8, 9) और

3 B4 � � m (10, 11, 12, 13, 14, 15)
बाइनरी कोड से BCD कोड मे प�रवत�न करने के िलए लॉिजक प�रपथ (logic circuit) बनाने के िलए हम
उपरो� SOP ��प मे k­मैप सरलीकरण तकनीक का उपयोग कर, ��ेक के िलए बु िलयन �ंजक �ा�
कर� गे ।

CD
00 01 11 10
AB

00 0 1 0
1

01 0 1 0
1

11 0 1 1 0

10 0 1 1 0

B0 � D

इसी �कार B1 के िलए k­मैप िविध से

CD
00 01 11 10
AB

00 0 0 1
1

01 0 0 1 1

11 1 1 0 0

10 0 0 0 0

330
B1 � A.B.C � A.C

इसी �कार B2 के िलए k­मैप िविध का उपयोग कर

CD
00 01 11 10
AB

00 0 0
0 0

01 1 1 1 1

11 0 0 1 1

10 0 0 0 0

B 2 � A.B � B.C

इसी �कार B3 के िलए k­मैप �ारा

CD
00 01 11 10
AB

00 0 0
0 0

01 0 0 0 0

11 0 0 0 0

10 1 1 0 0

B 3 � A.B.C

इसी �कार B4 के िलए k­मैप िविध का उपयोग कर

331
 CD
00 01 11 10
AB
00
0 0 0 0

01 0
0 0 0

11
1 1 1 1
10
1
0 0 1

B 4 � A.B � A.C
बाइनरी कोड के िलए BCD कोड प�रवत�क के िलए लॉिजक आरे ख (logic diagram) को िडजाइन करने के
िलए, ��ेक आउटपु ट को k­मैप का उपयोग करके सरलीकृत िकया जाता है । जो िन�वत है ­
B0 � D B1 � A.B.C � A.C B 2 � A.B � B.C
B 3 � A.B.C B 4 � A.B � A.C � A(B � C)

बाइनरी कोड के िलए BCD कोड प�रवत�क के िलए लॉिजक आरे ख (logic diagram) िच� 6.1 म� िदखाया
गया है ।

िच� 6.1: बाइनरी से BCD कोड प�रवत�क का लॉिजक डाया�ाम

332
 6.2.2 BCD­से –बाइनरी �पांतरण
BCD कोड को बाइनरी कोड मे बदलने की �ि�या बाइनरी कोड को BCD कोड मे बदलने की �ि�या के
िवपरीत है । BCD कोड को बाइनरी कोड मे बदलने के िलए िन�िल�खत चरण है :

1. पहले चरण मे, हम BCD कोड को चार­िबट के समूह LSB से शू� कर बनाय�गे, और ��ेक समूह के िलए
डे िसमल सं�ा िलखकर, BCD सं�ा को डे िसमल मे बदल द� गे।
2. अगले चरण मे, हम डे िसमल को बाइनरी मे बदलने की �ि�या का उपयोग करके इस डे िसमल सं�ा को
बाइनरी मे बदल द� गे ।
BCD कोड को बाइनरी कोड मे बदलने की �ि�या को िन� तािलका मे समझाया गया है।

BCD code डे िसमल डे िसमल को बाइनरी

(BCD कोड को 4­ 4 िबट के समूह LSB से )
(1001)BCD (1001)2= (9)10 1001
(00010101)BCD (0001)2(0101)2= (15)10 1111
(001000010101)BCD (0010)2(0001)2(0101)2=(215)10 11010111

5 ­िबट BCD­से –बाइनरी प�रवत�क की स�तािलका तािलका 6.2 म� दी गई है ।

तािलका 6.2: BCD से बाइनरी कोड प�रवत�क

BCD कोड आउटपुट
डे िसमल इनपुट बाइनरी कोड
B4 B3 B2 B1 B0 A B C D E
0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 1
2 0 0 0 1 0 0 0 0 1 0
3 0 0 0 1 1 0 0 0 1 1
4 0 0 1 0 0 0 0 1 0 0
5 0 0 1 0 1 0 0 1 0 1
6 0 0 1 1 0 0 0 1 1 0
7 0 0 1 1 1 0 0 1 1 1
8 0 1 0 0 0 0 1 0 0 0
9 0 1 0 0 1 0 1 0 0 1
10 1 0 0 0 0 0 1 0 1 0
11 1 0 0 0 1 0 1 0 1 1
12 1 0 0 1 0 0 1 1 0 0
13 1 0 0 1 1 0 1 1 0 1
14 1 0 1 0 0 0 1 1 1 0
15 1 0 1 0 1 0 1 1 1 1
16 1 0 1 1 0 1 0 0 0 0
17 1 0 1 1 1 1 0 0 0 1
18 1 1 0 0 0 1 0 0 1 0
19 1 1 0 0 1 1 0 0 1 1
333
 BCD कोड को बाइनरी कोड मे प�रवत�न करने के िलए लॉिजक आरे ख (logic diagram) को िडजायन करने
के िलए, ��ेकआउटपु ट फ़ं�न को k­मैप का उपयोग करके सरलीकृत िकया जाता है । जो िन� है ­

A � B 4 .B 3 � B 4 .B 2 .B 0
B � B 4 .B3 � B 4 .B 3 .B 2 � B 4 .B 3 .B1
C � B 4 .B 2 � B 2 .B1 � B 4 .B 3 .B1
D � B 4 .B1 � B 4 .B1
E � B0
BCD­से –बाइनरी प�रवत�क के िलए लॉिजक आरे ख (logic diagram) िच� 6.2 म� िडजाइन िकया गया है ।

(a)BCD कोड से बाइनरी प�रवत�क के िलए लॉिजक आरे ख (logic diagram)

334
 (b)74184 के�ॉकआरे ख (block diagram)

िच� 6.2

IC 74184 से BCD­से –बाइनरी कोड मे प�रवत�क को बनाया जा सकता है , िच� 6.2(b) मे इसका �ॉकआरे ख
(block diagram) िदखाया गया है । B C D कोड इनपु ट िपनों (A से E तक) पर इनपु ट दे ने पर , और एकीकृत
प�रपथ (IC) के (enabled input) स�म इनपु ट (G) को स�म करने पर ( यािन लॉिजक­0 दे ने पर), बाइनरी
आउटपु ट िपनों (Y1 से Y8) मे बाइनरी आउटपु ट �दिश�त होता है ।

6.2.3 बाइनरी से �े कोड मे �पांतरण

बाइनरी कोड (A, B ,C और D)को �े कोड (G3 G2 G1 G0) म� प�रवित�न करने के िलए इन चरणों का पालन
करके बदला जा सकता है :

1. बाइनरी कोड मे ‘Aʼ MSB, से शु� करते है , बाइनरी सं�ा (binary number) का MSB �े कोडके
MSB के समान (G3=A) होता है ।
2. �े कोड के MSB के आगे (MSB से LSB की तरफ) दू सरा िबट MSB के EX­OR और सं�ा के दू सरे िबट
के बराबर होता है ; (G 2 � A � B) यिद समान बाइनरी िबट हो, तो यह लॉिजक­0 होगा या अ� िबट् स के
िलए यह लॉिजक­1 होगा;
3. �े कोड के िलए तीसरा िबट बाइनरी सं�ा (binary number) के दू सरे और तीसरे िबट् स के Ex­OR के
बराबर होता है , (G 1 � B � C) और (G 0 � C � D) ; इसी तरह अगले सभी िनचले �म के बाइनरी िबट को
�े कोड मे बदला जा सकता है ।

िन� तािलका बाइनरी से �े कोड मे �पां तरण के िलए स� तािलका है ।

335
 तािलका 6.3 : बाइनरी­से ­ �े कोड प�रवत�क

इनपुट आउटपुट
डे िसमल बाइनरी कोड �े कोड
A B C D G3 G2 G1 G0
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0

बाइनरी से �े कोड �पां तरण के िलए लॉिजक डाया�ाम बनाने के िलए, हम उपरो� स� तािलका से
आउटपु ट के िलए k­मैप तकनीक का उपयोग करके �े कोड के िलए सरलतम (minimized) बु िलयन �ंजक
(Boolean expression) के �ा� करते है , जो िन� है ­

G3 � A

G2 � A �B

G1 � B � C

G0 � C�D

बाइनरी से �े कोड प�रवत�क का लॉिजक डाया�ाम िच� 6.3 म� िडजाइन िकया गया है ।

336
 िच� 6.3: बाइनरी से �े कोड प�रवत�क के िलए लॉिजक डाया�ाम

6.2.4 �े कोड का बाइनरी कोड मे �पांतरण

�े कोड से 4­िबट बाइनरी कोड(A, B, C, और D) मे प�रवत�न के िलए चार इनपु ट और चार आउटपु ट की
आव�कता होगी। िकसी भी �े कोड को बाइनरी कोड म� प�रवत�न करने के िलये इन चरणों का पालन करना
होगा­

1. �े कोड के MSB से शु� करते है , �े कोड के MSB बाइनरी कोड के MSB के समान होता है (A =G 3);
2. बाइनरी कोड के MSB के आगे दू सरा िबट MSB के Ex­OR और �े कोड के दू सरे िबट के बराबर होता
है (B � G 3 � G 2 ) ; यिद समान बाइनरी िबट हो, तो यह लॉिजक­0 हो जाएगा, अ�था लॉिजक­1 होगा;
3. बाइनरी सं�ा (binary number) के िलए तीसरा िबट बाइनरी सं�ा (binay number) के दू सरे िबट
के EX­OR और �े कोड के तीसरे िबट के बराबर होगा (C � B � G 1 ) , और इसी तरह, अगले सभी िनचले
ऑड� र िबट् स (D � C � G 0 ) होगा।

तािलका 6.4 मे �े कोड से बाइनरी कोड मे �पां तरण के िलए स� तािलका बनाई गई है ।

तािलका 6.4 : �े कोड से बाइनरी प�रवत�क

इनपुट आउटपुट
डे िसमल �े कोड बाइनरी कोड
G3 G2 G1 G0 A B C D
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 1

337
 �मश:

इनपुट आउटपुट

डे िसमल �े कोड बाइनरी कोड

G3 G2 G1 G0 A B C D

5 0 1 0 1 0 1 1 0

6 0 1 1 0 0 1 0 0

7 0 1 1 1 0 1 0 1

8 1 0 0 0 1 1 1 1

9 1 0 0 1 1 1 1 0

10 1 0 1 0 1 1 0 0

11 1 0 1 1 1 1 0 1

12 1 1 0 0 1 0 0 0

13 1 1 0 1 1 0 0 1

14 1 1 1 0 1 0 1 1

15 1 1 1 1 1 0 1 0

�े कोड से बाइनरी कोड �पां तरण के िलए लॉिजक डाया�ाम बनाने के िलए, हम इनपु ट के �प मे सभी �े
कोड के साथ आउटपु ट के �प मे ��ेक बाइनरी कोड के िलए k­मैप तकनीक का उपयोग करके बाइनरी
कोड के िलए सरलतम बु िलयन �ंजक (minimized Boolean expression) िनकालते है , जो िन� है ­

A � G3

B � G 3 � G2

C � (G 3 � G 2 ) � G1 � B � G1

D � (G 3 � G 2 � G1 ) � G 0 � C � G 0

�े कोड से बाइनरी कोड �पां तरण के िलए लॉिजक आरे ख (diagram) िच� 6.4 म� िडजाइन िकया गया है ।

6.2.5 BCD कोड से ए� ­3 कोड मे �पांतरण

माना BCD कोड A, B, C, और D है , जहाँ ‘Dʼ LSB है और ‘Aʼ MSB है । इसी �कार Ex­3 कोड E3, E2 ,E1और
E० है , िजसमे ‘E०ʼ LSB है और ‘E3ʼ MSB है । BCD कोड को Ex­3 कोड मे बदलने के िलए स� तािलका
तािलका 6.5 म� बनाई गई है ­

338
 िच� 6.4: �े कोड से बाइनरी कोड �पांतरण के िलए लॉिजक डाया�ाम।

तािलका 6.5: BCD कोड से Ex­3 कोड प�रवत�न

इनपुट आउटपुट
डे िसमल BCD कोड Ex­3 कोड
A B C D E3 E2 E1 E0
0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 1 0 0
2 0 0 1 0 0 1 0 1
3 0 0 1 1 0 1 1 0
4 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 0 0
6 0 1 1 0 1 0 0 1
7 0 1 1 1 1 0 1 0
8 1 0 0 0 1 0 1 1
9 1 0 0 1 1 1 0 0
10 1 0 1 0 x x x x
11 1 0 1 1 x x x x
12 1 1 0 0 x x x x
13 1 1 0 1 x x x x
14 1 1 1 0 x x x x
15 1 1 1 1 x x x x

उपरो� स�­तािलका से­

339
 E0 � � m (0,2,4,6,8) � d (10,11,12,13, 14,15) ,
E1 � � m (0,3,4,7,8) � d (10,11,12,13, 14,15)
E2 � � m (1,2,3,4,9) � d (10,11, 12,13,14,15) , और
E3 � � m (5,6,7,8,9 ) � d (10, 11, 12, 13, 14, 15)

BCD कोड से Ex­3 कोड मे प�रवत�न के िलए लॉिजक प�रपथ (logic circuit) बनाने के िलए हम k­मैप
तकनीक का उपयोग कर, ��ेक आउटपु ट के िलए k­मैप काउपयोग करके सरल �ंजक �ा� करते है, जो
िन�वत है ­

CD
00 01 11 10
AB

00 1 0 0 1

01 1 0 0 1

11
X X X X

10 1 0 X X

E0 � D

इसी �कार E1 के िलए k­मैप िविध का उपयोग कर

CD
00 01 11 10
AB
00 1 0 1 0
01 1 0 1 0
11 X X X X

10 1 0 X X

E 1 � C.D � C.D

E2 के िलए k­मैप िविध का उपयोग कर

340
 CD
00 01 11 10
AB

00 0 1 1
1

01 1 0 0 0

11 X X X X

10 0 1 X
X

E 2 � B.(C � D) � B.C.D

E3 के िलए k­मैप् िविध का उपयोग कर

CD
00 01 11 10
AB

00 0 0 0 0

01 0 1 1 1

11 X X X X

10 1 1 X X

E 3 � A � B.(C � D)

BCD कोड से Ex­3 कोड मे प�रवत�न के िलए लॉिजक आरे ख (logic diagram) िच� 6.5 म� बनाया गया है ।

6.3 समता जनरे टर (Parity Generator)

341
 6.3.1 समता िबट (Parity Bit)

िडिजटल �णाली मे बाइनरी डाटा �सा�रत (transmitted) और संसािधत (processed) िकया जाता है , तो यह
सुिनि�त करने के िलए की �ा�कता� (receiver) को सही डाटा �थानां त�रत �आ है िक नहीं, को जाँ चने के
िलए िडिजटल डाटा के साथ एक अित�र� िबट को भेजा जाता है , इस अित�र� िबट को समता िबट(parity
bit) कहा जाता है। यह �णाली समसमता (even parity) या िवषम समता (odd parity) �णाली पर काय�
करती है । यिद �णाली सम समता है , तो समता िबट को इस �कार चुना जाता है तािक िडिजटल डाटा िबटऔर
समता िबट सिहत म� 1ʼs की कुल सं�ा सम हो ।

िच� 6.5: BCD से EX­3 कोड प�रवत�क के िलए लॉिजक आरे ख

�ा�कता� (receiver) मे �ुिट का पता लगाने के िलए हम िन� तािलका �ारा समझ सकते है ।

तािलका 6.6
1ʼs की समता (parity)
डाटा (data)
सं �ा सम (Even) िवषम (odd)
1010111 5 1 0
1101010 4 0 1
1001010 3 1 0
1100000 2 0 1
1000000 1 1 0

342
उपरो� तािलका मे 7 – िबट् स डाटा और समता के िलए 8 व� (MSB) िबट का उपयोग कर रहे है। समता िबट
लॉिजक­1 या लॉिजक­0 हो सकती है । िवषम समता (odd parity) बनाने के िलए, समता िबट को लॉिजक­1
या लॉिजक­0 पर सेट िकया जाता है ।
िवषम समता (odd parity): यिद िडिजटल डाटा मे कुल 1ʼs की सं�ा िवषम है , तो समता िबट लॉिजक­0
पर सेट करना होता है ।यिद िडिजटल डाटा म� सम सं�ा मे ‘1ʼ है , तो समता िबट को लॉिजक­1 पर सेट िकया
जाता है , तािक 1ʼs की कुल सं�ा िवषम हो जाए।
सम समता (even parity): यिद िडिजटल डाटा मे कुल 1ʼs की सं�ा िवषम है , तो समता िबट
लॉिजक­1 पर सेट करना होता है । यिद िडिजटल डाटा म� सम सं�ा मे ‘1ʼ है , तो समता िबट को
लॉिजक­0 पर सेट िकया जाता है , तािक 1ʼs की कुल सं�ा सम हो जाए।
िवषम समता (odd parity) को दू सरे जगह �सा�रत (transmitted) करने के बाद �ा� िडिजटल डाटा और
समता िबट िक जां च िक जाती है िक, �ा यह िवषम है । यिद यह सम है , तो �सा�रत (transmitted) करने के
बाद डाटा मे �ुिट हो गई है और िडिजटल डाटा को िफर से �सा�रत करने की आव�कता होगी ।

6.3.2 सम­समता जनरे टर (Even­Parity Generator)

प�रपथ जो यह िनधा� �रत कर सकता है िक समता िबट लॉिजक­1 या लॉिजक­0 है , समता जनरे टर कहलाता है ।
Ex­OR गे ट्स का उपयोग करके समता जनरे टर को िडजाइन करते है । िच�. 6.8 मे Ex­OR गे ट्स को सम­
समता जनरे टर के �प म� इ�े माल िकया िकया गया है। यहाँ , ��ेक Ex­OR गे ट दो इनपु ट के िलए जाँ च करता
है । तीन इनपु ट की जाँ च के िलए एक Ex­OR गे ट और चािहए। यहाँ Ex­OR गे टके इनपु ट मे 1ʼs की सं�ा सम
हो तो आउटपु ट लॉिजक­0, जो सम – समता जनरे टर िबट के �प म�, यिद इनपु ट मे 1ʼs की सं�ा िवषम हो
तो आउटपु ट लॉिजक­1, सम ­ समताजनरे टर की तरह काय� करे गा।

6.3.3 सम / िवषम­समता जनरे टर (Even /Odd­Parity Generator)

अित�र� Ex­OR गे ट जोड़कर, प�रपथ को अिघक िबट के िलए बनाया जा सकता है । िवषम­समता जनरे टर के
िलए सम समता जनरे टर के आउटपु ट मे NOT गे ट लगाकर िवषम­समता जनरे टर मे बदल दे ता है। एक समता
जनरे टर प�रपथ (circuit) ट� ां समीटर म� समता िबट उ�� करता है ।इस �योजन के िलए, EX­OR फ़ं�न उस
�णाली म� ब�त उपयोगी है जहाँ �ुिट का पता लगाने और सुधार करने कीआव�कता होती है । तािलका 6.7 मे
एक 3­िबट संदेश के साथ सम / िवषम समता िबट जनरे टर के िलए स� तािलका है ।

तािलका 6.7: सम / िवषम­समता­जनरे टर

तीन िबट का सं देश समता िबट
Three­bit message Paritybit
सम समता िवषम समता
X Y Z
P(even) P(Odd)
0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 0

343
 तीन­चर Ex­OR फ़ं�न के िलए, समता िबट के �प म� �� िकया जा सकता है ;

P � X�Y�Z

सम समता जनरे टर के िलए लॉिजक आरे ख (diagram) िच� 6.6 म� िडजाइन िकया गया है ।

िच� 6.6: 3­िबट सम समता जनरे टर

6.4 समता परी�क (Parity Checker)

समता परी�क प�रपथ का उपयोग �ा�कता� (receiver) म� समता की जां च के िलए िकया जाता है। मान
लीिजए िक एक कं�ू टर ने ि�ं टर को सम­समता िबट के साथ िडिजटल डाटा िबट् स का एक समूह भे जा है ।
ि�ं टर यह दे खने के िलए जाँ च करता है िक �ा� लॉिजक­1 की कुल सं�ा सम है या िवषम। प�रपथ जो यह
िनधा� �रत कर सकताहै िक 1ʼs की कुल सं�ा सम या िवषम, समता परी�क कहलाता है । िच� 6.7 एक चार­
िबट सम समता परी�क िडजाइन िकया गया है।

तािलका 6.8 सम / िवषम समता परी�क के िलए स� तािलका बनाई गयी है । यहां, संदेश म� तीन­िबट् स को
समता िबट के साथ जोड़ा गया है और उसके बाद संचार (transmission) म� संभािवत �ुिटयों (possible
errors) की जां च के िलए इन िबट् स को समता परी�क प�रपथ पर लागू िकया गया है।चूंिक सूचना सम समता
के साथ �सा�रत की गई थी, चौथे िबट म� 1ʼs की िवषम / सम सं�ा होनी चािहए।

तािलका 6.8: सम­समता­परी�क

चार िबट का �ा� सं देश
समता �ुिट की जांच
four­bit message
Parity error check
received
सम समता की जांच िवषम समता की जांच
X Y Z P
C (even) C (Odd)
0 0 0 0 0 1
0 0 0 1 1 0
0 0 1 0 1 0
0 0 1 1 0 1
0 1 0 0 1 0
0 1 0 1 0 1
0 1 1 0 0 1
0 1 1 1 1 0
1 0 0 0 1 0
1 0 0 1 0 1
1 0 1 0 0 1
344
 �मश:

चार िबट का �ा� सं देश

समता �ुिट की जांच
four­bit message
Parity error check
received
X Y Z P सम समता की जांच िवषम समता की जांच
C(even) C(Odd)
1 0 1 1 1 0
1 1 0 0 0 1
1 1 0 1 1 0
1 1 1 0 1 0
1 1 1 1 0 1

उपरो� तािलका से समता परी�क को इस �कार �� िकया जा सकता है ;

C � X �Y � Z� P

नीचे िदये गये िच� 6.7 मे समता परी�क के िलए लॉिजक आरे ख (logic diagram) है ;

िच� 6.7: 4­िबट सम समता परी�क

6.5 9­िबट समता जनरे टर / परी�क (9­bit Parity Generator / Checker)

IC 74S280 एक म�म­�रीय एकीकृत प�रपथ है , जो 9­िबट समता जनरे टर / परी�क के �प म� काय�
करती है । िच� 6.8 म� इसका िपन आउट और स� तािलका (truth table) को िदखाया गया है। यिद इनपु ट की
सं�ा (A से I) जो उ� (high) है , वह सम है , तो �
even
आउट पु ट उ� (high) हो जाता है और �
odd
आउटपु ट

(low) हो जाता है (स� तािलका की पहली पं ��) सम­समता जनरे टर के �प म� IC का उपयोग करने
के िलए, समता िबट उ�� करने के िलए �
odd
आउटपु ट का उपयोग कर� ।

IC 74280 आउटपुट
A से I तक इनपुट की सं �ा, जो � �
उ� है even odd

0, 2, 4, 6, 8 1 0
1, 3, 5, 7 0 1
(a) स� तािलका

345
 (b) िपन आउट आरे ख (diagram)

िच� 6.8: IC 74S280 9­िबट जनरे टर / परी�क

346
 हल की गई सम�ाए (Solved problems)

1. IC 74S280 को 9­िबट समता जनरे टर (7­ डाटा िबट और 1­ समता िबट ) के �प मे उपयोग कर
सं देश 0101010 के िलए समता िबट �ा होगी ?

उ�र
संदेश 0101010 के िलए समता िबट लॉिजक­1 होगी।

IC74S280 : 9­िबट समता जनरे टर / परी�क के �प म� काय� करती है । यहाँ A से G, तक 7­ डाटा

इनपु ट है , और H और I का उपयोग नहीं िकया जा रहा है , तो इ�े �ाउं ड करते है।
संदेश 0101010 मे तीन इनपु ट 1,3, और 5 वाली िबट उ� (high) है । तो �
odd
उ� होगा जो सम (even)

समता­िबट को 1 सेट करता है । संदेश 10101010 मे 1ʼs की कुल सं�ा सम (even)।

2. Ex­OR गेट का �योग करते �ये 6­िबट सम­समता जनरे टर बनाइये ?

उ�र
पाँ च Ex­OR गे ट का �योग करते �ये 6­िबट सम­समता जनरे टर िच� 1 मे बनाया गया है ।

िच� 1 : Ex­OR गेट का �योग करते �ये 6­िबट सम­समता जनरे टर

347
3. िन�िल�खत डाटा िबट के िलए सम­समता िबट उ�� करे ?
i. 0000000
ii. 1111111

उ�र
i. 0000000 :1ʼs की सं�ा शू� है ­ कोई 1 नहीं है , को सम माना जाता है , इसिलए सम समता िबट
लॉिजक­0 होगी.

ii. 1111111 :1ʼs की सं�ा सात है ­ िवषम माना जाता है , इसिलए सम समता िबट लॉिजक­1 होगी.

4. पै�रटी कोड �ा है उदाहरण सिहत समझाइए ?

उ�र
समता जां च करने म� अित�र� िबट् स जोड़ने का एक सरल तरीका है, तािक ‘1ʼ की कुल सं�ा सम (या
िवषम) हो। एक सम समता जां च मे ��ेक डाटा के अं त म� एक पै �रटी िबट को भेजा जाता है , यिद डाटा
मे 1ʼs की सं�ा िवषम है , तो पै �रटी िबट म� िबट ‘1ʼ इनपु ट दे कर भेज दे ते है , िजसे पै �रटी कोड के नाम से
भी जाना जाता है ।
यिद डाटा मे ‘1ʼ की सं�ा सम हो, तो पै �रटी िबट म� िबट ‘0ʼ इनपु ट दे कर भेज दे ते है , िजसे पै �रटी कोड
के नाम से भी जाना जाता है ।

5. जब सम समता जनरे टर म� इनपुट डे टा का से ट 0111 है, तो आउटपुट िबट �ा होगा ?

उ�र
यहाँ सम समता जनरे टर म� '1' की सं�ा िवषम है , तो आउटपु ट ‘0ʼ होगा। यहां , इनपु ट 0111 म� ‘1ʼ की
सं�ा िवषम है , इसिलए सम समता जनरे टर का आउटपु ट ‘0ʼ होगा।

6. बाइनरी कोड से BCD कोड मे बदलने लॉिजक प�रपथ िडजाइन कीिजये ?

उ�र
BCD कोड एक भा�रत बाइनरी कोड (Weighted Binary Code) है , िजसमे ��ेक डे िसमल सं�ा को
चार­ िबट के �प मे �दिश�त करते है ।

बाइनरी कोड से BCD कोड मे बदलने के िलए लॉिजक प�रपथ को िन� स� तािलका से िडजाइन कर� गे –

348
 बाइनरी कोड BCD कोड
A B C D B4 B3 B2 B1 B0
0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 1
0 0 1 0 0 0 0 1 0
0 0 1 1 0 0 0 1 1
0 1 0 0 0 0 1 0 0
0 1 0 1 0 0 1 0 1
0 1 1 0 0 0 1 1 0
0 1 1 1 0 0 1 1 1
1 0 0 0 0 1 0 0 0
1 0 0 1 0 1 0 0 1
1 0 1 0 1 0 0 0 0
1 0 1 1 1 0 0 0 1
1 1 0 0 1 0 0 1 0
1 1 0 1 1 0 0 1 1
1 1 1 0 1 0 1 0 0
1 1 1 1 1 0 1 0 1

k­मैप सरलीकरण िविध �ारा BCD कोड B4, B3, B2, B1,और B0 के बाइनरी इनपु ट A, B, C, और D के साथ
िन� �ंजक �ा� �ए­

B 4 � A.B � A.C ; B 3 � A.B.C ; B 2 � A.B � B.C ; B1 � A.C � A.B.C ; B0 � D

उपरो� बू िलयन �ंजको के िलए बे िसक गे टो की सहायता से बाइनरी कोड से BCD कोड मे बदलने के
िलए लॉिजक प�रपथ िडजाइन िकया जा सकता है।

7. 2­िबट बाइनरी कोड को �े कोड मे बदलने लॉिजक प�रपथ िडजाइन कीिजये ?

उ�र
बाइनरी कोड A, B, C और D को �े कोड G3, G2, G1, और G0 मे बदलना है । बाइनरी कोड को �े कोड मे
प�रवित�त करने के िलए हम बाइनरी कोड के साथ�कतम �ीअं क (MSB) से शु� कर िन�वत करते है ।

(MSB) (LSB)
Binarycode A B C D

Graycode G3 G2=A � B G1=B � C G0=C � D

349
 2­िबट बाइनरी कोड से �े कोड मे प�रवित�त करने के िलए लॉिजक प�रपथ को िन� स� तािलका से
िडजाइन कर� गे –

2­िबट बाइनरी कोड 2­िबट �े कोड

A B G1 G0
0 0 0 0
0 1 0 1
1 0 1 1
1 1 1 0

k­मैप सरलीकरण िविध �े कोड G1,और G0 के बाइनरी इनपुट A और B के साथ िन� �ंजक �ा� �ए­

G1 � A ; G0 � A � B

उपरो� बू िलयन �ंजको से बाइनरी कोड से �े कोड मे बदलने के िलए लॉिजक प�रपथ को िडजाइन
िकया जा सकता है ।

350
 �योगा�क (Experiments)

1. बाइनरी­से ­BCD कोड प�रवत�क (converter) प�रपथ का स�ापन करना और इसके िवपरीत।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (ICs): तीन IC7408 (चार, 2­इनपु ट AND गे ट्स, दो IC7432 (चार, 2­इनपु ट OR
गे ट्स), एक IC7404 (हे�इ�ट� र), और एक IC 74184 (BCD­से –बाइनरी प�रवत�क) ।

डायोड: पां च­ LED 20 mW

िविवध (Miscellaneous): पां च �ितरोध 330 Ω / 0.25 वाट, िसंगलकोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को �ैड­ बोड� पर उिचत �थान
पर लगाए।
b. बाइनरी­से –BCD कोड प�रवत�क प�रपथ िच� 6.1 और 6.2 को �ै ड­ बोड� पर संयोिजत
करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपू ित�
उिचत िपनो पर द� ।
d. ��ेक आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के
साथ जोड़े । यिद LED आउटपु ट पावर �ोजे� बोड� मे उपल� हो तो वहाँ जां च कर लगाए।
e. बनाए गए लॉिजक प�रपथ के इनपु ट पर बाइनरी इनपु ट को �मानुसार उिचत �म दे कर
��ेक के आउटपु ट की जाँ च कर� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।
g. इसी �कार BCD­से –बाइनरी कोड प�रवत�क प�रपथ के िलए करे ।

�े�ण (Observation):

1. बाइनरी­से ­BCD कोड प�रवत�क (converter) के िलए स� तािलका

इनपुट आउटपुट
डे िसमल बाइनरी कोड BCD कोड
A B C D B4 B3 B2 B1 B0
0 0 0 0 0
से
15 1 1 1 1

351
 2. BCD­से –बाइनरी प�रवत�क (converter) के िलए स� तािलका
BCD कोड आउटपुट
डे िसमल इनपुट बाइनरी कोड
B4 B3 B2 B1 B0 A B C D E
0 0 0 0 0 0
से
19 1 1 0 0 1

प�रणाम (Result): बाइनरी­से­ BCD कोड प�रवत�क (converter) और इसके िवपरीत के संचालन को
स�ािपत िकया।

सावधािनयां (Precautions):

1. प�रपथ म� लगने वाले सभी एकीकृत प�रपथो (ICs), को िडजाइन करने से पहले उनकी जां च कर ल�।
2. एकीकृत प�रपथो (ICs) के िपनआउट आरे ख को उिचत िडिजटल डाटा सीट से ही दे खे।
3. पावर �ोजे� बोड� को �योग शु� करने से पहले सभी �योग होने वाले घटको की जाँ च कर� ।
4. िकसी इनपु ट को खाली (floating) न छोड़� ।

2. बाइनरी­से ­�े कोड प�रवत�क प�रपथ और इसके िवपरीत का स�ापन करना।

आव�क उपकरण /घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (ICs): दो IC 7486 (चार, 2­इनपु ट Ex­OR गे ट) ।

डायोड: चार­LED 20 mW

िविवध (Miscellaneous): एक �ितरोध 330 Ω/0.25 वाट, िसंगल कोरवायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs) को उिचत �थान
पर लगाए।
b. बाइनरी­से –�े कोड प�रवत�क (converter) प�रपथ िच� 6.3 और 6.4 को �ै ड­ बोड� पर
संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपू ित�
उिचत िपनो पर द� ।

352
 d. ��ेक आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के
साथ जोड़े ।
e. बनाए गए लॉिजक प�रपथ के इनपु ट पर बाइनरी इनपु ट को उिचत �म दे कर ��ेक के
आउटपु ट की जाँ च कर� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।
g. इसी �कार �े ­से ­ बाइनरी कोड प�रवत�क (converter) प�रपथ के िलए दोहराए।

�े�ण (Observation):

1. बाइनरी­से –�े कोड प�रवत�क (converter) प�रपथ के िलए स�तािलका

इनपुट आउटपुट
डे िसमल बाइनरी कोड �े कोड
A B C D G3 G2 G1 G0
0 0 0 0 0
से
15 1 1 1 1

2. �े कोड –से­बाइनरी प�रवत�क (converter) प�रपथ के िलए स�तािलका

इनपुट आउटपुट
डे िसमल �े कोड बाइनरी कोड
G3 G2 G1 G0 A B C D
0 0 0 0 0
से
15 1 1 1 1

प�रणाम (Result): बाइनरी­से –�े कोड प�रवत�क (converter) और इसके िवपरीत के संचालन को
स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

3. BCD­से –Ex­3 कोड प�रवत�क (converter) प�रपथ का स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (ICs): दो IC7408 (चार, 2­इनपु ट AND गे ट्स), एक IC7432 (चार 2­इनपु ट OR
गे ट्स), एक IC7404 (हे�इ�ट� र) ।

353
 डायोड: चार­LED 20 mW

िविवध (Miscellaneous): चार �ितरोध 330Ω/0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ (circuit) मे �योग होने वाली एकीकृत प�रपथो (ICs) को
उिचत �थान पर लगाए।
b. BCD­से –Ex­3 कोड प�रवत�क (converter) प�रपथ िच� 6.5 को �ैड­ बोड� पर संयोिजत
करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. ��ेक आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के
साथ जोड़े ।
e. बनाए गए लॉिजक प�रपथ के इनपु ट पर चार बाइनरी इनपुट को उिचत �म दे कर ��ेक के
आउटपु ट की जाँ च कर� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

BCD– से ­Ex3 कोड प�रवत�क (converter) प�रपथ के िलए स� तािलका

इनपुट आउटपुट
डे िसमल BCD कोड Ex­3 कोड
A B C D E3 E2 E1 E0
0 0 0 0 0
से
15 1 1 1 1

प�रणाम (Result): BCD – से ­Ex3 कोड के संचालन को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

4. 3­िबट सं देश िबट् स से सम / िवषम­समता िबट उ�� और जांचने वाले एक प�रपथ (circuit) को Ex­
OR गेट्स का �योग कर िडज़ाइन कर उसका परी�ण कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):
एकीकृत प�रपथ (ICs): एक IC7486 (चार, 2­इनपु ट Ex­OR गे ट), IC74S280 (9­िबट िवषम / सम
समता­जनरे टर)
354
 डायोड: दो­ LED 20 mW
िविवध (Miscellaneous): दो �ितरोध 330 Ω / 0.25वाट, िसंगलकोर वायर, कटर और ��� पर
�ि�या (Procedure):
a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs) को उिचत �थान
पर लगाए।
b. 3­िबट संदेश िबट् स से सम / िवषम­समता िबट उ�� और जां चने वाले को �ै ड­ बोड� पर
संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. ��ेक आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के
साथ जोड़े ।
e. बनाए गए लॉिजक प�रपथ के इनपु ट मे बाइनरी इनपु ट को उिचत �म दे कर ��ेक के
आउटपु ट की जाँ च कर� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

1. सम / िवषम­समता­जनरे टर
तीन िबट का सं देश समता िबट
Three­bit message Parity bit
X Y Z सम समता िवषम समता
P(even) P(Odd)
0 0 0
से
1 1 1

2. सम / िवषम­समता­परी�क
चार िबट का �ा� सं देश
समता �ुिट की जांच
four­bit message
Parity error check
received
X Y Z P सम समता की जांच िवषम समता की जांच
C(even) C(Odd)
0 0 0 0
से
1 1 1 1

�रणाम (Result): समता जनरे टर / परी�क आउटपु ट को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

355
 7
अनु�िमक लॉिजक प�रपथ: लैच और ��प­�ॉप
Sequential Logic Circuit: Latches and Flip –Flops

संयोजन प�रपथ (combinational circuit) मे आउटपु ट केवल वत�मान िदये गए इनपु टो की ��थित पर िनभ�र करता
है , जबिक अनु�िमक प�रपथ (sequential circuit) मे आउटपु ट, वत�मान इनपु ट, और िपछले आउटपु ट की ��थित
दोनों पर िनभ�र करता है । िपछले आउटपु ट की ��थित �ा थी, के िलए इसे �ोर करने की आव�कता होगी।
इसका मतलब, अनु�िमक प�रपथ मे �ृ ित इकाई (memory unit) शािमल है , जो बाइनरी जानकारी
(information) को सं�हीत (store) करने मे स�म होते है । वह बाइनरी जानकारी (information) उस समय
अनु�िमक प�रपथ िक पहले की ��थित को प�रभािषत करती है ।

अनु�िमक प�रपथ (sequentional circuit) एक संयोजन लॉिजक सिक�ट (combinational logic circuit)और
�ृ ित इकाई (memoryunit) का संयोजन है । �ृ ित इकाई (memoryunit) संयोजन लॉिजक सिक�ट
(combinational logic circuit) वत�मान आउटपु ट के डाटा को �ोर कर अगली �ॉक मे इसे �िति�या (feed
back) के मा�म से संयोजन लॉिजक सिक�ट(combinational logic circuit) के इनपु ट मे शािमल करने का काय�
करता है ।

�ृ ित इकाई (memory unit) लैच या ��प­�ॉप हो सकता है , जो एक–िबट की जानकारी को सं�हीत (store)
करने मे स�म है । लैच और ��प­�ॉप की वत�मान ��थित (presen tstate), बाहरी इनपु ट(external input),
और आउटपु ट अनु�िमक प�रपथ (sequential circuit) की अगली ��थित (next state) को िनधा� �रत करते ह� ।

अनु�िमक प�रपथ (sequential circuit), संयोजन प�रपथ (combinational circuit) से िन� �कार िभ� है ­

सं योजन प�रपथ (combinational circuit) अनु�िमक प�रपथ (sequential circuit)

आउटपु ट हमेशा इनपु ट चरो (variables) के संयोजन आउटपु ट हमेशा वत�मान ��थित (present state) और
पर िनभ�र करता है । अगली ��थित (next state) दोनों पर िनभ�र करता है ।

�ृ ित इकाई (memory unit) की आव�क नहीं है । �ृ ित इकाई (memory unit) अगली ��थित (next
state) को सं�हीत (store) करने के िलए आव�क
है ।

�ृ ित इकाई (memory unit) की अनुप��थित के संयोजन प�रपथ (combinational circuit)की तुलना

कारण �सार िवलंब (propagation delay) कम होता मे इनकी काय� �णाली धीमी (slower) है ।
है इसिलए इनकी काय� �णाली तेज (fast) है ।

िडजाइन करने मे आसान है । संयोजन प�रपथ (combinational circuit) की तुलना

(comparitve) मे इसका िडजाइन किठन है ।

356
7.1 अनु�िमक प�रपथ के �कार (Types of Sequential Circuit)

अनु�िमक सिक�टो को �ॉक प� के आधार पर िन�िल�खत दो भागो मे वग�कृत िकया जाता है ।

1. अतु�कािलक अनु�िमक प�रपथ (asynchronous sequential circuit)

2. तु�कािलक अनु�िमक प�रपथ (synchronous sequential circuit)

1. अतु�कािलक अनु�िमक प�रपथ (asynchronous sequential circuit): वे अनु�िमक प�रपथ

(sequentional circuit) प�रपथ जो �ृित इकाई (memory unit) मे �ॉक संकेत (clock signal) का
उपयोग नही करते है, लेिकन इनपु ट मे प� / डाटा का उपयोग करते है , अतु�कािलक अनु�िमक
प�रपथ कहलाते है । िच� 7.1 मे अतु�कािलक अनु�िमक प�रपथ (asynchronous sequential circuit)
का आरे ख है। ये प�रपथ तु�कािलक अनु�िमक प�रपथ (synchronous sequential circuit) से तेज़
(faster) होते है , �ोिक तु�कािलक अनु�िमक प�रपथ (synchronous sequential circuit) मे �ॉक
प� होती है और यह इनपु ट संकेत (signal) मे बदलाव होने पर तुरंत अपनी ��थित बदल दे ता है । जब
प�रपथो (circuits) मे संयोजन (operation) की गित मह�पू ण� होती है और आं त�रक �ॉक प� की
आव�कता नहीं होती, तब हम अतु�कािलक अनु�िमक प�रपथ (asynchronous sequential circuit)
का उपयोग करते है । लेिकन इन प�रपथो को िडजाइन करना ब�त किठन होता है और इनका आउटपु ट
अिनि�त (uncertain) होता है। अतु�कािलक अनु�िमक प�रपथ (asynchronous sequential circuit)
मे �ृ ित इकाई (memory unit) को लैच के नाम से जाना जाता है ।

िच� 7.1: अतु�कािलक अनु�िमक प�रपथ (asynchronous sequential circuit)

2. तु�कािलक अनु�िमक प�रपथ (synchronous sequential circuit): अनु�िमक प�रपथ

(sequentional circuit) जो �ृ ित इकाई (memory unit) मे �ॉक संकेत (signal) का उपयोग करते है
तु�कािलक अनु�िमक प�रपथ कहलाते है। िच� 7.2 मे तु�कािलक अनु�िमक प�रपथ (synchronous
sequential circuit) का आरे ख है । इस प�रपथ मे आउटपु ट प�, तु�कािलक अनु�िमक प�रपथ के
�ॉक प� के समान अविध के होते है । चूिक वे अगले संचालन (operation) को करने के िलए अगली
�ॉक प� के आने की �ती�ा करते है , इसिलए ये प�रपथ अतु�कािलक अनु�िमक प�रपथ

357
 (asynchronous sequential circuit) की तुलना मे थोड़े धीमे (slower) होते है । तु�कािलक
अनु�िमक प�रपथ (asynchronous sequential circuit) मे �ृ ित इकाई (memory unit) को ��प­
�ॉप कहते है।

िच� 7.2: तु�कािलक अनु�िमक प�रपथ (synchronous sequential circuit)

हम तु�कािलक अनु�िमक प�रपथ का उपयोग ��प­�ॉप, रिज�रो, और काउं टरो के िडजाइन मे

करते है ।

7.2 लैच और ��प­�ॉप (Latch and Flip­Flop)

लैच और ��प­�ॉप एक बे िसक िडिजटल प�रपथ है , जो बाइनरी सूचना (binary information) सं�हीत
(store) करते है। इसमे दो ��थर अव�थाए होती है, िजसे (bistable multivibrator) म�ीवाइ�े टर, और 1­
िबट �ृित (1­bit memory) के �प मे भी जाना जाता है। लैच और ��प­�ॉप का उपयोग अनुकिम�क
प�रपथ मे �ृित (memory) के �प मे िकया जाता है। अतु�कािलक अनु�िमक प�रपथ (asynchronous
sequential circuit) मे �ृ ित इकाई (memory unit), लैच के �प मे जाने जाते है , और तु�कािलक
अनु�िमक प�रपथ (synchronous sequential circuit) मे �ृ ित (memory) त�, ��प­�ॉप
कहलाते है । लैच और ��प­�ॉप मे अं तर को तािलका 7.1 �ारा समझाया गया है ।

तािलका 7.1: लैच और ��प­�ॉप के बीच अंतर

�म
लैच ��प­�ॉप
सं �ा
�ॉक िस�ल की आव�कता नहीं होती है ।
1. �ॉक िस�ल की आव�कता होती है।

यह अतु�कािलक अनु�िमक उपकरण

यह तु�कािलक अनु�िमक उपकरण
2. (asynchronous sequential device) है ।
(synchronous equential device) है ।

यह एक लेवल संवदनशील (level sentitive)

यह एक िकनारे संवेदशील (edge sensitive)
3. उपकरण है ।
उपकरण है ।

358
�मश:

�म
लैच ��प­�ॉप
सं �ा
��प­�ॉप से लैचस को नहीं बनाया जा सकता
4. है । लैचस से ��प­�ॉप को बनाया जा सकता है ।

लैच की काय� �णाली तेज (faster) होती है।

5. ��प–�ॉप की काय� �णाली धीमी (slower) है ।

काय� करने के िलए पावर की आव�कता

काय� करने के िलए पावर की आव�कता
6. (power requirement) कम होती है ।
(power requirement) �ादा होती है ।

िस�ल स�म कर� (enable signal) के आधार पर

�ॉक िस�ल (clock signal) के आधार पर काय�
7. काय� करती है।
करती है ।

7.3 लैच के �कार (Types of Latches)

मू ल �प से लैच को चार भागो मे वग�कृत िकया जात है : SR­लैच, D­लैच, JK­लैच और T­लैच

7.3.1 SR लैच NOR गेट्स के साथ

एक S R (सेट / रीसेट ) लैच NOR गे ट �ारा, एक अतु�कािलक (asynchronous) लॉिजक प�रपथ है , जो SR

इनपु ट सि�य उ� (active high) के आधार पर काम करते है । िच� 7.3 मे दो NOR गे ट का उपयोग कर �ॉस
यु ��त संबंध (cross coupled connection): पहले गे ट का आउटपु ट दू सरे गे ट के इनपु ट मे, और दू सरे गे ट का
आउटपु ट पहले गे ट के इनपु ट मे, के साथ SR लैच का (a) फं�न तािलका (function table) (b) लॉिजक
डाया�ाम (c) �ािफक �तीक (symbol) �दिश�त िकया गया है ।

लैच इनपुट लैच आउटपुट िट�िणयां

S R Q (t � 1) Q (t � 1) (Comments)
0 0 Q(t) Q(t) वत�मान ��थित पर िनभ�र (कोई प�रवत�न नहीं)
0 1 0 1 रीसेट (लॉिजक­0)
1 0 1 0 सेट (लॉिजक­1)
समान आउटपु ट, अमा� आउटपु ट (invalid output)
1 1 0 0
/ दौड़ की ��थित (race condition)

(a) फं�न तािलका (function table)

359
 (b) लॉिजक डाया�ाम

(c)�ािफक �तीक

िच�7.3: RS लैच NOR गेट्स के साथ

काय� िविध:

1. िच� 7.3 मे जब लैच मे R और S दोनों इनपु ट (low) हो, तो आउटपु ट Q मे कोई प�रवत�न नहीं होगा, वह
अपनी वत�मान ��थित मे ही रहता है । इसका मतलब यिद लैच सेट है तो सेट ही रहे गा, और रीसेट है , तो रीसेट ही
रहे गा। हम इसे िन� �कार समझ सकते है ­

माना ऊपर वाले NOR गे ट का आउटपु ट मे वत�मान ��थित Q(t) है , तो नीचे वाले NOR गे ट का आउटपु ट मे
वत�मान ��थित Q(t) होनी चािहए। तो ऊपर वाले NOR गेट के आउटपु ट मे अगली ��थित (next state)

Q(t � 1) � 0 � Q(t) � Q(t) और नीचे वाले NOR गे ट का आउटपु ट मे अगली ��थित (next state)
Q(t � 1) � 0 � Q(t) � Q (t) होगी, को िन� तािलका मे िदखाया गया है ।

Q(t � 1) � 0 � Q(t) � Q(t) Q(t � 1) � 0 � Q(t) � Q(t) Q(t � 1) � 0 � Q(t) � Q(t)

Q(t � 1) � 0 � Q(t) � Q (t) Q(t � 1) � 0 � Q(t) � Q (t) Q(t � 1) � 0 � Q(t) � Q (t)

2. जब लै च को R उ� (high) और S को (low) इनपु ट िदया जाता है , तो फीडबैक �ि�या के कारण

आउटपु ट Q िन� (low) ही रहे गा, और लैच रीसेट हो जाएगा। िफर लैच की �ृ ित (memory) �भावी �प से
रीसेट हो जाता है । इसे िन� �कार समझा सकते है ।

माना ऊपर वाले NOR गे ट के आउटपु ट की वत�मान ��थित Q(t) है , तो नीचे वाले NOR गे ट के आउटपु ट की
वत�मान ��थित Q(t) होनी चािहए। तो ऊपर वाले NOR गेट के आउटपु ट मे अगली ��थित (next state)

360
 Q(t � 1) � 1 � Q(t) � 0 और नीचे वाले NOR गे ट के आउटपु ट मे अगली ��थित (next state):
Q(t � 1) � 0 � Q(t) � Q (t) होगी। अब उपर वाले NOR गे ट मे कोई प�रवत�न नहीं होगा परं तु नीचे वाले गे ट मे हो
जाता है : Q(t � 1) � 1 � Q(t) � 0 और Q(t � 1) � 0 � 0 � 1 को िन� तािलका मे �दिश�त िकया गया है।

Q(t � 1) � 1 � Q(t) � 0 Q(t � 1) � 1 � Q(t) � 0 Q(t � 1) � 1 � 1) � 0

Q(t � 1) � 0 � Q(t) � Q (t) Q(t � 1) � 0 � 0 � 1 Q(t � 1) � 0 � 0 � 1

अब यिद हम R­ इनपु ट को उ� (high) से (low) करते है , तो लैच के दोनों इनपु ट (low)हों जाते है ,
तो यह अपनी पू व� िनधा� �रत ��थित मे ही रहता है । इस तरह लैच �ृ ित उपकरण (memory device) की तरह
काम करता है , िजसे नीचे िदखाया गया है।

Q(t � 1) � 0 � 1 � 0 Q(t � 1) � 0 � 1 � 0 Q(t � 1) � 0 � 1 � 0

Q(t � 1) � 0 � 0 � 1 Q(t � 1) � 0 � 0 � 1 Q(t � 1) � 0 � 0 � 1

3. इसी �कार जब लैच R को (low) और S को उ� (high) इनपु ट िदया जाता है , तो आउटपु ट Q उ�

(high)) हो जाता है , िफर लैच की �ृ ित (memory) �भावी �प से सेट हो जाता है । माना ऊपर वाले NOR गे ट
का आउटपु ट मे वत�मान ��थित Q(t) है , तो नीचे वाले NOR गे ट का आउटपु ट मे वत�मान ��थित Q(t) होनी चािहए ।

तो ऊपर वाले NOR गे ट का आउटपु टमे अगली ��थित (next state) Q(t � 1) � 0 � Q(t) � Q(t) और नीचे वाले NOR
गे ट का आउटपु ट मे अगली ��थित (next state) Q(t � 1) � 1 � Q(t) � 0 होगी। अब Q(t � 1) � 0 � 0 � 1 और
Q(t � 1) � 1 � 1 � 0

Q(t � 1) � 0 � Q(t) � Q(t) Q(t � 1) � 0 � 0 � 1 Q(t � 1) � 0 � 0 � 1

Q(t � 1) � 1 � Q(t) � 0 Q(t � 1) � 1 � Q(t) � 0 Q(t � 1) � 1 � 1 � 0

�ोिक R को उ� (high) से (low) इनपु ट करने से लैच के दोनों इनपु ट िन� (low) हो जाते है , तो यह
अपनी पू व� िनधा� �रत ��थित मे ही रहता है ।

Q(t � 1) � 0 � 0 � 1 Q(t � 1) � 0 � 0 � 1 Q(t � 1) � 0 � 0 � 1

Q(t � 1) � 0 � 1 � 0 Q(t � 1) � 0 � 1 � 0 Q(t � 1) � 0 � 1 � 0

4. जब लैच R­इनपु ट को उ� (high) और S ­इनपु ट को उ� (high) िदया जाता है , तो दोनों आउटपु ट

(low) हो जाते है । जो संभव नहीं, और लैच की अमा� ��थित है । यह प�रपथ मे समान आउटपु ट, यािन दौड़ की
��थित (race condition) उ�� करता है , िजसे िन� तािलका �ारा समझा जा सकता है।

361
Q(t � 1) � 1 � Q(t) � 0 Q(t � 1) � 1 � 0 � 0 Q(t � 1) � 1 � 0 � 0

Q(t � 1) � 1 � Q(t) � 0 Q(t � 1) � 1 � 0 � 0 Q(t � 1) � 1 � 0 � 0

SR लैच NOR गे ट की फं�न तािलका (function table) की सहायता से अगली �े ट तािलका (next state
table) को बनाई जाती है , जो िन�वत है ।

वत�मान �े ट इनपुट्स अगली�े ट

(present state) (inputs) (nextstate)
Q(t) S R Q(t � 1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 X
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 X

7.3.2 SR लैच NAND गेट्स के साथ

एक S R (सेट / रीसेट ) लैच NAND गे ट �ारा, एक अतु�कािलक (asynchronous) लॉिजक प�रपथ है , जो SR

इनपु ट सि�य (active low) के आधार पर काम करते है । िच� 7.4 मे दो NAND गे ट का उपयोग कर �ॉस
यु ��त संबंध (cross coupled connection): पहले गे ट का आउटपु ट दू सरे गे ट के इनपु ट मे, और दू सरे गे ट का
आउटपु ट पहले गे ट के इनपु ट मे, के साथ SR लैच का (a) फं�न तािलका (function table) (b) लॉिजक
डाया�ाम (c) �ािफक �तीक (symbol) �दिश�त िकया गया है ।

लैच इनपुट लैच आउटपुट िट�िणयां

S R Q (t � 1) Q (t � 1) (Comments)
समान आउटपु ट, अमा� आउटपु ट (invalid
0 0 1 1
output) / दौड़ की ��थित (race condition)।
0 1 1 0 लैच सेट ।
1 0 0 1 लैच रीसेट।
1 1 Q(t) Q(t) वत�मान ��थित (कोई प�रवत�न नहीं)।

(a)फं�न तािलका (table)

362
 (b)लॉिजक डाया�ाम

(c)�ािफक �तीक (symbol)

िच� 7.4: SR लैच NAND गेट्स के साथ

काय� िविध:

1. िच� 7.4 मे जब भी लैच के दोनों इनपु ट लाइन को (low) इनपु ट िदया जाता है , तो दोनों आउटपु ट उ�
(high) हो जाते है । इस समान आउटपु ट वाली ��थित को, अमा� आउटपु ट (invalid output) / दौड़ की ��थित
(race condition) कहते है । िजसका �योग िडिजटल इले��ॉिन� मे नहीं िकया जाता है।

S=0, और R=0 (माना आउटपु ट की वत�मान ��थित Q(t) � 0 , Q(t) � 1 )

Q(t � 1) � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1

Q(t � 1) � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1

2. िच� 7.4 मे जब भी लैच की दोनों इनपु ट लाइन को उ� (high) इनपु ट िदया जाता है , तो दोनों आउटपु ट म� कोई
प�रवत�न नहीं होता, वे अपनी वत�मान ��थित मे ही रहते है , रीसेट है तो रीसेट, सेट है तो सेट ही रहे गा।

S=1, और R=1 (माना आउटपु ट की वत�मान ��थित Q(t) � 0 , Q(t) � 1 )

Q(t � 1) � 0 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0

Q(t � 1) � 1 Q(t � 1) � 1.0 � 1 Q(t � 1) � 1.0 � 1 Q(t � 1) � 1.0 � 1

363
 S=1, और R=1 (माना आउटपु ट की वत�मान ��थित Q(t) � 1 , Q(t) � 0 )

Q(t � 1) � 1 Q(t � 1) � 1.0 � 1 Q(t � 1) � 1.0 � 1 Q(t � 1) � 1.0 � 1

Q(t � 1) � 0 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0

3. जब लै च की S­लाइन को (low) और R को उ� (high) इनपु ट िदया जाता है , तो लैच सेट हो जाता है , और

सेट ही रहता है ।
S=0, और R=1 (माना आउटपु ट की वत�मान ��थित Q(t) � 0 , Q(t) � 1 )

Q(t � 1) � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.0 � 1

Q(t � 1) � 1 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0

4. जब लैच की S­लाइन को उ� (high) और R को (low) इनपु ट िदया जाता है , तो , तो लैच रीसेट हो जाता है ,
और रीसेट ही रहता है , जब तक लैच के इनपु ट को बदला नही जाता है। दोनों इनपु ट लाइन को उ� (high) इनपु ट
दे ने पर भी आउटपु ट मे कोई प�रवत�न नहीं होता, वे अपनी वत�मान ��थित मे ही रहते है ।

S=1, और R=0 (माना आउटपु ट की वत�मान ��थित Q(t) � 0 , Q(t) � 1 )

Q(t � 1) � 1 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0 Q(t � 1) � 1.1 � 0

Q(t � 1) � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1 Q(t � 1) � 0.1 � 1

फं�न तािलका (function table) की सहायता से अगली �े ट तािलका (next state table) को �े ट तािलका
(state table) की सहायता से �ा� िकया जाता है । िच�7.4 (a)मे SR लैच NAND गे ट की फं�न तािलका
(function table) की सहायता से �े ट तािलका (state table) बनाई जाती है, जो िन�वत है ।

वत�मान �े ट इनपुट्स अगली�े ट

(present state) (inputs) (next state)
Q(t) S R Q(t � 1)
0 0 0 X
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 X
1 0 1 1
1 1 0 0
1 1 1 1

364
 7.3.3 गेटेड SR लैच NAND गेट्स के साथ

उपरो� दोनों प�रपथो (circuits) मे आउट की एक ��थित मे दोनों आउटपु ट समान आ रहे है , जो संभव नहीं है ।
इसिलए SR­लैच को एक अित�र� िनयं �ण इनपु ट (C) �दान करके संशोिधत करने का �यास है । अित�र�
िनयं �ण इनपु ट (C) को स�म इनपु ट लाइन के नाम से भी जाना जाता है । स�म इनपु ट को लैच करने से पहले
उ� (high) िकया जाना चािहए। गे टेड SR लैच NAND गे ट्स की काय� तािलका और लॉिजक आरे ख (logic
diagram) िच� 7.5 म� िदखाया गया है ।

लैच इनपुट लैच आउटपुट िट�िणयाँ

C S R Q (t � 1) Q (t � 1) (Comments)
0 X X Q (t) Q (t ) लैच मे कोई प�रवत�न नहीं होता है
1 0 0 Q (t) Q (t ) लैच मे कोई प�रवत�न नहीं होता है
1 0 1 1 0 लैच सेट
1 1 0 0 1 लैच रीसेट
अमा� आउटपु ट / दौड़ की ��थित
1 1 1 1 1
(invalid output/race condition)

(a)फं�न तािलका

(b)लॉिजक आरे ख

(c)�ािफक �तीक

िच� 7.5 : गेटेड SR लैच NAND गेट्स

365
जब स�म इनपु ट ‘Cʼ (low) हो, या स�म इनपु ट ‘Cʼ उ� (high) और NAND गे टो के दोनों इनपु ट
(low) हो तो NAND गे टो के आउटपु ट उ� (high) रहते है , तो आउटपु ट Q और Q मे कोई प�रवत�न नहीं होता
है । वे अपने वत�मान ��थित मे रहते है (सेट है तो सेट और रीसेट है तो रीसेट)। यिद स�म इनपु ट ‘Cʼ उ� (high)
और NAND गे टो के इनपु ट SR की ��थित ‘01ʼ हो, लैच सेट होता है , और SR की ��थित ‘10ʼ हो तो लैच रीसेट होता
है । SR की ��थित ‘11ʼ होने पर लैच िफर से अपने अमा� की ��थित मे आ जाता है । फं�न तािलका, लॉिजक
आरे ख (diagram) और इसकी काय� तािलका को िच� 7.5 म� िदखाया गया है।

7.3.4 D­लैच

उपरो� SR लैच म� अमा� की ��थित को समा� (eliminate) करने के िलए D­ लैच की आव�कता �ई। SR­
लैच को D­लैच मे प�रवित�त करने के िलए के SR­लैच के S इनपु ट को एक NOT के साथ जोड़कर तथा R इनपु ट
को सीधे जोड़ िदया जाता है । D­लैच का आउटपु ट, इनपु ट के समान होता है , इसिलए इसे डाटा लैच या पारदश�
लैच (transparent latch) भी कहा जाता है । फं�न तािलका, लॉिजक आरे ख (diagram) और इसकी काय�
तािलका को िच� 7.6 म� िदखाया गया है ।

लैच इनपुट लैच आउटपुट िट�िणयां

D Q (t � 1) Q (t � 1) (Comments)
0 0 1 लैच रीसेट।
1 1 0 लैचसेट।

(a)फं�न तािलका (function table)

(b)लॉिजक डाया�ाम (logic diagram)

(c) �ािफक �तीक (graphic symbol)

िच�. 7.6: D लैच NAND गेट्स के साथ

366
िच� 7.6 मे जब डाटा इनपु ट D को उ� (high) इनपु ट िदया जाता है , जो SR­लैच की S इनपु ट को (low),
और R इनपु ट को उ� (high) कर, आउटपु ट (Q) को उ� (high) कर दे ते है । इसी �कार जब डाटा इनपु ट D
को (low) इनपु ट दे ते है , जो SR­लैच की S इनपु ट को उ� (high), और R इनपु ट को (low) कर,
आउटपु ट (Q) को िन� (low) कर दे ते है । इसिलए इसे पारदश� लैच (transparent latch) भी कहते है । इस तरह
इस अव�था मे D­लैच सेट / रीसेट होकर, �ृ ित उपकरण (memory device) की तरह काम करता है ।

D­लैच की �े ट तािलका (state table) नीचे बनाई गई है ।

वत�मान �े ट इनपुट् अगली �े ट

(presen tstate) (input) (next state)
Q(t) D Q(t � 1)
0 0 0
0 1 1
1 0 0
1 1 1

7.3.5 गेटेड D­लैच

गे टेड D­ लैच को गे टेड SR­ लैच की सहायता से बनाते है । गे टेड D­ लैच म� दो इनपु ट डाटा ‘Dʼ और िनयं �ण ‘Cʼ,
एवं दो आउटपु ट (Q और Q � ) होते ह� । लॉिजक आरे ख (logic diagram) और इसकी काय� तािलका को िच� 7.7 म�
िदखाया गया है ।

लैच इनपुट लैच आउटपुट िट�िणयां

C D Q (t � 1) Q (t � 1) (Comments)
0 X Q(t) Q(t) वत�मान ��थित (कोई प�रवत�न
नहीं)।
1 0 0 1 लैच रीसेट ।
1 1 1 0 लैच सेट।

(a)फ़ं�न तािलका

(b) लॉिजक आरे ख (logic diagram)

367
 (c)�ािफक �तीक

िच� 7.7: D­ लैच िनयं�ण इनपुट के साथ

D­ लैच म� अिनि�त (undesirable)��थित नहीं होती, �ोिक इसमे समान इनपु ट और आउटपु ट ��थित की कोई
संभावना नहीं होती है । समा�तः D­ लैच का उपयोग रिज�र के िडजाइन मे िकया जाता है ।

7.3.6 JK लैच NAND गेट्स के साथ

JK­ लैच नाम को प�रपथ आिव�ारक (circuit inventor) के नाम पर रखा गया है िजसे जैक (J) िक�ी (K) के
नाम से जाना जाता है। JK – लैच, SR­ लैच के समान है । इस लैच मे दो इनपु ट ‘Jʼ और ‘Kʼ होते है , िजसे नीचे िच�
7.8 मे िदखाया गया है। JK­ लैच मे अमा� आउटपु ट की ��थित नहीं होती है । जब ‘Jʼ और ‘Kʼ दोनों इनपु ट उ�
(high) होते है , तो आउट टॉगल ��थित मे आ जाता है , यह इस लैच की सबसे मह�पू ण� गु ण है । टॉगल ��थित का
मतलब वत�मान ��थित का पू रक (compliment of present state)। इस गु ण के कारण इसे काउं टर मे उपयोग
करते है ।

िच� 7.8 मे चार NAND गे ट का उपयोग कर JK लैच का लॉिजक आरे ख प�रपथ (logic circuit) परदिश�त िकया
गया है ।

लैच इनपुट लैच आउटपुट िट�िणयाँ

J K Q (t � 1) Q (t � 1) (Comments)
0 0 Q (t) Q (t ) लैच मे कोई प�रवत�न नहीं होता है ।
0 1 1 0 लैच सेट।
1 0 0 1 लैच रीसेट।
1 1 Q (t) Q(t) लैच टॉगल।

(a)फं�न तािलका (function table)

368
 (b)लॉिजक डाया�ाम

(c)�ािफक �तीक (graphic symbol)

िच� 7.8: JK­लैच NAND गेट्स के साथ

JK­लैच की �े ट तािलका (state table) नीचे बनाई गई है।

वत�मान �े ट इनपुट्स अगली�े ट
(present state) (inputs) (next state)
Q(t) J K Q(t � 1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

7.3.7 T­ लैच NAND गेट्स के साथ

JK­लैच मे ‘Jʼ और ‘Kʼ इनपु ट को एक साथ जोड़कर T­लैच बनाया जाता है , िजसे िच� 7.9 मे िदखाया गया है ।
जब ‘Tʼ इनपु ट (low) होगा, तो आउटपु ट मे कोई प�रवत�न नहीं होगा, वह पहले वाली ��थित मे ही रहेगा, और
यिद ‘Tʼ इनपु ट उ� (high) होते है , तो आउटपु ट टॉगल ��थित मे आ जाता है ।

369
िच� 7.9 मे चार NAND गे ट का उपयोग कर ‘Tʼ लैच का लॉिजक प�रपथ परदिश�त िकया गया है ।

लैच इनपुट लैच आउटपुट िट�िणयाँ

J K Q (t � 1) Q (t � 1) (Comments)
0 0 Q (t) Q (t ) लैच मे कोई प�रवत�न नहीं होता है ।
0 1 1 0 लैच सेट।
1 0 0 1 लैच रीसेट।
1 1 Q (t) Q(t) लैच टॉगल।

(a)फं�न तािलका (function table)

(b)लॉिजक डाया�ाम (logic diagram)

(c)�ािफक �तीक (graphic symbol)

िच� 7.9: T­लैच NAND गेट्स के साथ

T­लैच की �े ट तािलका (state table) नीचे िदखाई गई है ।

370
 वत�मान �े ट इनपुट् अगली�े ट
(present state) (input) (next state)
Q(t) T Q(t � 1)
0 0 0
0 1 1
1 0 1
1 1 0

7.4 लैच के फायदे (Advantages of Latches)

लैच के िन�िल�खत फायदे है ­

1. ��प �ॉप की तुलना मे लैच की िडजाइिनंग ब�त आसान होती है।

2. लैच कम श�� खपत (low power consumtion) करता है।
3. उ�­गित प�रपथ (high­speed circuit) के िडजाइन मे लैच का �दश�न ��रत (quick performance)
है , �ोिक ये िडजाइन मे अतु�कािलक (asynchronous) है , और इसमे �ॉक संकेत (clock signal)
की कोई आव�कता नहीं होती है ।
4. लैच का आकार ब�त छोटा (very small shape)होता है , और कम जगह घे रता है ।
5. यिद लैच आधा�रत प�रपथ का संचालन (circuit operation) एक िनधा� �रत समय मे समा� नहीं हो पाता
है , तो वे इस संचालन (operation) को पू रा करने के िलए आव�क समय दू सरे से उधार लेते है ।

7.5 लैच के नुकसान (Disadvantages of Latches)

लैच के िन�िल�खत नुकसान होते है ­

1. लैच का अनुमान कम (less predictable) है , �ोिक इससे दौड़ की ��थितयों (race conditions)पर
असर पड़ने की संभावना अिधक होती है।
2. लैच �र संवेदनशील (level sensitive) होता है , तो मेटा­��थरता (meta­stability) की संभावना
होती है।
3. �र संवेदनशील (level sensitive) के कारण प�रपथ का िव�लेषण (circuitʼs analyzing) करना
किठन है।

7.6 लैच के अनु�योग (Application of Latches)

लैच के िन�िल�खत अनु�योगों है।

1. डाटा भंडारण (data storage) करने मे।
2. िनयं �ण प�रपथ (control circuit) मे।
3. ��प­�ॉप प�रपथ मे।
4. अनु�िमक प�रपथ (sequential circuit) मे।

371
7.7 ��प­�ॉप (Flip­Flop)
लैच और ��प­�ॉप के बीच एक बे िसक अं तर, गे िटं ग या �ोिकंग तं� (cloking mechanism) है । साधारण
भाषा मे, ��प �ॉप एज­िट� गर है और लैच लेवल­िट� गर है। ��प­�ॉप तु �कािलक (synchronous) होता
है , और इसे �ॉ�ड लैच के �प मे भी जाना जाता है ।
7.7.1 ��प­�ॉप के �कार (Types of Flip­Flops)
लैच की तरह ��प­�ॉप को भी मु� चार भागो मे वग�कृत िकया जाता है , िजसमे SR ��प­�ॉप, D ��प­
�ॉप, JK ��प­�ॉप और T­ ��प­�ॉप शािमल है ।

1. SR ��प­�ॉप NAND गेट्स के साथ

गे टेड SR –लैच मे िनयं �ण (C) इनपु ट के �थान पर एज िट� �र �ॉक दे ने से, गे टेड SR–लैच,SR­��प­�ॉप की
तरह काय� करे गा। SR ��प­�ॉप NAND गे ट्स को पॉिज़िटव एज िट� �र �ॉक के साथ फ़ं�न तािलका
(function table), लॉिजक आरे ख, �ािफक �तीक, और �े ट डाया�ाम िच� 7.10 म� िदखाया गया है ।

��प­�ॉप ��प­�ॉप
िट�िणयाँ
इनपुट आउटपुट
(Comments)
CLK S R Q (t � 1) Q (t � 1)
X X Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
0 0 Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
0 1 1 0 ��प­�ॉप सेट।
1 0 0 1 ��प­�ॉप रीसेट।
1 1 1 1 अमा� आउटपु ट / दौड़ की ��थित।
(invalid output/race condition)

(a) फ़ं�न तािलका (function table)

(b) लॉिजक आरे ख (logic diagram)

372
 (c) �ािफक �तीक (graphic symbol)

(d) �े ट डाया�ाम (state diagram)

िच� 7.10: SR­ ��प­�ॉप (NAND गेट और घना�क एज िट� �र �ॉक)

2. D­��प­�ॉप

D ��प­�ॉप का उपयोग आमतौर पर िश� रिज�र,अतु�कािलक िस�ल (asynchronous signal) के िलए

िसं�ोनाइजेशन (synchronization) और िडिजटल िस�ल के साथ­साथ काउं टरो के िलए िवलंब प�रपथ (delay
circuit) के िलए िकया जाता है ।

िच� 7.11 मे आउटपु ट की ��थित का प�रवत�न �ॉक के बढ़ते िकनारे (rising edge) पर िनभ�र कर रहा है ।
आउटपु ट इनपु ट के समान है जो केवल �ॉक के बढ़ते िकनारे (rising edge) पर बदलता है । फ़ं�न तािलका
(function table), लॉिजक आरे ख (logic diagram), �ािफक �तीक, और �े ट आरे ख िच� 7.11 म� िदखाया गया
है ।

��प­�ॉप इनपुट ��प­�ॉप

िट�िणयाँ
आउटपुट
(Comments)
CLK D Q (t � 1) Q (t � 1)
X Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न
नहीं होता है ।
1 1 0 ��प­�ॉप सेट।
0 0 1 ��प­�ॉप रीसेट ।

373
 (a)फं�न तािलका (function table)

(b)लॉिजक डाया�ाम (logic diagram)

(c)�ािफक �तीक (graphic symbol)

(d)�े ट डाया�ाम (state diagram)

िच� 7.11 : पॉिज़िटव एज­ िट� �र D ��प­�ॉप

यिद हम D­��प­�ॉप को िच� 7.12 के अनुसार जोड़े तो इसे आवृित िवभाजन (frequency division)के
�प मे ‘दो से िवभािजत करे ʼ काउं टर (divide by two counter) के �प मे �योग कर सकते है ।

374
 िच� 7.12: D­��प­�ॉप 'िडवाइड­बाय­2' काउं टर के �प मे

3. JK ��प­�ॉप NAND गेट्स के साथ

SR ��प­�ॉप मे अप�रभािषत ��थित के कारण, िडिजटल इले��ािन� मे एक और ��प­�ॉप की

आव�कता होती है , जो JK ��प­�ॉप है । JK ��प­�ॉप, SR ��प­�ॉप पर एक सुधार है , जहां S=R पर
कोई सम�ा नहीं होती है , जो ‘Jʼ और ‘Kʼ दोनों इनपु ट उ� (high) होने पर, टॉगल ��थित मे आ जाता है ।

JK ��प­�ॉप सबसे अिधक इ�ेमाल (most widely used) िकया जाने वाला ��प­�ॉप है । िजस कारण इसे
सवा� ि�क ��प­�ॉप (universal flip­flop)भी कहा जाता है । फ़ं�न तािलका (function table),लॉिजक आरे ख
(diagram), �ािफक �तीक, और �े ट डाया�ाम िच� 7.13 म� िदखाया गया है।

��प­�ॉप इनपुट ��प­�ॉप

िट�िणयाँ
आउटपुट
(Comments)
CLK J K Q (t � 1) Q (t � 1)
X X Q (t) Q (t )
��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
0 0 Q (t) Q (t )
0 1 1 0 ��प­�ॉप सेट।
1 0 0 1 ��प­�ॉप रीसेट।
1 1 Q (t) Q(t) ��प­�ॉप टॉगल।

(a) फं�न तािलका

375
 (b)लॉिजक डाया�ाम

(c)�ािफक �तीक

(d) �े ट डाया�ाम

िच� 7.13: JK­��प­�ॉप NAND गेट्स के साथ

376
 4. T­ ��प­�ॉप NAND गेट्स के साथ

JK ��प­�ॉप का यह संशोिधत (J और K दोनों इनपु ट को एक साथ जोड़कर) �प T­��प­�ॉप है । ‘Tʼ

टॉगल का संि�� �प है , टॉगल करने के कारण इस ��प­�ॉप को T­ ��प­�ॉप कहा जाता है ।िजसे िच�
7.14 मे िदखाया गया है ।

जब ‘Tʼ इनपु ट (low) हो, तो आउटपु ट मे कोई प�रवत�न नहीं होता है , वह अपने पहले वाली ��थित मे ही
रहता है । और जब ‘Tʼ इनपु ट उ� (high) हो, तो आउटपु ट टॉगल ��थित मे आ जाता है । ‘Tʼ ��प­�ॉप NAND
गे ट्स की फ़ं�न तािलका (function table), लॉिजक आरे ख (logic diagram), �ािफक �तीक, और �े ट आरे ख
िच� 7.14 म� िदखाया गया है ।

��प­�ॉप ��प­�ॉप िट�िणयाँ

इनपुट आउटपुट (Comments)

CLK T Q (t � 1) Q (t � 1)

X Q (t) Q (t )
��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
0 Q (t) Q (t )

1 Q (t ) Q (t) ��प­�ॉप टॉगल।

(a) फं�नतािलका

(b)लॉिजक डाया�ाम

377
 (c)�ािफक �तीक

(d) �े ट डाया�ाम

िच� 7.14: T­��प­�ॉप NAND गेट्स के साथ

7.8 ��प­�ॉप के अनु�योग (Application of Flip­Flops)

��प­�ॉप के िन�िल�खत अनु�योग है।

1. लैच (Latch)
2. रिज�र (Registers)
3. िश� रिज�र (Shift registers)
4. भंडारण रिज�र (Storage registers)
5. काउं टर (Counters)
6. आवृित िवभाजक (Frequency dividers)
7. आधार साम�ी भंडारण (Data storage)
8. बाउं स एिलिमनेशन ��च (Bounce elimination switch)
9. डे टा �थानातरण (Data transfer)
10. मे मोरी (Memory)

7.9 ��प­�ॉप को िट� गर करने के तरीके (Types of Triggering in Flip­Flops)

��प­�ॉप की ��थित इनपु ट संकेत (signal) म� �िणक प�रवत�न (momentary change) से बदल जाती है । इस
प�रवत�न को िट� गर कहा जाता है और इसके कारण होने वाले सं�मण (transition) को ��प­�ॉप को िट� गर

378
करने के िलए कहा जाता है । ��प­�ॉप–िट� गर करने के तरीके को समझने के िलए हमे �ॉक संकेत (clock
signal) को समझना होगा ।

1. �ॉक सं केत (clock signal)

�ॉक प� लगातार बदलते वाला संकेत (continuously changing signal) है , जो उ� और िन� अव�था के
बीच दोलन (oscillates) करता है । सामा� �कार का �ॉक संकेत वग� (square signal) के आकार के होते है ।
िजसमे िनि�त और ��थर आवृित (fixed constant frequency) के साथ 50% कत�� च� (duty cycle) होता है ।
िच� 7.15 मे एक �ॉक प�, 50% कत�� च� (duty cycle) के साथ बनाया गया है।

िच� 7.15: �ॉक प� सं केत 50% कत�� च� (clock pulse signal with 50% duty cycle))

2. �ॉक प� सं�मण (clock pulse transition)

िट� गर प� की गित (trigger pulse movement) हमेशा ‘0ʼ से ‘1ʼ और ‘1ʼ से ‘0ʼ होती है । इस �कार संकेत
(signal) मे दो सं�मण (transition) होते है । जब यह ‘0ʼ से ‘1ʼ की ओर गित (movement) करता है तो इसे
धना�क सं�मण (positive transition) कहा जाता है और जब यह ‘1ʼ से ‘0ʼ की ओर बढ़ता है तो इसे ऋणा�क
सं�मण (negative transition) कहा जाता है । जैसे िच� 7.16 मे �ॉक प� सं�मण (clock pulse
transition) का आरे ख बनाया गया है।

िच� 7.16 : �ॉक प� सं�मण (clock pulse transition)

��प­�ॉप पर �ॉक प� सं�मण को दो तरह से िट� गर िकया जा सकता है ।

i. लेवल िट� ग�रं ग ( level triggering)

ii. एज िट� ग�रं ग (edge triggering)

379
लेवल िट� ग�रं ग:

इसमे ��प­�ॉप, �ॉक प� के लेवल के दौरान ही, िट� गरड (triggered) होते है । लेवल िट� ग�रं ग दो �कार की
होती है ­

i. उ� लेवल िट� ग�रं ग (High Level Triggering)

ii. लेवल िट� ग�रं ग (Low Level Triggering)

उ� लेवल िट� ग�रं ग (High Level Triggering):

जब ��प­�ॉप को अपनी उ� लेवल की ��थित मे �िति�या दे ने की आव�कता होती है , तो उ� लेवल की

िट� ग�रं ग (High Level Triggering) िविध का उपयोग िकया जाता है । िच� 7.17 मे इसका �ितका�क �ितिनिध�
िदखाया गया है ।

जब ��प­�ॉप �ॉक प� के पॉिज़िटव लेवल पर िट� गर होता है , तो इसे पॉिज़िटव लेवल िट� ग�रं ग कहा जाता है ।

(a) �ािफक �तीक : उ� लेवल की िट� ग�रं ग JK ��प­�ॉप (High Level Triggering JK FF)

(b) उ� लेवल की िट� ग�रं ग �ॉक प� (high level triggering clock pulse)

िच� 7.17 : उ� लेवल िट� ग�रं ग (High Level Triggering)

380
 लेवल िट� ग�रं ग (Low Level Triggering):

जब ��प­�ॉप को अपनी लेवल (low level) ��थित मे �िति�या दे ने की आव�कता होती है , तो उसमे
लेवल की िट� ग�रं ग (low Level Triggering) िविध का उपयोग िकया जाता है । इसे मु� �प से �ॉक
इनपु ट के साथ बबल से पहचाना जाता है । िच� 7.18 मे इसका �ितका�क �ितिनिध� िदखाया गया है। जब
��प­�ॉप �ॉक प� के ऋणा�क लेवल पर िट� गर होता है , तो इसे लेवल िट� ग�रं ग कहा जाता है ।

(a) �ािफक �तीक : लेवल िट� ग�रं ग JK ��प­�ॉप(Low Level Triggering JK FF)

(b) लेवल िट� ग�रं ग �ॉक प� (Low Level Triggering clock pulse)

िच� 7.18 : लेवल िट� ग�रं ग (Low Level Triggering)

एज िट� ग�रं ग (Edge Triggering):

एज िट� ग�रं ग (EdgeTriggering) मे, ��प­�ॉप �ॉक प� के धना�क एज (positive edge: � ) या ऋणा�क
एज (negative edge: � )के दौरान अपनी ��थित बदल दे ता है । एज िट� ग�रं ग (EdgeTriggering) दो �कार की
होती है।

i. धना�क / पॉिज़िटव एज िट� ग�रं ग (Positive Edge Triggering)

ii. ऋणा�क / नेगेिटव एज िट� ग�रं ग (Negative EdgeTriggering)

381
पॉिज़िटव एज िट� ग�रं ग (Positive Edge Triggering):

जब ��प­�ॉप को (low) से उ� (high) सं�मण (positive transition) ��थित मे �िति�या करने की

आव�कता होती है , तो पॉिज़िटव एज िट� ग�रं ग (Positive EdgeTriggering) का उपयोग िकया जाता है । इसे मु�
�प से एक ि�कोण के साथ �ॉक इनपु ट लीड से पहचाना जाता है। िच� 7.19 मे इसका �ितका�क �ितिनिध�
िदखाया गया है ।

जब आउटपु ट केवल �ॉक प� के पॉिज़िटव एज (positive edge: � ) पर इनपु ट मे बदलाव का जबाब

(responds) दे ता है , तो �ॉक प� को पॉिज़िटव एज िट� ग�रं ग (Positive Edge Triggering) कहा जाता है ।

(a) �ािफक �तीक: पॉिज़िटव एज िट� ग�रं ग JK ��प­�ॉप (Positive Edge Triggering JK FF)

पॉिज़िटव एज िट� ग�रं ग �ॉक प� (Positive Edge Triggering clock pulse)

िच� 7.19 : पॉिज़िटव एज िट� ग�रं ग (Positive Edge Triggering)

नेगेिटव एज िट� ग�रं ग (Negative Edge Triggering):

जब उ� से सं�मण (transition) के दौरान �िति�या दे ने के िलए ��प­�ॉप की आव�कता होती है ,

तो नेगेिटव एज िट� ग�रं ग (Negative Edge Triggering) िविध का उपयोग िकया जाता है । इसे मु� �प से िन�
�े ट संकेतक और ि�कोण के साथ �ॉक इनपु ट लीड के बाद बबल से पहचाना जाता है । िच� 7.20 मे इसका
�ितका�क �ितिनिध� िदखाया गया है ।

382
 (a) �ािफक �तीक: नेगेिटव एज िट� ग�रं ग JK ��प­�ॉप (Negative Edge Triggering JK FF)

(b) नेगेिटव एज िट� ग�रं ग �ॉक प� (Negative Edge Triggering clockpulse)

िच� 7.20 : नेगेिटव एज िट� ग�रं ग (Negative Edge Triggering)

7.10 JK ��प­�ॉप मे रे स अराउं ड कंडीशन (Race Around Condition in JK Flip­Flop)

��प­�ॉप मे रे स अराउं ड कंडीशन (race around condition) �ॉक के लेवल िट� गरड (triggered) के कारण
होती है । माना JK ��प­�ॉप जो उ� लेवल �ॉक पर िट� गर करता हो, मे इनपु ट J= K = 1 हो,और �ॉक प�
की उ� ले वल की अविध, JK ��प­�ॉप के �सार िवलंब (propagation delay) से अिघक हो, तो आउटपु ट Q
तब तक टॉगल करे गा जब तक �ॉक उ� रहे गी। जो JK ��प­�ॉप म� अ��थरता या अिनि�त बना दे ती है । इसे
JK ��प­�ॉप मे रे स अराउं ड कंडीशन (race around condition) कहते है । इसी �कार अ� ��प­�ॉप भी
मे रे स अराउं ड कंडीशन (race around condition)होती है। इसे िन� िबिधयों से समा� िकया जा सकता है ।

1. (�t � 2t p � T ) : जहां 2t p ­ दो NAND गे टो की �सार अविध (propagation time), Δt ­ �ॉक प�

की चौड़ाई (width:), और T समय काल (time period) है ।
2. मा�र­�े व JK ��प­�ॉप का उपयोग करने से ।
3. एज­िट� गर JK ��प­�ॉप का उपयोग करने से ।

383
 िच�7.21 : �ॉक प�

1. िच� 7.21 मे 50% कत�� च� (duty cycle) वाली �ॉक प� िदखायी गई है िजसकी प� की मोटाई
(pulsewidth: Δt ) और समय काल (time period: T )है । यिद एक NAND गे ट का �सार अविध
(propagation delay) t p सेकंड हो तो, JK ��प­�ॉप मे दो NAND गे टो की �सार अविध

(propagationtime) 2t p सेकंड होगी। तो JK ��प­�ॉप मे रे स अराउं ड कंडीशन (race around

condition) को समा� िकया जा सकता यिद, Δt � 2t p � T हो।

�ॉक प� की चौड़ाई (width: Δt ) को कम करने के िलए उ� आवृित (high frequency) की �ॉक प�

की आव�कता होगी, लेिकन इस तरह के प�रपथ को िडजाइन करना ब�त कीमती (costly) होता है । जो अिधक
लाभ�द (feasible) नहीं है ।

��प­�ॉप म� �सार िवलंब (propagation delay) को बढ़ाया जा सकता है , लेिकन यह अ�ा तरीका नहीं है ,
बे कार (useless)है । सम�ा से बचने का एक �ावहा�रक तरीका मा�र­�े व ��प­�ॉप हो सकता है , िजसे
नीचे समझाया गया है ।

2. ‘�ामीʼ–‘दासʼ ��प­�ॉप (master­slave flip­flop)

मा�र­�ेव D ��प­�ॉप: मा�र –�े व D ��प­�ॉप मूल �प से एक �ंखला (series) मे एक साथ जुड़े
दो D­��प­�ॉप का संयोजन (combination) है । इनमे से एक D ��प­�ॉप ‘�ामीʼ (master) के �प
मे और दू सरा ‘दासʼ (slave) के �प मे काय� करता है । ‘�ामीʼ (master) ��प­�ॉप से आउटपु ट ‘दासʼ
(slave) ��प­�ॉप के इनपु ट से जुड़ा होता है । ‘दासʼ (slave) ��प­�ॉप का आउटपु ट ‘�ामीʼ (master)
��प­�ॉप के इनपु ट मे वापस फीड िकया जाता है । ‘�ामीʼ (master) ��प­�ॉप के िलए �ॉक प�
पॉिज़िटव लेवल है तो दासʼ (slave) ��प­�ॉपके िलए नेगेिटव लेवल है ।

��ेक D ��प­�ॉप एक दू सरे के पू रक �ॉक प� से जुड़े होते है । िच� 7.22 म� ‘�ामीʼ (master) –‘दासʼ
(slave) D ��प­�ॉप िदखाया गया है , यिद �ॉक प� उ� अव�था (high state) मे है , तो ‘�ामीʼ
(master) D ��प­�ॉप स�म अव�था (enable state) मे, और ‘दासʼ (slave) D ��प­�ॉप अ�म अव�था
(disable state) मे होगा । और यिद �ॉक प� अव�था मे है , ‘�ामीʼ (master) D ��प �ॉप अ�म
अव�था (disable state) मे, और ‘दासʼ (slave) स�म अव�था (enable state) मे होगा। ‘दासʼ (slave) D
��प­�ॉप ‘�ामीʼ (master) आउटपु ट को कॉपी करता है , लेिकन ‘�ामीʼ (master) D ��प �ॉप

384
�िति�या नहीं करता है , �ोिक इसे �ॉक इनपु ट पर �ॉक प� की उ� अव�था की आव�कता होती है ।
इसिलए मा�र –�े व D ��प­�ॉप मे रे स अराउं ड कंडीशन (racea round condition) की सम�ा नहीं
होती है।

(a) लॉिजक डाया�ाम

(b)�ािफक �तीक

िच� 7.22: मा�र­�ेव D ��प­�ॉप

मा�र­�ेव JK ��प­�ॉप: मा�र –�े व JK ��प­�ॉप मूल �प से एक �ंखला (series) मे एक साथ

जुड़े दो JK­��प­�ॉप का संयोजन (combination) है । इनपु ट को छोड़कर मा�र –�े व JK ��प­�ॉप
का काय� िस�ां त मा�र –�े व D ��प­�ॉप के समान है । िच� 7.23 मे मा�र –�े व JK ��प­�ॉप का
लॉिजक डाया�ाम, �ािफक �तीक बनाया गया है ।

(a) लॉिजक डाया�ाम

385
 (b)�ािफक �तीक

िच� 7.23: मा�र–�ेव JK ��प­�ॉप

3. एज­िट� गर D, JK और T ��प­�ॉप

एज­िट� गर ��प­�ॉप लेवल �ॉक का एक संशोधन है , जो ��थित को केवल एक छोटी अविध के दौरान बदलने
की अनुमित दे ता है । जब �ॉक की प� लॉिजक­0 से लॉिजक­1 म� बदल रही हो और इस दौरान ��प­�ॉप
िट� गर हो जाय (�ॉक की प� के िकनारे पर िट� गर), इस �कार इसे एज­िट� गर ��प­�ॉप कहा जाता है । ��प­
�ॉप के बढ़ते िकनारे (rising edge) लॉिजक­0 से लॉिजक­1 को पॉिजिटव एज­िट� गर, और ��प­�ॉप के िगरते
िकनारे (falling edge) लॉिजक­1 से लॉिजक­0 को नेगेिटव एज­िट� गर �ारा िट� गर कहते है । एज­िट� गर ��प­�ॉप
मे pulsewidth: (�t ) नहीं होती है, इसिलए ये (�t � 2t p ) वाली ��थित को संतु� (condition satisfy) करते है।
िजस कारण ��प­�ॉप मे रे स अराउं ड कंडीशन (race around condition) की सम�ा नहीं होती है ।

िच� 7.24 से 7.26 तक D, JK, और T ��प­�ॉप के िलए फं�न तािलका ( function table), लॉिजक डाया�ाम
और �ािफक �तीक िदखाया गया है ।

��प­�ॉप इनपुट ��प­�ॉप

आउटपुट िट�िणयाँ
CLK D Q (t � 1) Q (t � 1) (Comments)

� X Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न

नहीं होता है ।

� 1 1 0 ��प­�ॉप सेट।

� 0 0 1 ��प­�ॉप रीसेट ।

(a)) फं�न तािलका

386
 (b) लॉिजक डाया�ाम

(c) �ािफक �तीक

िच� 7.24: पॉिजिटव एज­िट� गर D ��प­�ॉप

��प­�ॉप इनपुट ��प­�ॉप िट�िणयाँ

आउटपुट (Comments)
CLK J K Q (t � 1) Q (t � 1)
� X X Q (t) Q (t )
��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
� 0 0 Q (t) Q (t )
� 0 1 1 0 ��प­�ॉप सेट।
� 1 0 0 1 ��प­�ॉप रीसेट ।
� 1 1 Q (t) Q(t) ��प­�ॉप टॉगल।

(a) फं�न तािलका

387
 (b) लॉिजक डाया�ाम

(d) �ािफक �तीक

िच� 7.25: पॉिजिटव एज­िट� गर JK ��प­�ॉप

��प­
�ॉप ��प­�ॉप
िट�िणयाँ
इनपुट आउटपुट
(Comments)
CLK T Q (t � 1) Q (t � 1)
� X Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता

� 0 Q (t) Q (t ) है ।

� 1 Q (t ) Q (t) ��प­�ॉप टॉगल।

(a) फं�न तािलका

388
 (b) लॉिजक डाया�ाम

(c) �ािफक �तीक

िच� 7.26: पॉिजिटव एज­िट� गर T ��प­�ॉप

7.11 ��प­�ॉप के िलए अिभल�ण समीकरण (Charactristic Equation for Flip­Flops)

यहाँ हम सि�य उ� इनपु ट (active high input) ��प­�ॉप के िलए (next state) तािलका बनाकर अिभल�ण
समीकरण (characteristic equation) �ा� कर सकते ह� । इसे अगली �े ट समीकरण (next state equation) /
transition equation / state equation) कहते है । ,

1. SR ��प­�ॉप के िलए अगली­�े ट तािलका

वत�मान �े ट इनपुट्स अगली�े ट
(present state) (inputs) (next state)
Q(t) S R Q(t � 1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 X
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 X

389
उपरो� अगली­�े ट तािलका से SOP �ंजन इस �कार से िलख सकते है ­

Q(t � 1) � � m (2, 4, 6) � d (3, 7)

k­मै प सरलीकरण िविध �ारा सरल करने पर

SR
Q(t)
00 01 11 10

0 0 0 X 1
1 1 0 X 1

Q(t � 1) � � m (2, 4, 6) � d (3, 7) को k­मै प सरलीकरण िविध �ारा SR लैच के िलए अगली �े ट समीकरण (next

state equation) �ा� िकया जा सकता है। जो िन� है ­

��S � RQ(t)��
Q(t � 1) SR � � �
��SR � 0 ��

यह बताता है िक SR लैच आउटपु ट की अगली ��थित उपरो� दो समीकरणों को संतु� करे गी।

2. D ��प­�ॉप के िलए अगली­�े ट तािलका

वत�मान �े ट इनपुट् अगली�े ट

(present state) (input) (next state)
Q(t) D Q(t � 1)
0 0 0
0 1 1
1 0 0
1 1 1
Q(t � 1) � � m (1, 3, )
k­मै प �ारा सरलीकरण करने पर

D
Q(t)
0 1

0 0 1
1 0 1

Q(t � 1) � � m (1, 3, ) को k­मैप सरलीकरण िविध �ारा D ��प­�ॉप के िलए अगली �े ट समीकरण (next

state equation) �ा� िकया जा सकता है ।जो िन�वत है ­

390
 Q(t � 1) D � D

इससे �� है िक D ��प­�ॉप की अगली �े ट डाटा ‘Dʼ के बराबर होगी, चाहे वत�मान ��थित कुछ भी हो।

3. JK ��प­�ॉप के िलए अगली­�े ट तािलका

वत�मान �े ट इनपुट्स अगली�े ट
(present state) (inputs) (next state)
Q(t) J K Q(t � 1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Q(t � 1) � � m (2, 3, 4, 6)
k­मै प �ारा सरल करने पर
JK
Q(t)
00 01 11 10

0 0 0 1 1
1 1 0 0 1

Q(t � 1) � � m (2, 3, 4, 6) को k­मैप सरलीकरण िविध �ारा JK लैच के िलए अगली �े ट समीकरण (next state
equation) �ा� िकया जा सकता है।जो िन�वत है ­
Q(t � 1) JK � J.Q (t) � K. Q (t)

JK लैच के िलए अगली �े ट समीकरण (next state equation)JK लैच की सभी ��थितयो को संतु� करे गी।

4. T ��प­�ॉप के िलए अगली­�े ट तािलका

वत�मान �े ट इनपुट् अगली�े ट
(present state) (input) (next state)
Q(t) T Q(t � 1)
0 0 0
0 1 1
1 0 1
1 1 0
Q(t � 1) � � m (1, 2)

391
k­मै प सरलीकरण िविध �ारा सरल करने पर

T
Q(t)
0 1

0 0 1
1 1 0

Q(t � 1) � � m (1, 3, ) को k­मैप सरलीकरण िविध �ारा T लैच के िलए अगली �े ट समीकरण (next state
equation) �ा� िकया जा सकता है।जो िन� है ­

Q(t � 1) T � Q (t).T � Q(t).T

Q(t � 1) T � Q(t) � T

T लैच के िलए अगली �े ट समीकरण (next state equation)आउटपु ट की अगली ��थित को संतु� करे गी।

7.12 ��प­�ॉप के अतु�कािलक और तु�कािलक इनपुट (Asynchronous and Synchronous

inputs of Flip­Flop)

��प­�ॉप के डाटा को सेट और रीसेट दो �कार से िकया जा सकता है । वे िन�वत है ­

1. तु�कािलक इनपु ट (synchronous input) �ारा,

2. अतु�कािलक इनपु ट (asynchronous input) �ारा।

तु�कािलक इनपुट (synchronous inputs):

��प­�ॉप के इनपु ट SR, D, JK, और T को तु�कािलक इनपु ट (synchronous input) कहते है, �ोिक इन
इनपु ट पर डाटा �ॉक प� िट� ग�रं ग के बाद ��प­�ॉप के आउटपु ट मे �थानां त�रत होता है। आउटपु ट पर
केवल इनपु ट और �ॉक संकेत (signal) से �भाव पड़ता है ।तु�कािलक इनपु ट का आउटपु ट पर सीधा िनयं �ण
(direct control) नहीं होता है , वे केवल �ॉक प� के साथ िमलकर आउटपु ट को �भािवत कर सकते है।

अतु�कािलक इनपुट (asynchronous input):

अतु�कािलक इनपु ट (asynchronous input) वे इनपु ट है जो �ॉक प� से िबना (independent of a clock)

��प­�ॉप की आउटपु ट ��थित को बदल सकते है । अतु�कािलक इनपु ट (asynchronous input) ��प­
�ॉप के इनपु ट को ओवरराइड करते है , इसिलए इ�े ओवरराइड इनपु ट भी कहा जाता है ।

��प­�ॉप पर अतु�कािलक इनपु ट(asynchronous input) का �ॉक इनपु ट ��थित की परवाह िकए िबना
आउटपु ट पर िनयं �ण होता है । इन इनपु ट को �ीसेट (PRE) और ��यर (CLR) इनपु ट कहा जाता है । �ीसेट (PRE)
इनपु ट ��प­�ॉप को एक सेट ��थित मे ले जाता है जबिक ��यर (CLR) इनपु ट इसे रीसेट ��थित मे ले जाता है ।

392
इ�े ��� इनपु ट (direct inputs) के नाम से भी जाना जाता है , �ोिक ये इनपु ट ��प­�ॉप को उनके �ॉकड़
संचालन (clocked operation) से पहले �ारं िभक ��थित म� लाने के िलए उपयोगी होते है ।

अतु�कािलक इनपु ट, तु�कािलक इनपु ट िक तरह, सि�य –उ� या सि�य – होते है । ��प­�ॉप के
सि�य –उ� अतु�कािलक इनपु ट के फ़ं�न तािलका, लॉिजक प�रपथ आरे ख (logic diagram) और �ािफक
�तीकों को िच� 7.27 म� एवं सि�य अतु�कािलक इनपु ट को िच� 7.28 िदखाया गया ह�।

अतु�कािलक इनपुट
(Asynchronous input) िफ�­�ॉप की �ितकृया
�ीसे ट ��यर (Flip­flop response)
PRE CLR
0 0 �ॉकड़ संचालन (clocked operation)।

0 1 िफ�­�ॉप रीसेट हो जाता है । इसके बाद �ॉकड़ संचालन मे करना होता है ।

1 0 िफ�­�ॉप सेट हो जाता है । इसके बाद �ॉकड़ संचालन मे करना होता है ।

1 1 सेट और रीसेट एक साथ संभव नहीं हो सकता। इनका �योग नहीं होता है ।

(a)फ़ं�न तािलका

(b)लॉिजक आरे ख

393
 (c) �ािफक �तीक

िच� 7.27: SR ��प­�ॉप के सि�य उ� अतु�कािलक इनपुट

अतु�कािलक इनपुट
(Asynchronous input) िफ�­�ॉप की �ितकृया
�ीसे ट ��यर (Flip­flop response)
PRE CLR
0 0 सेट और रीसेट एक साथ संभव नहीं हो सकता। इनका �योग नहीं होता है ।

0 1 िफ�­�ॉप सेट हो जाता है । इसके बाद �ॉकड़ संचालन मे करना होता है ।

1 0 िफ�­�ॉप रीसेट हो जाता है । इसके बाद �ॉकड़ संचालन मे करना होता है ।

1 1 �ॉकड़ संचालन (clocked operation)।

(a) फ़ं�न तािलका

(b) लॉिजक आरे ख

394
 (c) �ािफक �तीक

िच� 7.28: SR ��प­�ॉप के सि�य िन� अतु�कािलक इनपुट

7.13 ��प­�ॉप एकीकृत प�रपथ (Flip­Flop Integrated Circuit)

��प­�ॉप एकीकृत प�रपथो (ICs) म� उपल� ह� । कुछ सबसे अिधक इ�े माल िकए जाने वाले TTL औरCMOS
िक एकीकृत प�रपथो (ICs) िन� तािलका मे ह� : ­

��प­�ॉप: Most commonly used TTL and CMOS ICs

एकीकृत प�रपथो नंबर फंकशन
(ICs number)
7470 Standard TTL Edge­triggered JK
7472 Standard TTL JK master­Slave
7473 Standard TTL Dual JK master­slave
7474 Standard TTL Dual D
7475 Standard TTL Quad latch
7476 Standard TTL Dual JK negative edge triggered master slave
74100 Standard TTL 4­bit bistable latch
74104 Standard TTL JK master­slave
74105 Standard TTL JK master­slave
74107 Standard TTL Dual JK master slave
74109 Standard TTL Dual JK positive edge triggered
74116 Standard TTL Dual 4­bit latches with clear
74175 Standard TTL Quad D flip­flop with clear
74276 Standard TTL Quad JK flip­flop
74279 LS Quad set­reset latch
74390 Standard TTL Individual clocks with flip­flops
74HC74 CMOS Dual D with set­reset
74HC73 CMOS Dual JK with reset.

395
फं�न तािलका और िपन आउट डाया�ाम

नीचे िच�ो मे िविभ� ��प­�ॉप के एकीकृत प�रपथो (ICs) के िलए फ़ं�न तािलका और िपन आरे ख (pin
diagram) बनाए गए ह� । फं�न तािलका (function table) सिक�ट संचालन (circuit operation) को िनिद� �
(specifies) करता है और िपन असाइनम�ट िपन नंबर दशा� ता है ।

1. IC 74LS279: एक चार (quad) सेट­रीसे ट लैच है । इस प�रपथ के िलए िपन आउट और फं�न तािलका
(table) िच� 7.29 म� िदए गए ह� ।

इनपुट आउटपुट िट�िणयाँ

(Comments)
S� R Q (t � 1) Q (t � 1)
1 1 Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
0 1 1 0 ��प­�ॉप सेट हो जाता है ।
1 0 0 1 ��प­�ॉप रीसेट हो जाता है।
0 0 1 1 अमा� आउटपु ट (invalid output)।
S� : latches with double S inputs

(a) फ़ं�न तािलका (table)

(b) िपन आरे ख (pin diagram)

िच� 7.29: IC 74LS 279 से ट­रीसे ट

396
2. IC 7474: मे दो, D ��प­�ॉप है । इस प�रपथ के िलए फ़ं�न तािलका (function table) और िपन आउट
का िच� 7.30 म� है ।

इनपुट आउटपुट िट�िणयाँ

(Comments)
PRE CLR CLK D Q (t � 1) Q (t � 1)
0 1 X X 1 0 ��प­�ॉप सेट हो जाता है । ।
1 0 X X 0 1 ��प­�ॉप रीसेट हो जाता है। ।
0 0 X X 1 1 ��प­�ॉप सेट हो जाता है ।
1 1 � 1 1 0 अमा� आउटपु ट (invalid output)
1 1 � 0 0 1 ��प­�ॉप रीसेट हो जाता है ।
1 1 0 X Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता है ।
(a) फ़ं�न तािलका (function table)

(b) िपन आरे ख (pin diagram)

िच� 7.30: IC 7474 दो, D ��प­�ॉप

3. IC7473: मे दो, JK ��प­�ॉप है । इस प�रपथ के िलए फं�न तािलका ( function table) और िपन
आउट िच� 7.31 म� िदए गए ह� ।

इनपुट आउटपुट िट�िणयाँ

(Comments)
CLR CLK J K Q (t � 1) Q (t � 1)
0 X X X 0 1 ��प­�ॉप रीसेट हो जाता है ।
1 � 0 0 Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता है ।

397
 �मश:

इनपुट आउटपुट िट�िणयाँ

CLR CLK J K Q (t � 1) Q (t � 1) (Comments)
1 � 1 0 1 0 ��प­�ॉप सेट हो जाता है।
1 � 0 1 0 1 ��प­�ॉप रीसेट हो जाता है।
1 � 1 1 Q (t ) Q (t) ��प­�ॉप टॉगल हो जाता है।
(a) फ़ं�न तािलका

(b) िपन आरे ख

िच� 7.31: IC 7473 दो, JK ��प­�ॉप

4. IC7476: मे ,दो JK ��प­�ॉप �ीसेट/ ��यर इनपु ट के साथ है ।इस प�रपथ के िलए फं�न तािलका
(function table) और िपन आउट िच� 7.32 म� िदए गए ह� ।

इनपुट आउटपुट िट�िणयाँ

(Comments)
PRE CLR CLK J K Q (t � 1) Q (t � 1)
0 1 X X X 1 0 ��प­�ॉप सेट हो जाता है।
1 0 X X X 0 1 ��प­�ॉप रीसेट हो जाता है।
0 0 X X X 1 1 अमा� आउटपुट / दौड़ की ��थित।
(invalid output/race condition)
1 1 � 0 0 Q (t) Q (t ) ��प­�ॉप मे कोई प�रवत�न नहीं होता।
1 1 � 1 0 1 0 ��प­�ॉप सेट हो जाता है।
1 1 � 0 1 0 1 ��प­�ॉप रीसेट हो जाता है।
1 1 � 1 1 Q (t ) Q (t) ��प­�ॉप टॉगल हो जाता है।
(a) फं�न तािलका

398
 (b) िपन डाया�ाम

िच� 7.32: IC7476 दो, JK नेगेिटव एज िट� गर मा�र �ेव

7.14 ��प­�ॉप का �पांतरण (Conversion of Flip­Flop):

एक ��प­�ॉप को दू सरे ��प­�ॉप मे िन�वत बदला जा सकता है ।

िदया गया ��प­�ॉप (given flip­flop) वांिछत ��प­�ॉप (required flip­flop)

अगली­�े ट तािलका बनाए (next state table) उ�ेजना तािलका (excitation table)

1. वां िछत ��प­�ॉप (required flip­flop) के िलए अगली­�े ट तािलका बनाए। िजसे ��प­�ॉप
की फं�न तािलका (function table) की सहायता से बनाते है ।

2. वत�मान �े ट और अगले �े ट के ��ेक संयोजन के िलए िदये गए ��प­�ॉप के उ�ेजना तािलका

(excitation table) से इनपु ट भरे ।

3. िदये गए ��प­�ॉप के इनपु ट को k­मैप की सहायता से सरलीकृत अिभ��� (simplified

expressions) �ा� कर� ।

399
 4. िदये गए ��प­�ॉप और आव�क लॉिजक गे ट्स का उपयोग करके सरलीकृत अिभ���यों
(simplified expressions) के अनुसार वां ि�त (given) ��प­�ॉप का लॉिजक डाया�ाम बनाए।

तािलका 7.2: चारो ��प­�ॉप की फ़ं�न तािलका

इनपुट्स अगली�े ट इनपुट्स अगली�े ट इनपुट् अगली�े ट इनपुट् अगली�े ट

(inputs) (next state) (inputs) (next state) (input) (next state) (input) (next state)

S R Q (t � 1) J K Q (t � 1) D Q (t � 1) T Q (t � 1)
0 0 Q(t) 0 0 Q(t) 0 0 0 Q(t)
0 1 0 0 1 0 1 1 1 Q(t)
1 0 1 1 0 1
1 1 Invalid 1 1 Q(t)
Q(t) वत�मान �े ट (presen tstate)

तािलका 7.3: SR और JK की अिभल�ण तािलका (characteristic table) / अगली­�े ट तािलका

वत�मान �े ट इनपुट्स अगली�े ट वत�मान �े ट इनपुट्स अगली�े ट
(present state) (inputs) (next state) (present state) (inputs) (next state)
Q(t) S R Q (t � 1) Q(t) J K Q (t � 1)
0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0
0 1 0 1 0 1 0 1
0 1 1 X 0 1 1 1
1 0 0 1 1 0 0 1
1 0 1 0 1 0 1 0
1 1 0 1 1 1 0 1
1 1 1 X 1 1 1 0

तािलका 7.4: D और T की अिभल�ण तािलका (characteristic table) / अगली­�े ट तािलका

वत�मान �े ट इनपुट् अगली�े ट वत�मान �े ट इनपुट् अगली�े ट
(present state) (input) (next state) (present state) (input) (next state)
Q(t) D Q (t � 1) Q(t) T Q (t � 1)
0 0 0 0 0 0
0 1 1 0 1 1
1 0 0 1 0 1
1 1 1 1 1 0
400
 तािलका 7.5: उ�ेजना तािलका (excitation table)
वत�मान �े ट अगली�े ट इनपुट्स इनपुट्स इनपुट् इनपुट्
(present state) (next state) (inputs) (inputs) (input) (input)
Q(t) Q (t � 1) S R J K D T
0 0 0 X 0 X 0 0
0 1 1 0 1 X 1 1
1 0 0 1 X 1 0 1
1 1 x 0 x 0 1 0

SR ��प­�ॉप से अ� ��प­�ॉप के तीन संभािवत �पां तरण िन�िल�खत ह� ।

i. SR ��प­�ॉप से D ��प­�ॉप
ii. SR ��प­�ॉप से JK ��प­�ॉप
iii. SR ��प­�ॉप से T ��प­�ॉप

1. SR ��प­�ॉप से D ��प­�ॉप

यहाँ SR ��प­�ॉप (given) है , िजसकी सहायता से हमे वां िछत D ��प­�ॉप (required) बनाना है। इसिलए,
हम D ��प­�ॉप की अिभल�ण तािलका (characteristic table)और SR ��प­�ॉप की उ�ेजना तािलका
(excitation table) को बनाते है।

D ��प­�ॉप की अिभल�ण तािलका SR ��प­�ॉप की उ�ेजना तािलका

(characteristic table of required FF) (excitation table for given FF)
वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के इनपुट्स
(present state) (input) (next state)
Q(t) D Q (t � 1) S R
0 0 0 0 x
0 1 1 1 0
1 0 0 0 1
1 1 1 x 0

उपरो� तािलका से िदये गये ��प­�ॉप के इनपु ट्स (S और R) के िलए िमनतेम� (minterm) िलखते है ।

S=m2+d3 , S � � m (2) � d(3)

R=m1+d0, R � � m (1) � d(0)
दो चर के k­मैप की सहायता से S और R की बू िलयन अिभ��� (expression) �ा� करते है।

401
 D
0 1
Q(t)
0 0 1

1 0 x

S �D

इसी �कार R इनपुट के िलए

D
Q(t)
0 1

0 x 1
1 0
R �D

SR ��प­�ॉप को D ��प­�ॉप म� बदलने का प�रपथ आरे ख िच� 7.33 है ।

िच� 7.33: S R ��प­�ॉप का उपयोग करते �ए D ��प­�ॉप।

SR ��प­�ॉप को D ��प म� S और R का मान रखकर प�रवित�त करते है । िच� 7.33 मे SR ��प­�ॉप को D

��प­�ॉप मे प�रवित�त के िलए लॉिजक आरे ख (logic diagram) है । िफर SR ��प­�ॉप की अगली �े ट
समीकरण (next state equation) मे S � D और R � D रखने पर D ��प­�ॉप की अगली �े ट समीकरण
(next state equation) �ा� की जा सकती है ।

2. SR ��प­�ॉप से JK ��प­�ॉप

यहाँ िदया गया (given) ��प­�ॉप SR है , िजसकी सहायता से हमे वां िछत (desired) JK ��प­�ॉप बनाना है ।
इसिलए, हम JK ��प­�ॉप की अिभल�ण तािलका (characteristic table) और SR ��प­�ॉप की उ�ेजना
तािलका (excitation table) को बनाते है ।

402
 JK ��प­�ॉप की अिभल�ण तािलका
SR ��प­�ॉप की उ�ेजना तािलका
(characteristic table of required FF)
वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के इनपुट्स
(present state) (input) (next state)
Q(t) J K Q (t � 1) S R
0 0 0 0 0 x
0 0 1 0 0 x
0 1 0 1 1 0
0 1 1 1 1 0
1 0 0 1 x 0
1 0 1 0 0 1
1 1 0 1 x 0
1 1 1 0 0 1

उपरो� तािलका से िदये गये ��प­�ॉप के इनपु ट्स (Sऔर R) के िलए िमनतेम� (minterm) िलखते है ।

S=m2+m3+d4+d6 , S � � m (2, 3) � d(4,6)

R=m5+m7+ d0+d1 , R � � m (5,7) � d(0,1)
ितन चर के k­मैप की सहायता से S और R की बूिलयन अिभ��� (expression) �ा� करते है ।

JK
00 01 11 10
Q(t)
0 0 0 1 1
1 x 0 0 x
S � Q(t).J

इसी �कार R इनपुट के िलए

JK
Q(t)
00 01 11 10

0 x x 0 0
1 1 1 0
R � Q(t).K

403
 िच� 7.34: SR ��प­�ॉप का उपयोग करते �ए JK ��प­�ॉप

SR ��प­�ॉप को JK ��प �ॉप म� S और R का मान रखकर प�रवित�त करते है । िच� 7.34 मे SR ��प­
�ॉप को JK ��प­�ॉप मे प�रवित�त कर लॉिजक आरे ख (logic diagram) बनाया गया है । िफर SR ��प­
�ॉप की अगली�े ट समीकरण (next state equation) मे S � Q(t).J और R � Q(t).K रखने पर JK ��प­
�ॉपकी अगली �े ट समीकरण (next state equation) �ा� हो जाती है ।

��S � Q (t). R �� ��Q (t). J � Q (t) . [Q (t). K ]��

Q(t � 1) SR � � ��� �
��SR � 0 �� ��SR � 0 ��

Q (t � 1) SR � Q (t). J � Q (t) [Q (t). K] � Q (t). J � Q (t).[Q (t) � K] � Q(t ). J � Q (t ). K

JK

3. SR ��प­�ॉप से T ��प­�ॉप

यहाँ िदया गया ��प­�ॉप SR ��प­�ॉप है और वां ि�त T ��प­�ॉप है । इसिलए, T ��प­�ॉप की
अिभल�ण तािलका (characteristic table) बनाए।

वत�मान �े ट इनपुट् अगली�े ट

(present state) (input) (next state)
Q(t) T Q (t � 1)
0 0 0
0 1 1
1 0 1
1 1 0

िदया गया ��प­�ॉप SR ��प­�ॉप की उ�ेजना तािलका (excitation table) को बनाते है।

404
 वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­
(present state) (input) (next state) �ॉप के इनपुट्स
Q(t) T Q (t � 1) S R
0 0 0 0 x
0 1 1 1 0
1 0 1 x 0
1 1 0 0 1

उपरो� तािलका से िदये गये ��प­�ॉप के इनपु ट्स (S और R) के िलए िमनतेम� (minterm) िलखते है ।

S=m1+d2 , S � � m (1) � d(2)

R=m3+d0, R � � m (3) � d(0)

2 चर के k­मै प की सहायता से S और R की बू िलयन अिभ��� �ा� करते है ।

T
0 1
Q(t)
0 x 1
1 0
S � Q(t).T

इसी �कार R इनपुट के िलए

T
Q(t)
0 1

0 x 0
1 0 1
R � Q (t ).T

िच� 7.35: S R ��प­�ॉप का उपयोग करते �ए T ��प­�ॉप

405
SR ��प­�ॉप को T ��प­�ॉप म� S और R का मान दे कर T ��प­�ॉप म� प�रवित�त िकया गया है । िच�
7.35 मे SR ��प­�ॉप को D ��प­�ॉप मे प�रवित�त के िलए लॉिजक आरे ख (logic diagram) है । िफर SR
��प­�ॉप की अगली �े ट समीकरण (next state equation) मे S � Q (t). T और R � Q (t). T रखने पर T
��प­�ॉप की अगली �े ट समीकरण (next state equation) �ा� हो जाती है, जो इस �कार है ­

��S � Q (t). R �� ��Q (t). T � Q (t) . [Q (t). T]��

Q(t � 1) SR � � ��� �
��SR � 0 �� ��SR � 0 ��

Q (t � 1) SR � Q (t). T � Q (t) [Q (t). T] � Q (t). T � Q (t).[Q (t) � T] � Q(t ). T � Q (t ). T � Q(t ) � T T

इसी �कार D ��प­�ॉप से अ� ��प­�ॉप मे �पां तरण करते ह�।

a. D ��प­�ॉप से SR ��प­�ॉप
b. D ��प­�ॉप से JK ��प­�ॉप
c. D ��प­�ॉप से T ��प­�ॉप

4. D ��प – �ॉप से S R ��प­�ॉप

�पांतरण तािलका

वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के

(present state) (input) (next state) इनपुट्स
Q(t) S R Q (t � 1) D
0 0 0 0 0
0 0 1 0 0
0 1 0 1 1
0 1 1 X X
1 0 0 1 1
1 0 1 0 0
1 1 0 1 1
1 1 1 X X

उपरो� �पां तरण तािलका से, D इनपु ट के िलए बू िलयन अिभ���यों का k­मैप सरलीकरण िन� है:

D =S+R
� Q(t)

D ��प­�ॉप को SR ��प­�ॉप म� D का मान रखकर SR ��प­�ॉप म� प�रवित�त करते है । िच� 7.36 SR

��प­�ॉप से प�रवित�त D ��प­�ॉप के िलए लॉिजक आरे ख (logic diagram) है । D ��प­�ॉप के िलए
अगली �े ट समीकरण SR ��प­�ॉप के िलए अगली �े ट समीकरण बन जाएगा।

406
 Q (t � 1) D � D � S_Q(t)R � Q(t � 1) SR

िच� 7.36: D ��प­�ॉप का उपयोग करते �ए SR ��प­�ॉप।

5. D ��प­�ॉप से JK ��प­�ॉप

�पांतरण तािलका

वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के

(present state) (input) (next state) इनपुट्स
Q(t) J K Q (t � 1) D
0 0 0 0 0
0 0 1 0 0
0 1 0 1 1
0 1 1 1 1
1 0 0 1 1
1 0 1 0 0
1 1 0 1 1
1 1 1 0 0

उपरो� �पां तरण तािलका से, D इनपु ट के िलए बू िलयन अिभ���यों का k­मैप सरलीकरण िन� है :

D= Q
� J + QK
�

D ��प­�ॉप म� D का मान रखकर JK ��प­�ॉप म� प�रवित�त करते है । िच� 7.37 D ��प­�ॉप से JK

��प­�ॉप प�रवित�त के िलए लॉिजकआरे ख (logic diagram) है । D ��प­�ॉप के िलए अगली �े ट
समीकरण JK ��प­�ॉप के िलए अगली �े ट समीकरण बन जाएगा:

Q (t � 1) D � D � Q (t). J � Q (t).K � Q (t � 1) JK

407
 िच� 7.37: D ��प­�ॉप का उपयोग करके JK ��प­�ॉप.

6. D ��प­�ॉप से T ��प­�ॉप

�पांतरण तािलका

वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप

(present state) (input) (next state) के इनपुट्स
Q(t) T Q (t � 1) D
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 0

उपरो� �पां तरण तािलका से, D इनपु ट के िलए बू िलयन अिभ���यों , k­मैप सरलीकरण �ारा

D =Q
� T + QT
�

D ��प­�ॉप म� D का मान रखकर T ��प­�ॉप म� प�रवित�त करते है । िच� 7.38 मे D ��प­�ॉप से

प�रवित�त T ��प­�ॉप मे प�रवत�न के िलए लॉिजक आरे ख (logic diagram) है । D ��प­�ॉप के िलए अगली
�े ट समीकरण मे D का मान रखने पर T ��प­�ॉप के िलए अगली �े ट समीकरण �ा� हो जाती है ।

Q (t � 1) D � D � Q (t). T � Q (t).T � Q(t � 1) T

408
 िच� 7.38: D ��प­�ॉप का उपयोग करके T ��प­�ॉप

JK ��प­�ॉप से अ� ��प­�ॉप के तीन संभािवत �पां तरण िन�िल�खत ह� ।

a. JK ��प­�ॉप से SR ��प­�ॉप
b. JK ��प­�ॉप से D ��प­�ॉप
c. JK ��प­�ॉप से T ��प­�ॉप

7. JK ��प­�ॉप से SR ��प­�ॉप

�पांतरण तािलका

वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के

(present state) (input) (next state) इनपुट्स
Q(t) S R Q (t � 1) J K
0 0 0 0 0 X
0 0 1 0 0 X
0 1 0 1 1 X
0 1 1 X X X
1 0 0 1 X 0
1 0 1 0 X 1
1 1 0 1 X 0
1 1 1 X X X

उपरो� �पां तरण तािलका से, J और K इनपु ट के िलए बू िलयन अिभ���यों का k­मैप सरलीकरण िन� ह� :

J = S, K = R

SR ��प म� J और K का मान रखकर SR ��प­�ॉप म� प�रवित�त िकया जा सकता है । िच� 7.39 मे SR ��प­
�ॉप को JK ��प­�ॉप मे प�रवित�त के िलए लॉिजक आरे ख (logic diagram) बनाया गया है । JK ��प­�ॉप
के िलए अगली �े ट समीकरण मे S और के मान रखने पर SR ��प­�ॉप के िलए अगली �े ट समीकरण �ा� हो
जाती है ।

409
 Q (t � 1) JK � Q (t). J � Q (t).K � Q (t). S � Q (t).R � Q . S � Q (S � 1).R � Q . S � Q.R.S � Q.R

Q (t � 1) JK � Q . S � Q.R.S � Q.R � Q.R.S RS=0

Q (t � 1) JK � Q . S � Q.R � Q.S(R � R ) � Q . S � Q.R � Q.S � Q . S � Q.S � Q.R � S(Q � Q) � Q.R

Q (t � 1) JK � S � Q.R � Q(t � 1) SR

िच� 7.39: JK ��प­�ॉप का उपयोग करते �ए S R ��प­�ॉप..

8. JK ��प­�ॉप से D ��प­�ॉप

�पांतरण तािलका

वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के

(present state) (input) (next state) इनपुट्स
Q(t) D Q (t � 1) J K
0 0 0 0 X
0 1 1 1 X
1 0 0 X 1
1 1 1 X 0

उपरो� �पां तरण तािलका से, J और K इनपु ट के िलए बू िलयन अिभ���यों के k­मैप सरलीकरण िन�वत ह� ­

J = D, K = D
�

JK ��प­�ॉप म� J और K का मान दे कर D ��प­�ॉप म� प�रवित�त करते है । िच� 7.40 मे JK ��प­�ॉप से

D ��प­�ॉप मे बदलने के िलए लॉिजक आरे ख (logic diagram) है । JK ��प­�ॉप के िलए अगली �े ट
समीकरण मे J और K का मान रखकर D ��प­�ॉप के िलए अगली �े ट समीकरण आ जाती है ।

Q (t � 1) JK � Q (t). J � Q (t).K � Q (t). D � Q (t).D � Q(t � 1) D

410
 िच� 7.40: D ��प­�ॉप JK ��प­�ॉप से

9. JK ��प­�ॉप से T ��प­�ॉप

�पांतरण तािलका
वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के
(present state) (input) (next state) इनपुट्स
Q(t) T Q (t � 1) J K
0 0 0 0 X
0 1 1 1 X
1 0 1 X 0
1 1 0 X 1

उपरो� �पां तरण तािलका से, J और K इनपु ट के िलए बू िलयन अिभ���यों के k­मैप सरलीकरण िन� ह� ­

J = T, K = T

JK ��प­�ॉपको T ��प �ॉप म� J और K का मान रखकर T ��प­�ॉप म� प�रवित�त करते है । िच� 7.41 मे
JK ��प­�ॉप से T ��प­�ॉप मे प�रवित�त के िलए लॉिजक आरे ख (logic diagram) है । JK ��प­�ॉप के
िलए अगली �े ट समीकरण मे J और K का मान रखकर T ��प­�ॉप के िलए अगली �े ट समीकरण �ा� हो
जाती है ।

Q (t � 1) JK � Q (t). J � Q (t). K. � Q (t). T � Q (t). T � T � Q � Q(t � 1) T

िच� 7.41: JK ��प­�ॉप का उपयोग करके T ��प­�ॉप

411
T ��प­�ॉप से अ� ��प­�ॉप के तीन संभािवत �पांतरण िन�िल�खत ह�।

a. T ��प­�ॉप से SR ��प­�ॉप
b. T ��प­�ॉप से D ��प­�ॉप
c. T ��प­�ॉप से JK ��प­�ॉप

10. T ��प­�ॉप से SR ��प­�ॉप

�पांतरण तािलका

वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के

(present state) (input) (next state) इनपुट्स
Q(t) S R Q (t � 1) T
0 0 0 0 0
0 0 1 0 0
0 1 0 1 1
0 1 1 X X
1 0 0 1 0
1 0 1 0 1
1 1 0 1 0
1 1 1 X X

उपरो� �पां तरण तािलका से, T इनपु ट के िलए बू िलयन अिभ���यों का k­मैप सरलीकरण िन� है ­

T=Q
� S + QR

T ��प­�ॉप म� T का मान रखकर S R ��प­�ॉप म� प�रवित�त िकया जाता है । िच� 7.42 मे T ��प­�ॉप से
SR ��प­�ॉप मे प�रवित�त के िलए लॉिजक आरे ख (logic diagram) है । T ��प­�ॉप के िलए अगली �े ट
समीकरण मे T का मान रखकर SR ��प­�ॉप के िलए अगली �े ट समीकरण �ा� हो जाती है ।

Q (t � 1) T � Q � T � Q.T � Q.T � Q.(Q.S � Q.R) � Q.(Q.S � Q.R)

Q (t � 1) T � Q.S � Q (Q � S ).(Q � R ) � Q.S � (Q � Q.S ).(Q � R )

Q (t � 1) T � Q.S � Q.R � Q.S R � Q.S � Q.R � Q.S R � Q.S .R SR=0

Q (t � 1) T � Q.S (1 � R ) � Q.R(1 � S ) � Q.S � Q.R( S � 1)

Q (t � 1) T � Q.S � Q.R � QS � S � Q.R � Q (t � 1) SR

412
 िच� 7.42: T ��प­�ॉप का उपयोग करते �ए SR ��प­�ॉप

11. T ��प­�ॉप से D ��प­�ॉप

�पांतरण तािलका
वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप
(present state) (input) (next state) के इनपुट्स
Q(t) D Q (t � 1) T
0 0 0 0
0 1 1 1
1 0 0 1
1 1 1 0

उपरो� �पां तरण तािलका से, T इनपु ट के िलए बू िलयन अिभ��� का k­मैप सरलीकरण िन� है ­

T=Q � = Q⊕ D
� D + QD

T ��प­�ॉप को D ��प­�ॉप म� T का मान रखकर D ��प­�ॉप म� प�रवित�त िकया जाता है । िच� 7.43 मे
T ��प­�ॉप से प�रवित�त D ��प­�ॉप के िलए लॉिजक (logic diagram) है। T ��प­�ॉप के िलए अगली
�े ट समीकरण मे T का मान रखने पर D ��प­�ॉप के िलएअगली �े ट समीकरण �ा� हो जाती है ।

Q (t � 1) T � Q � T � Q � (Q � D) � 0 � D � D � Q(t � 1) D

िच� 7.43: T ��प­�ॉप का उपयोग करते �ए D ��प­�ॉप

413
 12. T ��प­�ॉप से JK ��प­�ॉप

�पांतरण तािलका
वत�मान �े ट इनपुट् अगली�े ट िदये गये ��प­�ॉप के
(present state) (input) (next state) इनपुट्स
Q(t) J K Q (t � 1) T
0 0 0 0 0
0 0 1 0 0
0 1 0 1 1
0 1 1 1 1
1 0 0 1 0
1 0 1 0 1
1 1 0 1 0
1 1 1 0 1

उपरो� �पां तरण तािलका से, T इनपु ट के िलए बू िलयन अिभ��� का k­मैप सरलीकरण िन�वत है ­

T=Q
� J + QK,

T ��प­�ॉप को JK ��प­�ॉप म� T का मान रखकर JK ��प­�ॉप म� प�रवित�त िकया जाता है । िच� 7.44
मे T ��प­�ॉप से JK ��प­�ॉप मे प�रवित�त के िलए लॉिजक आरे ख (logic diagram) बनाया है । T ��प­
�ॉप के िलएअगली �े ट समीकरण मे T का मान रखने पर JK ��प­�ॉप के िलए अगली �े ट समीकरण बन
जाती है ।

Q (t � 1) T � Q(t ) � T T
� Q(t ) � (Q(t ).J � Q(t ) K ) � Q(t ){(Q(t ).J � Q(t ).K )} � Q(t ).{(Q(t ).J � Q(t ).K }

Q (t � 1) T � Q..J � Q(Q.J .QK ) � Q.J � {(Q � J ).(Q � K )}

Q (t � 1) T � Q.J � Q.K � Q.J.K � Q.J � Q.K (1 � J.) � Q.J � Q.K ) � Q (t � 1) JK

िच� 7.44: T ��प­�ॉप का उपयोग करते �ए JK ��प­�ॉप।

414
7.15 ��प­�ॉप की मह�पूण� िविश�ताओ (Important Specifications of Flip­Flops)

��प­�ॉप एकीकृत प�रपथो (ICs) के िनमा� ता कई मह�पूण� िविश�ताओ के पै रामीटर िनिद� � करते है ,जैसे:

1. वो�े ज आपू ित� (supply voltage)

2. संचािलत धारा (operating current)
3. �सार िवलंब (propagation delay)
4. श�� का अप�य (power dissipation)
5. �र की आउटपु ट धारा (low level output current)
6. उ� �रीय आउटपु ट धारा (high level output current)
7. सेट­अप समय (set­up time)
8. हो� –अप समय (hold­up time)
9. उ�तम �ॉक आवृित (maximum clock frequency)
10. अतु�कािलक सि�य प� चौड़ाई (asynchronous active pulse width)
11. �ॉक उ� प� समय और (low) प� समय (clock high pulse and low pulse time)
12. िट� गर �कार (trigger type)
13. आउटपु ट िवशेषताओ (output characteristics)

मह�पू ण� िविश�ताओ का संि�� िववरण िन�वत है ­

1. वो�े ज आपूित� (supply voltage)

आपू ित� वो�े ज ­5 वो� से +5 वो� तक होती है ।

2. सं चािलत धारा (operating current)

संचािलत धारा सि�य संचालन के िलए आव�क �ूनतम धारा होती है ।
3. �सार िवलंब (Propagation delay)

�सार िवलंब एक इनपु ट संकेत के अनु�योग और संब��त आउटपु ट की घटना के बीच का समय अं तराल है ।
पहले ��प­�ॉप के आउटपु ट को दू सरे ��प­�ॉप के इनपु ट तक जाने मे िजतना समय लगता है , वह
�सार िवलंब कहलाता है। �सार मे िजतना अिधक िवलंब होगा, �ॉक उतनी ही धीमी गित से चलने मे स�म
होगी।

4. श�� का अप�य (power dissipation)

श�� अप�य, उपकरण की कुल िबजली खपत है , िजसे आमतौर पर वॉट या िमली वॉट से �� करते है ।

5. �र का आउटपुट धारा (low level output current:sink)

–�रीय आउटपु ट धारा (IOL) वह आउटपु ट धारा है , िजससे गे ट्स िसंक करते है ।

6. उ� �रीय आउटपुट धारा (high level output current: source)

415
 उ� –�रीय आउटपु ट धारा (IOH) वह आउटपु ट धारा है , जो एक गे ट के �ोत को लोड करता है ।

7. से ट­अप समय (set­up time)

सेट­अप समय �ॉक के सि�य इनपु ट िकनारे (active input edge) से पहले डाटा को ��थर रखने के िलए
आव�क �ूनतम समय है ।

8. हो� –अप समय (Hold­up time)

हो�­टाइम वह �ूनतम समय है जो �ॉक के सि�य इनपु ट िकनारे (active input edge) के बाद डाटा को
��थर रखने के िलए आव�क है ।

9. उ�तम �ॉक आवृित (maximum clock frequency)

उ�तम �ॉिकंग आवृित fmax(maximum clocking frequency) हट्� ज (Hz) मे उ�तम दर है , िजस पर
��प­�ॉप को मजबू ती से िट� गर िकया जा सकता है ।
10. अतु�कािलक सि�य प� चौड़ाई (asynchronous active pulse width)

��प­�ॉप पर एिसं�ोनस इनपु ट का �ॉक इनपु ट ��थित की परवाह िकए िबना आउटपु ट पर िनयं �ण होता
है । इन इनपु ट को �ीसेट (PRE) और ��यर (CLR) कहा जाता है । �ीसेट इनपु ट ��प­�ॉप को एक सेट

��थित म� ले जाता है , जबिक ��यर इनपु ट इसे रीसेट ��थित म� ले जाता है ।

11. �ॉक उ� प� समय और िन� प� समय (Clock high pulse and low pulse time)

घड़ी संचालन को िनयं ि�त करने के िलए उपकरण �ारा उ�� एक टाइिमंग प� है । D ��प­�ॉप का
उपयोग डाटा को पू व� िनधा� �रत समय पर सं�हीत करने और आव�कता होने तक रखने के िलए िकया जाता
है । इस प�रपथ को कभी­कभी िवलंब ��प­�ॉप भी कहा जाता है । दू सरे श�ों म�, आउटपु ट म� िदखने से
पहले डाटा इनपु ट म� एक �ॉक प� तक की दे री होती है ।

12. िट� गर �कार (trigger type)

पॉिज़िटव­एज, नेगेिटव एज और मा�र­�े व िट� गर उपल� होते ह�।
13. आउटपुट िवशेषताओ (output characteristics)

आउटपु ट िवशेषताओ (output characteristics) के संदभ� मे , ��प­�ॉप तीन­�े ट, ओपन­�े�र और

पू रक आउटपु ट के साथ उपल� है । आउटपु ट स�म (OE) इनपु ट मे आउटपु ट के िलए एक स�म(enable)

िपन होती है ।

416
 हल की गई सम�ाए (Solved problems)

1. JK ��प­�ॉप को एक D ��प­�ॉप,एक 2 x 1 MUX, और एक NAND गेट की सहायता से

बनाए ?

उ�र
JK ��प­�ॉप की अगली �े ट समीकरण:
Q (t � 1) JK � Q (t). J � Q (t). K ,

D ��प­�ॉप की अगली �े ट समीकरण:

Q (t � 1) D � D ।

2 x 1 MUX के आउटपु ट से Q (t). J � Q (t). K �ंजक को D ��प­�ॉप के इनपु ट मे िच� 1 के अनुसार

जोड़कर JK ��प­�ॉप बनाया जा सकता है ।

िच� 1: JK ��प­�ॉप D ��प­�ॉप, 2 x 1 MUX, और NAND गेट की सहायता से

2. िच� 2 मे बना ��प­�ॉप िकस ��प­�ॉप की तरह काय� करे गा ?

िच� 2
417
 उ�र: X = T ��प­�ॉप
i. SR ��प­�ॉप की अगली �े ट समीकरण मे उपरो� िच� 2 से S और R का मान रखने पर :
��S � Q (t). R �� ��( X � Q) � Q (t) . ( X � Q) ��
Q(t � 1) SR � � ��� � � ( X � Q) � Q(t � 1) T
��SR � 0 �� ��( X � Q).( X � Q) � 0 ��

ii. अगली �े ट तािलका की सहायता से भी िकया जा सकता है , जो िन�वत है ­

पहले Ex­OR गे ट के इनपु ट X और वत�मान ��थित Q(t) की सं�ा को बाइनरी �म मे िलखते है ,
इन ��थितयो मे ��प­�ॉप के इनपु ट S और R को भी �ा� करते है। अं त मे ��प­�ॉप की
अगली �े ट �ा� करते है , इस अगली �े ट की तुलना अ� ��प �ॉप से कर इस ��प­�ॉप
को पहचान लेते है । यहाँ अगली �े ट ‘Tʼ ��प­�ॉप की है ।

EX­OR गेट इनपुट ��प­�ॉप इनपुट

अगली �े ट
इनपुट वत�मान ��थित
S � X � Q(t) R�S
X Q(t) Q(t+1)
0 0 0 1 0
0 1 1 0 1
1 0 1 0 1
1 1 0 1 0

3. JK ��प­�ॉप की सहायता से अनु�िमक लॉिजक आरे ख (sequential logic diagram)बनाइये

िजसकी अगली �े ट समीकरण िन�वत है ?

A(t � 1) � X . A.B � Y . A.B � X .Y

B(t � 1) � X . A.C � Y .B.C
C(t � 1) � X .B � Y . A.B

उ�र
JK ��प­�ॉप की अगली �े ट समीकरण:
Q (t � 1) JK � Q (t). J � Q (t). K ,

यहाँ तीन JK ��प­�ॉप A, B, और C �योग िकए गए है , इनकी अगली �े ट समीकरण इस

�कार िलख सकते है ­
A(t � 1) � A.J A � A.K A
B(t � 1) � B.J B � B.K B
C(t � 1) � C.J C � C.K C

418
 उपरो� िदये गए समीकरणों को िन� �कार से िलखना होगा ­
A(t � 1) � X.A.B � Y.A.B � X.Y(A � A ) � X.A.B � Y.A.B � X.Y.A � X .Y A

A(t � 1) � A (Y..B � X.Y) � A(X.B � X.Y)

A(t � 1) � A (Y..B � X.Y) � A(X.B � X.Y) को A(t � 1) � A.J A � A.K A से तुलना करने पर
J A � Y..B � X.Y और K A � X.B � X.Y, K A � X.B � X.Y � X.B.X.Y � (X � .B).(X � Y)
इसी �कार B, और C ��प­�ॉप के इनपु ट को �ा� करते है , जो िन�वत है ­
J B � X.A.C और K B � X.A.C � Y.C,

K B � X.A.C � Y.C � (X.A.C). Y.C � (X � .A � C ).(Y � C )

J C � X.B � Y.A.B और K C � X.B � Y.A.B ,

K C � X.B � Y.A.B � (X.B).(Y.A.B) � ( X � .B).(Y � A � B)

उपरो� का अनु�िमक लॉिजक आरे ख िच� 3 मे बनाया गया है ।

िच� 3
4. JK ��प­�ॉप का आउटपुट तरं ग (output wave form) िच� 4 मे िदये गए J और K इनपुट के
िलए बनाइये , यिद ��प­�ॉप �ॉक सकारा�क बढ़त िट� ग�रं ग (positive edge triggering) हो।

िच� 4
उ�र
िच� 5 मे JK ��प­�ॉप का आउटपु ट तरं ग (output waveform) िच� 4 मे िदये गए JK इनपु ट और
सकारा�क बढ़त िट� ग�रं ग (positive edge triggering) �ॉक के अनुसार बनाया गया है ।

419
 िच� 5

5. T ��प­�ॉप का आउटपुट तरं ग (output waveform) िच� 6 मे िदये गए T इनपुट के िलए

बनाइये , यिद ��प­�ॉप नकारा�क बढ़त िट� ग�रं ग (negative edge triggering) हो।

िच� 6
उ�र
िच� 7 मे T ��प­�ॉप का आउटपु ट तरं ग (output wave form) िच� 6 मे िदये गए T इनपु ट और
नकारा�क बढ़त िट� ग�रं ग (negative edge triggering) �ॉक के अनुसार बनाया गया है ।

िच� 7

420
6. एक अनु�िमक प�रपथ (sequential circuit) िजसमे दो D ��प­�ॉप ‘Aʼ और ‘Bʼ, दो इनपुट ‘Xʼ
और ‘Yʼ, और एक आउटपुट ‘Zʼ को िन�िल�खत अगली अव�था समीकरण (next state equation)
और आउटपुट समीकरण �ारा �दिश�त िकया गया है­
A(t � 1) � X .Y. � X.B
B(t � 1) � X .A. � X.B
Z=B
i. अनु�िमक प�रपथ के िलए अव�था तािलका (state table)बनाए ।
ii. सं ब��त का अव�था आरे ख (state diagram) बनाए।

उ�र

i. अनु�िमक प�रपथ मे अगली अव�था समीकरण (next state equation) और आउटपु ट

समीकरण A(t � 1) � X .Y. � X.B , B(t � 1) � X .A. � X.B , और Z=B की सहायता से अव�था
तािलका (state table) िन� �कार बनाते है ­
इनपुट्स आउटपुटस
वत�मान अव�था ��प­�ॉप अगली अव�था
आउटपुट
P.S इनपुट N.S
A(t) B(t) X Y A(t+1) B(t+1) Z
0 0 0 0 0 0 0
0 0 0 1 1 0 0
0 0 1 0 0 0 0
0 0 1 1 0 0 0
0 1 0 0 0 1 1
0 1 0 1 1 1 1
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 0 0 0
1 0 0 1 1 0 0
1 0 1 0 1 1 0
1 0 1 1 1 1 0
1 1 0 0 0 1 1
1 1 0 1 1 1 1
1 1 1 0 1 1 1
1 1 1 1 1 1 1

ii. उपरो� अव�था तािलका (state table) से िच� 8 मे अव�था आरे ख (state diagram) बनाया
गया है ।

421
 िच� 8

7. िस� करे िक JK ��प­�ॉप के पूरक आउटपुट (compliment output) के िलए अगली अव�था
समीकरण (next state equation) िन� होती है ।

Q(t � 1) � J .Q(t). � K. Q(t)

उ�र
JK ��प­�ॉप के आउटपु ट के िलए अगली अव�था समीकरण (next state equation)
Q (t � 1) JK � Q (t). J � Q (t). K

दोनों तरफ पू रक (compliment) करने पर

Q(t � 1) � Q (t). J � Q (t). K � (Q (t). J ).(Q (t). K ) � (Q (t) � J ).(Q(t) � K)

Q(t � 1) � (Q (t) � J ).(Q(t) � K) � Q (t).K � Q(t).J � J.K � Q (t).K � Q(t).J � J.K(Q � Q)

Q(t � 1) � Q .K � Q.J � J.K(Q � Q) � Q .K � Q.J..K � Q.J.K � Q.J � Q .K(1 � .J ) � Q.J.(K � 1)

Q(t � 1) � Q .K(1 � .J ) � Q.J.(K � 1) � Q .K � Q.J.

इसे अगली अव�था तािलका �ारा भी िकया जा सकता है।

8. िच� 9 मे िदखाए गए अनु �िमक प�रपथ के िलए अव�था तािलका (state table) और अव�था आरे ख
(state diagram) बनाए ?

422
 िच� 9

उ�र
D ��प­�ॉप के आउटपु ट के िलए अगली अव�था समीकरण (next state equation)

A (t � 1) � D � A.X � B.X
B (t � 1) � D � A.X
Z � (A � B).X
अगली अव�था समीकरण (next state equation) और आउटपु ट समीकरण की सहायता से िन� अगली
अव�था तािलका बनाई गई है।
अगली अव�था
इनपुट्स आउटपुटस
N.S
वत�मान अव�था
A(t+1) B(t+1) Z
P.S
A(t) B(t) X=0 X=1 X=0 X=1
0 0 00 01 0 0
0 1 00 11 1 0
1 0 00 10 1 0
1 1 00 10 1 0
423
 उपरो� अगली अव�था तािलका की सहायता से िच� 10 मे अव�था आरे ख (state diagram) बनाया गया
है ।

िच� 10
9. िच� 11 मे िदखाए गए प�रपथ मे �ारं िभक आउटपुट(initial output)‘00ʼ है। जब हम इनपुट को
01 से 11 मे बदलते है तो आउटपुट का मान �ा होंगे ?

िच� 11

उ�र
i. �ारं िभक आउटपु ट (initial output) 00 है , इनपु ट को 01 दे ने पर आउटपु ट का मान 00 से बदलकर
11 हो जाता है ।
पुनरावृि�
इनपुट वत�मान आउटपुट
(repeat)
X 0 W � Z.X 0 1 1
Y 1 Z=W+Y 0 1 1

424
 ii. अब आउटपु ट 11 हो गया है , इनपु ट को 11 दे ने पर आउटपुट का मान 11 से बदलकर 01 हो जाता
है ।

पुनरावृि�
इनपुट वत�मान आउटपुट
(repeat)
X 1 W � Z.X 1 0 0
Y 1 Z=W+Y 1 1 1

अतः िच� 11 मे िदखाए गए प�रपथ मे �ारं िभक आउटपु ट (initial output) 00 है, जब हम इनपु ट को 01
से 11 मे बदलते है तो आउटपु ट का मान 11 से 01 होगा ।

10. एक JK ��प­�ॉप मे यिद J=K=1 है, और �ॉक इनपुट मे आवृित (clock input frequency)
10KHz दी गई हो तो ��प­�ॉप के आउटपुट मे िकतनी आवृित (frequency) होगी ?

उ�र:5 KHz

JK ��प­�ॉप मे यिद J=K=1 है , तो पहले वाले (LSB) ��प­�ॉप के आउटपु ट मे आवृित

(frequency) इनपु ट आवृित की आधी, उसके बाद वाले ��प­�ॉप के आउटपु ट मे इनपु ट आवृित की
चौथाई होगी, यािन 2n से िवभाजन होगा जहां n ��प­�ॉप की सं�ा है।
अतः एक JK ��प­�ॉप मे J=K=1 है , और �ॉक इनपु ट मे आवृित (input frequency) 10KHz दी गई
हो तो ��प­�ॉप के आउटपु ट मे 5KHz आवृित (frequency) होगी।

11. िच� 12 मे िदखाए गए ��प–�ॉप मे �ारं िभक आउटपुट (initial output) 00 है। ��प­�ॉप
‘Aʼ के आउटपुट पर उ�� अनु�म (output sequence) �ा होगा?

िच� 12

उ�र:
��प–�ॉप को �ारं भ मे रीसेट (00) िकया गया है । इसके अनुसार ��प­�ॉप के डाटा इनपु ट
J A � B � 1 , K A � B � 0 , J B � A � 1 , और K B � A � 1 का मान सेट हो जाता है । A ��प­�ॉप के

425
 इनपु ट J A � B � 1 , K A � B � 0 है , जो ��प­�ॉप को सेट करे गा यािन अगली अव�था A(t+1)=1 होगी,
इसी �कार B(t+1)=0 होगी। िजसे नीचे तािलका मे पहले लाइन मे दशा�या गया है ।
अब ��प­�ॉप की अगली अव�था, वत�मान अव�था हो जाएगी। िजस कारण ��प­�ॉप के डाटा
इनपु ट J A � B �1, K A � B � 0 , JB � A � 0 , और KB � A � 0 और अगली अव�था
A(t+1)=1,B(t+1)=1 बदल जाएगी। िजसे दू सरी लाइन मे दशा� या गया है । इसी �कार इसे दोहराते रहते
है जब तक अगली अव�था, वत�मान अव�था के बराबर न हो जाय।

इनपुट्स आउटपुटस
वत�मान अव�था अगली अव�था
��प­�ॉप इनपुट
P.S N.S
A(t) B(t) JA � B KA �B JB � A KB � A A(t+1) B(t+1)
0 0 1 0 0 1 1 0
1 0 1 0 1 0 1 1
1 1 0 1 1 0 0 1
0 1 0 1 0 1 0 0

अतः ��प­�ॉप A के आउटपु ट पर उ�� अनु�म (output sequence) 0110 होगा।

12. िच� 13 मे बने �े ट डाया�ाम के िलए, �े ट कम करके (state reduction) डाया�ाम बनाए ?

िच� 13­�े ट डाया�ाम

उ�र
�े ट डाया�ाम की सहायता से �े ट तािलका बनाते है ­
अगली ��थित आउटपुट
वत�मान ��थित
इनपुट=0 इनपुट=1 इनपुट=0 इनपुट=1
a a b 0 0
b c b 0 1
c a d 0 0
d d a 0 1

426
इमपलीक�ट तािलका (implicant table) / मज�र तािलका (merger table) �ारा

इस िविध म� हम दो वत�मान ��थितयों के समूह बनाकर उनकी जां च करते है , िक वे ��थित समक� (equivalent) है
या नहीं । समक� ��थित तब होगी, जब दोनों के आउटपु ट एक समान हो, अ�था िक ��थित मे समक� नहीं होंग�।
इसकी जां च हम इमपलीक�ट तािलका (implicant table) / मज�र तािलका (merger table) �ारा करते है । दो एक
समान वत�मान ��थितयों (a,a); (b,b); (c,c), और (d,d) संभव नहीं है । इसिलए इमपलीक�ट तािलका (implicant
table) को वत�मान ��थितयों िक सं�ा से एक घटाकर (4­1=3) तीन पं ��यां (rows) और तीन �ंभ (columns)
िन�वत बनाते है ।

X
b,d X
c,d
X X
b,a

अब पहले �ं भ (column) ‘aʼ मे वत�मान ��थित (a, b); (a, c) और (a, d) की जां च करते है । यिद दोनों वत�मान
��थितयों म� आउटपु ट एक समान है तो उसकी अगली ��थित िलखते है , नहीं तो ‘Xʼ का िच� लगाते है । सारी जां च
होने के बाद िफर से इमपलीक�ट तािलका (implicant table) मे जो समक� नहीं है , िक जां च करते है । पहले �ं भ
(column) ‘aʼ म� वत�मान ��थित (a, b) समक� नहीं है , और तीसरे �ं भ (column) ‘cʼ म� वत�मान ��थित (c, d)
समक� नहीं है , जो दू सरे अ� �ं भ (column) म� उपल� समक� (b, a) और (c, d) को भी समक� नहीं बना
दे ते है । उ�े भी हम इमपलीक�ट तािलका (implicant table) म� ‘Xʼ से िच��त कर दे ते है ।

X
b,d X
c,d
X X
b,a

उपरो� इमपलीक�ट तािलका (implicant table) मे वत�मान ��थित (b, d); ही समक� रह गया है । िजसका
मतलब वत�मान ��थित ‘dʼ वत�मान ��थित ‘bʼ क� समक� है , तो �े ट तािलका मे उप��थत अगली सभी ��थित ‘dʼ
को ‘bʼ मे बदल द� गे , जो िन� है ।

427
 अगली ��थित आउटपुट
वत�मान ��थित इनपुट=0 इनपुट=1 इनपुट=0 इनपुट=1
a a b 0 0
b c b 0 1
c a b 0 0
d d a 0 1

उपरो� �े ट तािलका (state table) मे वत�मान ��थित (a, c) की अगली ��थित और आउटपु ट समान है , इसिलए
वत�मान ��थित ‘cʼ को अगली ��थित मे सभी ‘cʼ के �थान पर ‘aʼ रखकर हटाया जा सकता है ।

अगली ��थित आउटपुट

वत�मान ��थित
इनपुट=0 इनपुट=1 इनपुट=0 इनपुट=1
a a b 0 0
b a b 0 1
d d a 0 1

िच� 14 मे उपरो� �े ट तािलका (state table) की सहायता से कम �े ट वाला (state reduction)

डाया�ाम बनाया गया है ।

िच� 14, िच� 13 का कम �े ट वाला डाया�ाम (state reduction diagram)

13. िच� 15 मे दो ��प­�ॉप Q1 और Q2 का आउटपुट (0, 0) से �ारं भ िकया गया है। �ॉक िस�ल के
अनु�योग पर Q1 पर अनु�म �ा होगा।

428
 िच� 15

उ�र
�ारं भ मे ��प­�ॉप Q1और Q2 का आउटपु ट (0, 0)है ।

िच� 15 से­

J 1 � Q 2 , K 1 � Q 2 और J 2 � Q1 , K 2 � Q1

JK ��प­�ॉप कीअगली ��थित Q1 (t � 1) , और Q 2 (t � 1) दो �कार से िनकाल सकते है ­

i. JK��प­�ॉप की अगली �े ट समीकरण (nex tstate equation) �ारा।

Q(t � 1) JK � Q (t).J � Q(t).K

ii. JK ��प­�ॉपके िलए फं�न तािलका (function table) �ारा।

��प­�ॉप इनपुट ��प­�ॉप आउटपुट

CLK J K Q (t � 1) Q (t � 1)
� X X Q (t) Q (t )
� 0 0 Q (t) Q (t )
� 0 1 0 1
� 1 0 1 0
� 1 1 Q (t) Q(t)

429
 वत�मान ��थित ��प­�ॉप इनपुट अगली ��थित
�ॉक Q1 Q2 J1 K1 J2 K2 Q1 (t � 1) Q 2 (t � 1)
Q1 Q2
�ारं भ मे 0 0
� 0 1 0 1 1 0 0 1 1 0
� 1 0 0 1 1 0 1 0 1 1
� 1 0 1 0 0 1 1 0 0 1
� 0 1 1 0 0 1 0 1 0 0
� 0 1 0 1 1 0 0 1 1 0

उपरो� तािलका (table) से �� है िक पहली अगली ��थित दू सरे �ॉक के िलए वत�मान ��थित की तरह
�योग करते है । अतः �ॉक िस�ल के अनु�योग पर Q1 पर अनु�म 0110 होगा।

14. मीले (Melay) और मूर (Moore) मॉडल को समझाइए ?

उ�र
एक मीले मशीन (Melay machine) अपनी वत�मान ��थित (present state)और वत�मान इनपु ट
(present input) के आधार पर अपना आउटपु ट बदलती है । मूर मशीन (Moore machine) का
आउटपु ट केवल वत�मान ��थित (present state) पर िनभ�र करता है । यह वत�मान इनपु ट (present
input) पर िनभ�र नहीं है ।

िच� 16 मे एक मीले मशीन (Melay machine) का �े ट डाय�ाम (state diagram) है , िजसमे a, b और

c वत�मान ��थित (present state) है । ये मशीन वत�मान ��थित (present state) और वत�मान इनपु ट
(present input) के आधार पर अपना आउटपु ट बदल रही है ।

िच� 17 मे एक मूर मशीन (Moore machine) का �े ट डाय�ाम (state diagram) है , िजसमे a, b, c, d

औए e वत�मान ��थित (present state) है । ये मशीन आउटपु ट केवल वत�मान ��थित (present state) पर
िनभ�र कर रही है , वत�मान इनपु ट (present input) नहीं ।

430
 िच� 16 मीले मशीन (Melay machine)

िच� 17 मूर मशीन (Moore machine)

15. J और K ��प­�ॉप मे J और K इनपुट के बीच मे यिद NOT गेट लगा दे , तो यह िकस ��प­
�ॉप की तरह काय� करे गा।

उ�र
J और K ��प­�ॉप मे J और K इनपु ट के बीच मे यिद NOT गे ट लगा दे , तो यह D ��प­�ॉप की तरह
काय� करे गा।

431
 �योगा�क (Experiments)

1. सवा�ि�क गेट (universal gate) के एकीकृत प�रपथो (ICs) का उपयोग करके SR, D, JK और T
��प­�ॉप के सं चालन को स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल िडिजटल म�ीमीटर।

2. घटक (Components):

आईसी (IC): एक 7400 (चार, 2­इनपु ट NAND गे ट), एक 7402 (चार, 2­इनपु ट NOR गे ट्स), एक
7410 (तीन, 3­इनपु ट NAND गे ट) ।

डायोड: दो LED 20 mW

िविवध (Miscellaneous): दो �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs) को उिचत �थान पर
लगाए। जैसा नीचे िच� 2 एवं िच� 3 मे D ��प­�ॉप के �योग �ारा समझाया गया है । िच� 1 मे
IC4011 का िपन आउट िदखाया गया है , िजसमे चार NAND गे ट है । गे ट की जां च करने से पहले
िपन आउट आरे ख की सहायता से IC को िवधुत स�ाइ से जोड़ना होता है। यहाँ िपन 14 को +5V
और िपन को �ाउं ड 7 से जोड़ा है ।

िच� 1: IC4011 का िपन आउट

432
 िच� 2: IC4011 का प�रपथ आरे ख

उपरो� प�रपथ िच� 2 को �े ड बोड� का योजनब� सं�रण िच� 3 मे है , िजसमे प�रपथ की िसंगल
कोर वायर से जोड़ा गया है ।

िच� 3: IC 4011 का �ेड बोड� पर आरे ख

b. इसी �कार अ� प�रपथ को �म वार �ै ड­ बोड� पर संयोिजत करे ।

c. आउटपु ट ( LED ) को उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ जोड़े ।
d. बनाए गए लॉिजक प�रपथ के इनपु ट मे बाइनरी इनपु ट को उिचत �म दे कर ��ेक के आउट
पु ट की जाँ च कर� ।
e. उपरो� के िलए स�तािलका तैयार कर� ।

433
 �े�ण (Observation):
1. SR ��प­�ॉप
इनपुट आउटपुट िट�िणयां
(Comments)
S R Q (t � 1) Q (t � 1)
0 0
0 1
1 0
1 1

2. गेट्ड़ SR ��प­�ॉप
इनपुट आउटपुट िट�िणयां
C S R Q (t � 1) Q (t � 1) (Comments)
0 X X
1 0 0
1 1 0
1 1 0
1 1 1

3. D ��प­�ॉप
इनपुट आउटपुट िट�िणयां
D Q (t � 1) Q (t � 1) (Comments)
0
1

4. गेट D ��प­�ॉप
इनपुट आउटपुट िट�िणयां
C D Q (t � 1) Q (t � 1) (Comments)
0 X
1 0
1 1

5. JK ��प­�ॉप
इनपुट आउटपुट िट�िणयाँ
J K Q (t � 1) Q (t � 1) (Comments)
0 0
0 1
1 0
1 1
434
 6. T ��प­�ॉप:
इनपुट आउटपुट िट�िणयाँ
T Q (t � 1) Q (t � 1) (Comments)
0
1

प�रणाम (Result): िविभ� ��प­�ॉप की स� –तािलका को स�ािपत िकया ।

सावधािनयां (Precautions):

1. प�रपथ म� उपयोग होने वाले सभी गे ट्स को िडजाइन करने से पहले उनकी जां च कर ल�।
2. एकीकृत प�रपथो (ICs) के िपन आउट आरे ख को उिचत िडिजटल डाटा सीट से ही दे खे।
3. पावर �ोजे� बोड� मे उपयोग होने वालो की �योग करने से पहले जाँ च कर ले।
4. िकसी भी इनपु ट को खाली (floating) न छोड़� ।

2. ��प­�ॉप एकीकृत प�रपथो (ICs) का उपयोग करके की फं�न तािलका का स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

IC: एक 74LS279 (चार, सेट­रीसेट लैच), एक IC7474 (दो, D ��प­�ॉप), एक IC7473 दो, JK
��प­�ॉप, एक IC7476 (दो, JK नेगेिटव एज िट� गर मा� र�े व)

डायोड: दो­LED 20 mW

िविवध (Miscellaneous): दो �ितरोध 330 Ω/0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs) को उिचत �थान
पर लगाए।
b. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
c. ��प­�ॉप एकीकृत प�रपथो (ICs) म� अतु�कािलक (asynchronous) इनपु ट (�ीसेट और
��यर) को उिचत इनपु ट दे , िजससे वे सही से काय� करे ।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।

435
 e. बनाए गए लॉिजक प�रपथ के इनपु ट बाइनरी इनपु ट को उिचत �म दे कर ��ेक के
आउटपु ट की जाँ च कर� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

1. IC 74LS279 चार से ट­रीसे ट लैच के िलए फं�न तािलका

इनपुट आउटपुट िट�िणयाँ
(Comments)
S� R Q (t � 1) Q (t � 1)
1 1
0 1
1 0
0 0
S� :latches with double S inputs

2. IC 7474 मे दो, D ��प­�ॉप के िलए फ़ं�न तािलका

इनपुट आउटपुट िट�िणयाँ
(Comments)
PRE CLR CLK D Q (t � 1) Q (t � 1)
0 1 X X
1 0 X X
0 0 X X
1 1 � 1
1 1 � 0
1 1 0 X

3. IC7473 मे दो,JK ��प­�ॉप के िलए फं�न तािलका

इनपुट िट�िणयाँ
आउटपुट
(Comments)
CLR CLK J K Q (t � 1) Q (t � 1)
0 X X X
1 � 0 0
1 � 1 0
1 0 1
1 1 1

436
 4. IC7476 मे ,दो JK ��प­�ॉप �ीसे ट/ ��यर इनपुट के साथ के िलए फं�न तािलका
इनपुट आउटपुट िट�िणयाँ
(Comments)
PRE CLR CLK J K Q (t � 1) Q (t � 1)
0 1 X X X
1 0 X X X
0 0 X X X
1 1 0 0
1 1 � 1 0
1 1 0 0 1
1 1 1 1

प�रणाम (Result): ��ेक ��प­�ॉप के एकीकृत प�रपथो (ICs) के आउटपु ट स�ािपत िकए।

सावधािनयां (Precautions): �योग 1 की भां ित ।

3. एक ��प­�ॉपको दू सरे ��प­�ॉप मे �पांतरण कर स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

IC: एक 74LS279 (चार, सेट­रीसेट लैच), एक, IC7474 (दो, D ��प­�ॉप), एक IC7473 दो, JK
��प­�ॉप, एक IC7476 (दो, JK नेगेिटव एज िट� गर मा� र�े व), एक IC7400, एक IC 7408 ,एक
IC7432, एक IC7404, एक IC7486.

डायोड: दो LED

िविवध (Miscellaneous): दो �ितरोध 330 Ω/0.25 वाट, िसंगलकोर वायर, कटर औ र��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs)को उिचत �थान पर
लगाए।
b. एक ��प­�ॉप को दू सरे ��प­�ॉप मे �पां तरण वाले अनुकिम�क प�रपथो (sequential
circuts) को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक के साथ जोड़े ।

437
 e. बनाए गए ��प­�ॉप के इनपु ट मे बाइनरी इनपु ट को उिचत �म दे कर ��ेक के
आउटपु ट की जाँ च कर� । और स� तािलका तैयार कर� ।

�े�ण (Observation):

1. D, JK, और T से SR ��प­�ॉप मे �पांतरण

इनपुट आउटपुट िट�िणयां

S R Q (t � 1) Q (t � 1) (Comments)
0 0
0 1
1 0
1 1
i.
2. SR, JK, और T से D ��प­�ॉप मे �पांतरण
इनपुट आउटपुट िट�िणयां
D Q (t � 1) Q (t � 1) (Comments)
0
1

3. SR, D, और T से JK ��प­�ॉप मे �पांतरण

इनपुट आउटपुट िट�िणयाँ
J K Q (t � 1) Q (t � 1) (Comments)
0 0
0 1
1 0
1 1

4. SR, D, और JK से T ��प­�ॉप मे �पांतरण

इनपुट आउटपुट िट�िणयाँ
T Q (t � 1) Q (t � 1) (Comments)
0
1

प�रणाम (Result): सभी प�रवित�त ��प­�ॉप की तािलका को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

438
 8
अनु�िमक लॉिजक सिक�टस:रिज�रस
Sequential Logic Circuit: Registers

डाटा श� (data word) म� ��ेक िबट को सं�हीत (store) करने के िलए एक ��प­�ॉप की आव�कता
होती है । रिज�र �ृंखला (series) मे जुड़े ��प­�ॉप का एक समूह है , िजसका उपयोग बाइनरी डाटा (िबट् स)
को सं�हीत (store) करने के िलए िकया जाता है । n­िबट िडिजटल डाटा को सं�हीत (store) करने के िलए n­
��प­�ॉप की आव�कता होगी। इन रिज�रो मे सं�हीत जानकारी को िव�थापन रिज�र की मदद से
�थानात�रत िकया जाता है ।

8.1 िव�थापन रिज�र (Shift Register)

�ॉक प� के कारण रिज�रो मे बाइनरी डाटा एक ��प �ॉप से दू सरे ��प �ॉप मे �थानात�रत िकए जाते
है । वह रिज�र िजसमे डाटा �थानां तरण (data transfer) होता है , िव�थापन रिज�र कहलाता है। िव�थापन
रिज�र का उपयोग िडिजटल डाटा को सं �हीत (store) करने मे , िडिजटल डाटा को �थानां तरण (transfer)
करने मे तथा कुछ अंकगिणत एवं लॉिजक संचालन (arithmetic and logic operation) मे होता है । िव�थापन
रिज�र ��प­�ॉपो का समूह होता है , िजसमे ��ेक ��प �ॉप को सामा� (common) �ॉक प� से
जोड़कर डाटा �थानात�रत िकया जाता है ।

िडिजटल डाटा को रिज�र मे �िमक (serial) और समानां तर (parallel) �प मे िदया जाता है , और इसे िफर
�ा� भी िकया जा सकता है , जैसे तािलका 8.1 मे िदखाया गया है । । �िमक �प (serial form) का मतलब िबट­
से –िबट (एक बार मे एक िबट ) और समानां तर का मतलब सभी इनपु ट को एक साथ भेजना और एक साथ �ा�
करना। िच� 8.1 मे िव�थापन रिज�र (shift register) मे दोनों, �िमक (serial) और समानां तर (parallel)
िव�थापन है ।

िच� 8.1: िव�थापन रिज�र (shift register)

439
िव�थापन रिज�र के ��प­�ॉप मे इनपु ट और आउटपुट के आधार पर िव�थापन रिज�र को िन�वत वग�कृत
िकया जाता है ।

1. �िमक इनपु ट �िमक आउटपु ट (SISO)

2. �िमक इनपु ट समानां तर आउटपु ट (SIPO)
3. समानां तर इनपु ट �िमक आउटपु ट (PISO)
4. समानां तर इनपु ट समानां तर आउटपु ट (PIPO)

िन� तािलका 8.1 मे िव�थापन रिज�र मे डाटा �थानां तरण िविधयाँ (shifting methods) को समझाया गया है ।

तािलका 8.1 : िव�थापन रिज�र मे डाटा �थानांतरण िविधयाँ (shifting methods)

�म सं चालन का तरीका िच�ण िट�णी

सं �ा (mode of operation) (illustration) (Comment)
��े क �ॉक प� पर
�िमक इनपु ट(serial input) FF3 FF2 FF1 FF0 डाटा दाएं से बाएं ओर
1 �िमक आउटपु ट(serial output) िव�थापन होगा।n­FF मे
(SISO) डाटा (2n­1) �ॉक के
�िमक बाएं िव�थापन
बाद पूरा िव�थापन होगा।
��े क �ॉक प� पर
�िमक इनपु ट(serial input) FF3 FF2 FF1 FF0 डाटा बाएं से दाएं ओर
2 �िमक आउटपु ट(serial output) िव�थापन (shift) होगा।
(SISO)
�िमक दाएं िव�थापन
चार �ॉक प� के बाद
�िमक इनपु ट(serial input) FF3 FF2 FF1 FF0 सारा डाटा आउटपुट पर
समानांतर (parallel output) आ जायेगा। होगा।n­FF मे
3
आउटपुट डाटा n �ॉक के बाद पूरा
�िमक बाएं िव�थापन
(SIPO) िव�थापन होगा।

सभी इनपुट पर डाटा एक

समानांतर इनपुट (parallel input) साथ लोड होते है, लेिकन
�िमक आउटपु ट(serial output) िडिजटल डाटा आउटपुट
FF3 FF2 FF1 FF0
4 (PISO) िबट पर ही िदखे गा।
होगा।n­FF मे डाटा n
�िमक बाएं िव�थापन �ॉक के बाद पूरा
िव�थापन होगा।
सभी इनपुट पर डाटा एक
समानांतर इनपुट (parallel input) साथ लोड होते है, लेिकन
समानांतर आउटपुट (parallel FF3 FF2 FF1 FF0 डाटा सारे आउटपुट पर
5 output) पहली �ॉक के बाद
(PIPO) िदखे गा । होगा।n­FF मे
समानां तर िव�थापन डाटा 1 �ॉक के बाद पूरा
िव�थापन होगा।

440
8.1.1 �िमक इनपुट �िमक आउटपुट(Serial Input Serial Output)
इस िश� रिज�र म�, हम बाईं ओर के ��प­�ॉप के इनपु ट से डाटा को �िमक �प से भेजते है , को
�िमक इनपु ट कहते ह� । �ॉक िस�ल के ��ेक एज िट� ग�रं ग के िलए, डाटा एक ��प­�ॉप से दू सरे
��प­�ॉप म� �थानां त�रत हो जाता है । तो, हम िबट् स को सबसे दािहने वाले ��प­�ॉप के आउटपु ट से
�िमक �प से �ा� कर सकते है , जो �िमक आउटपु ट कहलाता है । इसिलए, इसे �िमक इनपु ट �िमक
आउटपु ट (SISO) िश� रिज�र कहते ह� ।
काय� �णाली: �िमक इनपु ट �िमक आउटपु ट िव�थापन रिज�र अपने इनपु ट िपन पर �िमक डाटा
�ीकार करता है और इसे अपने आउटपु ट िपन पर �िमक �प से �थानां त�रत करता है । अगले िबट के
आने से पहले �थानां त�रत िकए जा सकने वाले िबट् स की सं�ा �ॉक िस�ल की आवृित (frequency) पर
िनभ�र करती है जो िश� रिज�र के संचालन को िनयं ि�त करती है । डाटा को �िमक इनपु ट �िमक
आउटपु ट (SISO) टाइप का िव�थापन रिज�र िच� 8.2 मे दशा� या गया है , िजसे चार D ��प­�ॉप का
उपयोग करके 4­िबट �िमक ­ इन­�िमक आउट (SISO) बायाँ िव�थापन रिज�र (shift right register)
बनाया गया है । जो �ॉक के ��ेक सकारा�क बढ़त िट� ग�रं ग (positive edge triggering) पर डाटा
िव�थापन करे गा। िव�थापन रिज�र के संयोजन के िविभ� मोड को तािलका 8.2 की सहायता से समझाया
गया है ।
�ार� मे सभी ��प �ॉप को �रसेट करना होता है । पहले, िव�थापन रिज�र के पहले वाले ��प­�ॉप मे
िडिजटल डाटा लॉिजक­1 लोड िकया। �िमक इनपु ट �िमक आउटपु ट मे ��ेक D­��प­�ॉप का
आउटपु ट अगले वाले D­��प­�ॉप के इनपु ट से जुड़ा होता ह� । ��ेक ��प­�ॉप म� िडिजटल डाटा को
�ॉक प� के सकारा�क बढ़त (positive edge triggering) के आने पर अगले ��प­�ॉप म�
�थानां त�रत िकया जाता है । चूंिक यह एक 4­िबट का SISO िव�थापन रिज�र है , इस रिज�र से सारे डाटा
को �थानां त�रत करने के िलए 4 �ॉक प� की आव�कता होती है , िजसे तािलका 8.2 और समय आरे ख
(timing diagram) िच� 8.3 �ारा समझाया गया है ।
9

िच� 8.2: SISO दायाँ िव�थापन रिज�र (SISO shift right register)

441
 तािलका 8.2 : SISO िव�थापन रिज�र िडिजटल डाटा �थानांतरण (data shifting)

�ॉक इनपुट ��प­�ॉप आउटपुट िट�णी

Clock input Q1 Q2 Q3 Q4 (Comment)
0 0 0 0 0 सारे ��प­�ॉप रीसेट है , पहले ��प­�ॉप 1
मे डाटा 1 लोड िकया जाता है।
1 1 0 0 0 पहली �ॉक प� के बाद, डाटा पहले ��प­
�ॉप के आउटपु ट Q1 मे प�ँ च जाता है ।
2 0 1 0 0 दू सरी �ॉक प� के बाद, डाटा दू सरे ��प­
�ॉप के आउटपु ट Q2 मे प�ँ च जाता है ।
3 0 0 1 0 तीसरी �ॉक प� के बाद, डाटा तीसरे ��प­
�ॉप के आउटपु ट Q3 मे प�ँ च जाता है ।
4 0 0 0 1 चौथे �ॉक प� के बाद, डाटा चौथे ��प­�ॉप
के आउटपु ट Q4 मे प�ँ च जाता है ।
5 0 0 0 0 पाँ चवी �ॉक प� के बाद, सारे ��प­�ॉप
रीसेट हो कर पहले अव�था मे आ जाते है ।

िच� 8.3: SISO का समय आरे ख (timing diagram)

442
 8.1.2 �िमक इनपुट समानांतर आउटपुट (Serial Input Parallel Output)

�िमक इनपु ट समानां तर आउटपु ट (SIPO) मे िडिजटल डाटा को ��प­�ॉप मे �िमक �प से �वेश
कराया जाता है , और आउटपु ट म� िडिजटल डाटा समानां तर (parallel) �प �ा� होता है । SIPO मे
संचालन का तरीका SISO की भां ित ही होता है ।
�िमक इन­ समानां तर आउट (SIPO) मे िडिजटल डाटा को रिज�र म� �िमक �प से ��प �ॉप म�
लोड िकया जाता है , और �ॉक प� के बाद उस ��प­�ॉप के आउटपु ट मे डाटा आ जाता है । इसिलए,
इसे �िमक इनपु ट समानां तर आउटपु ट (SIPO) िश� रिज�र कहते ह� ।
िच� 8.4 (a) म� चार D ��प­�ॉप का उपयोग करके 4­िबट �िमक इन ­ समानां तर आउट (SIPO)
िव�थापन दायाँ रिज�र (shift right register) का प�रपथ है । �िमक इनपु ट समानां तर आउटपु ट (SIPO)
मे एक D ��प­�ॉप का आउटपु ट अगले वाले D ��प­�ॉप के इनपु ट से जुड़े होते ह� । पर�ु इसमे सारे
आउटपु ट समानां तर है । ��ेक ��प­�ॉप म� िडिजटल डाटा को �ॉक प� के सकारा�क बढ़त
(positive edge) के आने पर अगले ��प­�ॉप म� �थानां त�रत कर िदया जाता है । चूंिक यह एक 4­िबट
SIPO रिज�र है , इस रिज�र के मा�म से पहली �ॉक प� के बाद िडिजटल डाटा पहले ��प­�ॉप
के आउटपु ट मे िदखाई दे गा। चार �ॉक प� के बाद सारे िडिजटल डाटा आउटपु ट मे िदख जाते है , िजसे
तािलका 8.3 और समय आरे ख (timing diagram) को िच� 8.4 (b) �ारा समझाया गया है ।

(a) 4 ­ िबट SIPO दायाँ िव�थापन रिज�र (SIPO shift right register),

443
 (b) समय आरे ख : 4 ­ िबट SIPO दायाँ िव�थापन रिज�र (SIPO shift right register)

िच� 8.4

तािलका 8.3 : SIPO िव�थापन रिज�र िडिजटल डाटा �थानांतरण (SIPO data shifting)

�ॉक इनपुट Datain ��प­�ॉप आउटपुट

Clock input Q1 Q2 Q3 Q4
1 B1 B1 0 0 0
2 B2 B2 B1 0 0
3 B3 B3 B2 B1 0
4 B4 B4 B3 B2 B1
SIPO िव�थापन दायाँ(shift
right) का आउटपु ट

8.1.3 समानांतर इनपुट �िमक आउटपुट (Parallel Input Serial Output)

समानां तर इनपु ट �िमक आउटपु ट (PISO) मे िडिजटल डाटा को ��प­�ॉप म� समानां तर �प मे लोड
िकया जाता है और आउटपु ट िडिजटल डाटा हम� �िमक �प से िमलता है । िच� 8.5 मे 4 ­ िबट का
समानां तर इनपु ट �िमक) आउटपु ट (parallel input serial output) दािहनी ओर िव�थापन का लॉिजक
आरे ख बनाया गया है । यहाँ चार D ��प­�ॉप A (LSB), B, C, और D (MSB) है । इसके अलावा, इसम�
Shift/ load िनयं �ण इनपु ट भी है , जो लॉिजक ­1 वाली ��थित मे �ॉक प� के बाद डाटा को िव�थापन
(shift) करता है , और लॉिजक ­ 0 वाली ��थित मे डाटा को एक साथ रिज�र म� लोड करने की अनुमित दे ता
है ।
जब िनयं �ण इनपु ट ( Shift/ load ) लॉिजक ­ 0 होता है , तब NAND गेट्स G1, G4, G7 का आउटपु ट इनपु ट
िडिजटल डाटा के पू रक (compliment) होग� , जबिक NAND गे ट्स G2, G5, G8 का आउटपु ट लॉिजक ­1

444
 ��थित म� रहेगा। NAND गे ट्स G1, G2 के आउटपु ट NAND गे ट G3 के इनपु ट से जुड़े है , और NAND गे ट्स
G4, G5 के आउटपु ट NAND गे ट G6 के इनपु ट से जुड़े है । इसी �कार NAND गे ट्स G7, G8 के आउटपु ट
NAND गे ट G9 के इनपु ट से जुड़े है । इसिलए, NAND गे ट्स G3, G6, और G9 का आउटपु ट, इनपु ट
िडिजटल डाटा के बराबर होग� । इस तरह, िडिजटल डाटा को ��ेक ��प­�ॉप के इनपु ट म� लोड िकया
जाता है । इसी तरह, जब िनयं �ण इनपु ट ( Shift/ load )लॉिजक ­1 होता है , तो िडिजटल डाटा को बाएं से दाएं
�थानां त�रत िकया जाता है ।

िच� 8.5: 4 ­िबट PISO िव�थापन दायाँ रिज�र (PISO shift right register) ।

तािलका 8.4 : PISO िव�थापन रिज�र िडिजटल डाटा �थानांतरण दािहनी तरफ (PISO right shifting
data)

�ॉक िव�थापन ��प­�ॉप आउटपुट

िट�णी
इनपुट (shift)/लोड) Q1 Q2 Q3 Q4
(Comment)
Clock i/p Shift/ load
1 0 D C B A समानांतर (parallel) िडिजटल
डाटा लोिडं ग ऑपरे शन
2 1 0 D C B
3 1 0 0 D C �िमक (serial) िडिजटल डाटा
4 1 0 0 0 D आउटपुट

8.1.4 समानांतर इनपुट समानांतर आउटपुट (Parallel Input Parallel Output)

��प­�ॉप मे िडिजटल डाटा को दो �कार से लोड िकया जा सकता है ­

445
 1. अतु�कािलक लोिडं ग (asynchronous loading)­ इसमे िडिजटल डाटा को अतु �कािलक
(asynchronous) इनपु ट (�ीसेट और ��यर) की सहायता से ��प­�ॉप के इनपु ट मे लोड िकया
जाता है । अतु�कािलक इनपु ट मे डाटा सीधे ��प­�ॉप के आउटपु ट मे आ जाता है , जो �ॉक
प� पर िनभ�र नहीं करता है ।
2. तु�कािलक लोिडं ग (synchronous loading)­ इसमे िडिजटल डाटा को तु�कािलक
(synchronous) इनपु ट (��प­�ॉप के इनपु ट) के �ारा िकया जाता है । यह �ॉक प� पर िनभ�र
करता है, �ोिक इसमे डाटा ��प­�ॉप के तु�कािलक इनपु ट मे िदया जाता है । इसिलए ��प­
�ॉप आउटपु ट मे डाटा �ॉक प� के बाद ही आता है ।

समानां तर इनपु ट समानां तर आउटपु ट (PIPO) मे ��प­�ॉप को िडिजटल डाटामे समानां तर (parallel) मे लोड
करते है , और पहली �ॉक प� के बाद सारे ��प­�ॉप के आउटपु ट मे िडिजटल डाटा समानां तर (parallel)
मे �ा� होता है ।

िच� 8.6 मे चार D ��प­�ॉप का उपयोग करके 4­िबट समानां तर इनपु ट समानां तर आउटपु ट (PIPO) दायाँ
िव�थापन (shift right) रिज�र के प�रपथ को बनाया गया है , िजसमे ��ेक ��प­�ॉप म� िडिजटल डाटा पहली
�ॉक प� के सकारा�क बढ़त (positive edge) के बाद आउटपु ट म� �थानां त�रत हो जाता है । A, B, C, और D
समानां तर िडिजटल डाटा िबट ह� और Q1, Q2, Q3 और Q4 समानां तर िडिजटल डाटा आउटपु ट ह�। एक �ॉक प�
के सकारा�क बढ़त (positive edge) के बाद, सभी इनपु ट िडिजटल डाटा आउटपु ट म� उपल� हो जाते है ।

िच� 8.6: 4 ­ िबट PIPO दायाँ िव�थापन रिज�र (PIPO shift right register)

446
8.2 4­िबट ि�िदशीय िव�थापन रिज�र (4­bit Bidirectional Shift Register)

िच� 8.7 मे 4­िबट ि�िदशीय िव�थापन रिज�र (4­bit Bidirectional shift register) का लॉिजक आरे ख है , जो
ि�िदशीय िव�थापन रिज�र, िडिजटल डाटा को बाईं ओर या दािहनी ओर �थानां त�रत करने की अनुमित दे ता है ।
इसे लॉिजक गे ट प�रपथ िच� 8.7 का उपयोग करके काया���त (implement) िकया गया है , जो िडिजटल डाटा
को एक चरण से अगले चरण मे दािहनी या बाईं �थानात�रत करने मे स�म बनाने के िलए िनयं �ण इनपु ट (M) पर
िनभ�र करता है । यह िनयं �ण इनपु ट (mode control­M), जब सि�य उ� होता है , तो AND गे ट 1, 3, 5, 7 के
एक डाटा इनपु ट उ� (high) हो जाते है तो िडिजटल डाटा ��प­�ॉप (FF­1, FF­2, FF­3, और FF­4) के डाटा
इनपु ट मे प�ँ च जाते है , और �ॉक प� दे ने के बाद डाटा दािहनी तरफ �थानां त�रत हो जाते है। और जब िनयं �ण
इनपु ट (mode control­M) सि�य (low) होता है , तब AND गे ट 2, 4, 6, 8 के एक इनपु ट उ� हो जाते है
तो डाटा ��प­�ॉप (FF­1, FF­2, FF­3, और FF­4) के डाटा इनपु ट तक प�ँ च जाते है , और �ॉक प� के
बाद डाटा बाईं तरफ �थानात�रत हों जाते है । िडिजटल डाटा को बाईं ओर या दािहनी ओर �थानां त�रत करने की
अनुमित के कारण इसे 4­िबट ि�िदशीय िव�थापन रिज�र (4­bit Bidirectional shift register) कहते है ।

िच� 8.7 : 4 ­ िबट ि�िदशीय िव�थापन रिज�र (4­bit Bidirectional shift register)

8.3 सवा�ि�क िव�थापन रिज�र (Universal Shift Register)

एक िदशा मे िव�थापन करने वाले िव�थापन रिज�र, िडिजटल डाटा को केवल एक ही िदशा मे �थानां त�रत करते
है , एक िदशीय िव�थापन रिज�र (unidirectional shift register) कहलाते है । दोनों िदशाओ मे िव�थापन करने
वाले िव�थापन रिज�र, डाटा को दोनों िदशा मे �थानां त�रत करते है , को ि�िदशीय िव�थापन रिज�र
(bidirectional shift register) कहते है ।

447
जो िव�थापन रिज�र डाटा को ि�िदशीय िव�थापन रिज�र (bidirectional shift register) के साथ­साथ
समानां तरण �थानां तरण भी कर� , को सवा� ि�क िव�थापन रिज�र (universal shift register) के �प मे जाना जाता
है । िच� 8.8 मे 4­िबट सवा� ि�क िव�थापन रिज�र (4­bit universal shift register) का लॉिजक आरे ख बनाया
गया है , िजसमे िडिजटल डाटा को �थानात�रत करने की चार ऑपरे शन िदखाये गए है । लॉिजक प�रपथ को चार D
��प­�ॉप और चार 4 x 1 MUX की सहायता से बनाया गया है । MUX के दो िनयं �क इनपु ट ‘Aʼ, और ‘Bʼ के
आधार पर िडिजटल डाटा का �थानातरण तािलका 8.5 मे समझाया गया है ।

तािलका 8.5 : सवा�ि�क िव�थापन रिज�र के िलए फं�न तािलका (universal shift register)

चयन इनपुट मोड

िनयं �ण रिज�र ऑपरे शन
(mode control) (registeroperation)
A B
0 0 कोई प�रवत�न नहीं (no change)
0 1 दायाँ िव�थापन( shift right)
1 0 बायाँ िव�थापन (shift left)
1 1 समानां तर लोिडं ग (parallel loading)

सवा�ि�क िव�थापन रिज�र के पैरामीटर (parameter of universal shift register)

1. दायाँ िव�थापन (shift right) / बायाँ िव�थापन संचालन (shift left operation) और इनसे जुड़े �िमक
इनपु ट (serial input) और आउटपु ट लाइनों को स�म करने के िलये िव�थापन िनयं �ण (shift control)
इनपु ट ।
2. समानां तर �थानातरण को स�म करने के िलये समानां तरण­लोड िनयं �ण और समानां तर �थानातरण से
जुड़ी इनपु ट और आउटपु ट लाइने।
3. िव�थापन रिज�र से िडिजटल डाटा ��यर (reset) करने के िलये िनयं �ण इनपु ट ।
4. �ॉक प� के सभी काय� को तु�कािलक (synchronize) करने के िलये एक �ॉक (CLK) इनपु ट
प�।
5. एक िनयं �ण ��थित जो िव�थापन रिज�र मे सूचना को अप�रवित�त छोड़ दे ती है , भले ही �ॉक प� को
लगातार लागू िकया जाता है।

448
 िच� 8.8: 4 ­ िबट सवा�ि�क िव�थापन रिज�र (4­bit universal shift register)

8.4 रिज�र एकीकृत प�रपथ (Register Integrated Circuits)

रिज�र ��प­�ॉप का एक समूह है जो आपस मे �ृंखला मे जुड़े होते है , तािक ��ेक ��प­�ॉप मे
�ॉक प� आने पर िव�थापन रिज�र के अगले ��प­�ॉप म� अपना डाटा �थानां त�रत कर सके।
िव�थापन रिज�र डाटा को बाएं से दाएं या दाएं से बाएं �िमक या समानां तर �प �थानां त�रत करते है । इस
�कार, चार �कार के िव�थापन रिज�र एकीकृत प�रपथ (ICs) उपल� ह� ।

1. IC 7491 �िमक इन­�िमक आउट (SISO)

IC 7491 TTL प�रवार (family) का टोटे मपोल आउटपु ट के साथ 8­िबट SISO िव�थापन रिज�र की IC है ।
इसम� आठ �ॉ�ड SR ��प­�ॉप का उपयोग िकया गया है । इस �कार, यह 8­िबट रिज�र है ; SRG­8 (8­
िबट् िव�थापन रिज�र) के �प म� नािमत है , िजसमे दो इनपु ट लाइन A और B ह� । उ� आउटपु ट के िलए
िडिजटल डाटा A, B दोनों इनपु ट उ� होने चािहए, अ� ��थितयो मे िन� आउटपु ट होगा। िच� 8.9 मे IC
7491 की फं�न तािलका (function table) और िपन आरे ख (pin diagram) िदखाया गया है ।

इनपुट (Input) आउटपुट (Output)

tn tn+8
A B QH
1 1 1
0 X 0
X 0 0

449
 tn: �ॉक प� से पहले का समय; tn+8: आठ �ॉक प� के बाद का समय

(a)फं�न तािलका

(b)िपन डाया�ाम

िच� 8.9: IC 7491

2. IC 74164 �िमक इन – समानांतर आउट (SIPO):

IC 74164 समानां तर टोटे म पोल आउट पु ट के साथ 8­िबट िव�थापन रिज�र है । इसम� दो �िमक इनपु ट, A
और B, एक सि�य (low) रीसेट (R) और समानां तर आउटपु ट Q A से QH है। यह SR ��प­�ॉप से
बनाया गया है । िच� 8.10 मे IC 74164 की फं�न तािलका और िपन आरे ख िदखाया गया है ।

इनपुट आउटपुट
(input) (output)
िट�णी
�िमक इनपुट
CLR CLK (Comment)
(Serial input) QA QB ... QH
R T
A B
0 X X X 0 0 ... 0 ��प­�ॉप रीसेट
1 � X X कोई प�रवत�न नहीं (no change)
1 � 1 1 1 QAn ... QGn डाटा 1 का िव�थापन
1 � 0 X 0 QAn ... QGn डाटा 0 का िव�थापन
1 � X 0 0 QAn ... QGn डाटा 0 का िव�थापन
Note: QAn to QGn, the level of Q A to QG respectively, before the most recent positive edge of
the clock.

R = रीसेट इनपु ट, T = �ॉक इनपु ट, A और B = स�म (enabled) इनपु ट, QA से QH डाटा आउटपु ट

(QA = LSB) है ।

(a) फं�न तािलका

450
 (b) िपन डाया�ाम

िच� 8.10: IC 74164

3. IC 74165 समानांतर इन­�िमक आउट (PISO):

IC 74165 समानां तर इनपु ट, टोटे म पोल आउटपु ट, ( Shift/ load ) टिम�नल के साथ 8­िबट िव�थापन रिज�र है ।
A से H तक 8­िबट िडिजटल डाटा इनपु ट के िलए टिम�नल ह� । �िमक डाटा इनपु ट के िलए एक अित�र�
टिम�नल (SE) िदया गया है । �ॉक को िकसी भी समय इसके CLKINH पर उ� इनपु ट �ारा बािधत (disable)
िकया जा सकता है । �िमक डाटा आउटपु ट QH और इसका पू रक Q� H है । िच� 8.11 मे IC 74165 की फं�न
तािलका और िपन आरे ख िदखाया गया है ।
इनपुट आं त�रक आउटपुट आउटपुट
(input) (Internal output) (output)
S
�िमक
L CLK CL समानां तर
(Seria QA QB QC QD QE QF QG QH
inhibit K (Parallel
l)
0 X X X A TO H a b c d e f g h
1 0 0 X X QA0 QB0 QC0 QD0 QE0 QF0 QG0 QH0
1 0 � 1 X 1 QAn QBn QCn QDn QEn QFn QGn
1 0 � 0 X 0 QAn QBn QCn QDn QEn QFn QGn
1 1 X X X QA0 QB0 QC0 QD0 QE0 QF0 QG0 QH0
Note:
a,b,c,d,e,f,g,h are the levels of steady­state inputs at A to H parallel inputs respectively.
QA0 to QH0 are the levels of QA to QH respectively before the indicated steady­state input condition have been
estalblished.
QAn to QHn are the levels of Q A to QH respectively before the most recent low to high transition of the clock has
been applied.
(a) फ़ं�न तािलका

451
 (b)िपन आरे ख (pin diagram)

िच� 8.11: IC 74165

4. IC 74195 समानांतर म� समानांतर (PIPO)

IC 74195 एक ( Shift/ load ) टिम�नल के साथ 4­िबट सवा�ि�क (universal) िव�थापन रिज�र है । जब S
L
इनपु ट (low) होता है , तो समां तर रे खाओं A, B, C, और D पर िडिजटल डाटा को �ॉक प� के
सकारा�क बढ़त (positive edge) पर तु�कािलत (synchronize) िकया जा सकता है । जब S इनपु ट
L
उ� (high) होता है , तो सं�हीत िडिजटल डाटा �ॉक के साथ समकािलक �प से दाईं ओर (अथा� त QA से
QD) िव�थापन (shift) हो जाता है । इस IC का उपयोग �िमक इनपु ट­�िमक आउटपु ट (SISO) के िलए भी
िकया जा सकता है । J और K � इनपु ट IC के पहले चरण के िलए �िमक डाटा इनपु ट ह�। �िमक डाटा
आउटपु ट के िलए एक QD का उपयोग िकया जा सकता है । सि�य (low) रीसेट अतु�कािलक इनपु ट
है । िच� 8.12 मे IC 74195 की फं�न तािलका (function table) और िपन आरे ख है ।

इनपुट (input)
िट�िणयां
CLR S CL J K �िमक इनपुट (Comments)
L K (Serial input)
0 X X X X X अतु�कािलक रीसेट
1 X 0 X X X आउटपुट मे कोई प�रवत�न नहीं
1 0 � X X X इनपुट मे डाटा लोड
1 1 � 0 0 0 सं�हीत डाटा दाईं ओर (अथा� त QA से QD) िव�थापन,QA=0
1 1 � 1 1 1 सं�हीत डाटा दाईं ओर (अथा� त QA से QD) िव�थापन,QA=1

(a) फ़ं�न तािलका

452
 (b)िपन आरे ख (pin diagram)

िच� 8.12: IC 74195

5 IC 74194 एक 4­िबट सवा�ि�क िव�थापन रिज�र ((4­bit universal shift register)

��प­�ॉप से एक सवा� ि�क िव�थापन रिज�र (universal shift register) का िडजाइन िकया जा सकता है ।
यह एकीकृत प�रपथ (ICs) म� भी उपल� है । IC 74194 एक 4­िबट सवा� ि�क िव�थापन रिज�र (universal
shift register) है । इसका �तीक और िपन कने�न िच� 8.13 िदखाया गया है । A, B, C, और D चार इनपु ट
ह� । QA, QB, QC, और QD आउट पु ट ह� । S0 और S1 दोनों उ� इनपु ट होने पर 4­िबट िडिजटल डाटा को A, B,
C, और D के इनपु ट पर एक साथ समानां तर लोिडं ग कर �ॉक के सकारा�क बढ़त (positive edge) पर के
िलए समानां तर िडिजटल डाटा आउटपु ट मे दे खा जाता है ।

जब इनपु ट S0 उ� होता है और S1 होता है , तो �ॉक के सकारा�क बढ़त (positive edge) पर दायाँ

िव�थापन का संचालन (right shift operation) होता है । इस मोड म�, �िमक (serial) िडिजटल डाटा दायाँ
िव�थापन (shift right) �िमक (serial) इनपु ट म� दज� िकया जा सकता है । जब S0 (low) और S1 उ�
(high) होता है , तो �ॉक के सकारा�क बढ़त (positive edge) पर बायाँ िव�थापन संचालन (shift left
operation) होता है । इस मोड म�, �िमक (serial) िडिजटल डाटा को बायाँ िव�थापन (left shift) �िमक
(serial) इनपु ट म� दज� िकया जा सकता है ।

इनपुट (inputs)
आउटपुट (outputs)
Mode Serial Parallel
CLR CLK
S1 S0 Left Right A B C D QA QB QC QD
0 X X X X X X X X X 0 0 0 0
1 X X � X X X X X X QA0 QBO QCO QDO
1 1 1 � X X a b c d a b c d

453
 �मशः

इनपुट (inputs)
आउटपुट (outputs)
Mode Serial Parallel
CLR CLK
S1 S0 Left Right A B C D QA QB QC QD
1 0 1 � X 1 X X X X 1 QAn QBn QCn
1 0 1 � X 0 X X X X 0 QAn QBn QCn
1 1 0 � 1 X X X X X QBn QCn QDn 1
1 1 0 � 0 X X X X X QBn QCn QDn 0
1 0 0 X X X X X X X QA0 QBO QCO QDO

a to d :the level of steady state input voltage at input A to D respectively.

QA0 to QDo : No Change
QAn to QDn : the levelof QA to QD respectively, before the most positive transition of the clock.
Serialleft = बायाँ िव�थापन (shift) के िलए �िमक (serial) इनपुट, serialright = दायाँ िव�थापन (shift) के िलए
�िमक (serial) इनपुट
S0, S1 = मोड िव�थापन रिज�र पर इनपुट, A,B,C, और D िव�थापन रिज�रके इनपुट।

(a)फ़ं�न तािलका

(b)िपन सं िव�ास (pin configuraton)

िच� 8.13: IC 74194

454
8.5 िव�थापन रिज�र के अनु�योग (Application of Shift Register)

रिज�र एक डाटा भंडारण इकाई (data storage unit) है । यह लॉिजक ­ 0 और लॉिजक ­ 1 की जानकारी
(information) को सं�हीत (store) करता है । िव�थापन रिज�रों (shift register) के सामा� अनु�योग
िनम�त है ­

1. अ�थाई डाटा सं�हीत (temporary storage) के िलए।

2. डाटा ट� ां सफर और डाटा हे रफेर (data manipulation) के िलए।
3. �िमक ­ इन �िमक – आउट (SISO) और समानां तर – इन समानां तर – आउट (PIPO) िव�थापन
रिज�रों का उपयोग प�रपथ म� समय िवलंब (time delay) उ�� करने के िलए।
4. �िमक डाटा को समानां तर मे प�रवत�क (serial data to parallel converter) करने मे।
5. इनका उपयोग संचार लाइनों (communication lines) मे िकया जाता है , जहां डाटा लाइन को कई
समाना�र लाइनों मे िडम�ी�े ��ं ग की आव�कता होती है । ।
6. समानां तर डाटा को �िमक म� प�रवत�क (parallel data to serial converter) करने मे।
7. िव�थापन रिज�र को �रं ग काउं टर के िलए।
8. िव�थापन रिज�र को जॉनसन काउं टर के िलए।
9. िव�थापन रिज�र को �िमक योजक (serial adder) को िडज़ाइन करने के िलए।

िव�थापन रिज�र के अनु�योग का संि�� िववरण नीचे िदया गया है ।

1. अ�थाई डाटा सं �हीत (temporary storage): अ�थाई भंडारण एक िकराए का �थान है , जहां
आप कुछ समय के िलए डाटा रख सकते है । िव�थापन रिज�र अ�थाई िडिजटल डाटा को सं�हीत
करने मे �योग िकया जाता है।

2. डाटा �थानांतरण और डाटा हेरफेर (data transfer and manipulation): डाटा �थानां तरण
(data transfer) िनद� श बाइनरी सूचना साम�ी (binary information content) को �भािवत िकए
िबना डाटा को एक �थान से दू सरे �थान पर �थानां त�रत करने का कारण बनते है । डाटा हे रफेर
(data manipulation) िनद� श डाटा पर अं कगिणत लॉिजक (arithmetic logic) और िश�
संचालन िन�ािदत (execute) करते है । िव�थापन रिज�र का उपयोग डाटा ट� ां सफर और डाटा
हे रफेर (data manipulation) के िलए भी िकया जाता है ।

3. �िमक ­ इन �िमक – आउट (SISO) और समानांतर – इन समानांतर – आउट (PIPO):

�िमक ­ इन �िमक – आउट (SISO) और समानां तर – इन समानां तर – आउट (PIPO) िव�थापन
रिज�रों का उपयोग प�रपथ म� समय िवलंब (time delay) उ�� करने के िलए।

4. �िमक डाटा को समानांतर मे प�रवत�क: �िमक संचार (serial communication) मे, �रसीवर
प�रपथ डाटा को िबट­से ­िबट �ा� करता है , और इसे समां तर �प से प�रवित�त करता है । �िमक

455
 डाटा (serial data) को समानां तर �प मे बदलने के िलए �िमक ­ इन समानां तर – आउट (SIPO)
िव�थापन रिज�र का उपयोग िकया जाता है ।

5. समानांतर डाटाको �िमक म� प�रवत�क:: �िमक संचार (serialcommunication) मे, ट� ां समीटर

प�रपथ को 8­िबट डाटा िमलता है , िफर इसे िबट­से­िबट ट� ां समीट करता है , समां नातर डाटा को
�िमक (serial) �प मे बदलने के िलए समानां तरइनपु ट और �िमक आउटपु ट (PISO) िव�थापन
रिज�र का उपयोग िकया जाता है ।

6. िव�थापन रिज�र को �रं ग काउं टर के िलए: एक �रं ग काउं टर को �िमक ­ इन �िमक – आउट
(SISO) िव�थापन रिज�र काउं टर के �प मे भी जाना जाता है , जहां अं ितम ��प­�ॉप का
धना�क आउटपु ट �थम ��प­�ॉप के इनपु ट से जुड़ा होता है , जो �रं ग काउं टर के �प मे काय�
करता है। यहाँ �रं ग काउं टर की िडजाइिनग एक कॉमन �ॉक िस�ल के साथ चार D ��प­�ॉप
का उपयोग करके िकया गया है । �रं ग काउं टर लगभग िव�थापन रिज�र जैसा ही होता है , पर�ु �रं ग
काउं टर मे एक मा� प�रवत�न यह है िक अं ितम ��प­�ॉप का धना�क आउटपु ट पहले ��प­
�ॉप के इनपु ट से जुड़ा होता है । �े ट के िकसी भी वांिछत अनु�म (desired sequence) को
उ�� (generate) करने के िलए एक काउं टर तैयार िकया जा सकता है । �रं ग काउं टर िव�थापन
रिज�र का एक िविश� अनु�योग है। काउं टरों का िडजाइन िव�थापन रिज�र के मा�म से भी िकया
जा सकता है ।

4­िबट �रं ग काउं टर की स� तािलका, िजसमे D ��प­�ॉप मे अतु�कािलक इनपु ट के सहायता से

लॉिजक­1 लोड िकया गया है।

�ॉक ��प­�ॉप आउटपुट

CLK QA QB QC QD
0 0 0 0 1
1 1 0 0 0
2 0 1 0 0
3 0 0 1 0
4 0 0 0 1

456
उपरो� स� तािलका की सहायता से ,4­िबट �रं ग काउं टर की समय आरे ख (a) �े ट आरे ख (b) मे बनाया
गया है ।

(a) समय आरे ख

(b) �े ट आरे ख

�रं ग काउं टर मे कुल �े ट िक सं�ा उपयोग िकए �ए ��प­�ॉप िक सं�ा के बराबर होती है ।

एक �रं ग काउं टर एक च�ीय (circular) िव�थापन रिज�र है , िजसम� �िमक आउटपु ट QD से �िमक
इनपु ट म� जाने वाला िस�ल होता है । �िमक इनपु ट बनाने के िलए J और K इनपु ट को एक साथ कने�
कर, �रं ग काउं टर को 1000 के �ारं िभक मान पर �ीसेट करने के िलए तु�कािलक / अतु�कािलक लोड
इनपु ट का उपयोग करते है । डाटा िव�थापन (data shift) के िलए ��ेक �ॉक प� के बाद रिज�र मे
��प­�ॉप के आउटपु ट की ��थित की जां च कर� । िच� 8.14 मे IC 74195 की फं�न तािलका और
िपन आरे ख और �रं ग काउं टर के �प म� उपयोग िदखाया गया है ।

457
 िच� 8.14: IC 74195 �रं ग काउं टर के �प म�

f
n­िबट �रं ग काउं टर की आउटपु ट आवृित (f) � Hz , जहां n ��प­�ॉप की सं�ा है , और f इनपु ट
n
�ॉक आवृित है ।

7. िव�थापन रिज�र को जॉनसन काउं टर के िलए: जॉनसन काउं टर एक संशोिधत �रं ग काउं टर है ,
िजसमे अं ितम ��प­�ॉप ‘QD‘ से पू रक आउटपु ट को पहले वाले ��प­�ॉप के इनपु ट मे फीड
िकया जाता है ।
इसे इनवट� ड फीडबैक (inverted feedback) काउं टर या ि��े ड �रं ग (twisted ring) काउं टर भी
कहा जाता है। जॉनसन काउं टर को 0000 पर रीसेट कर� और ��ेक �ॉक प� के बाद ��प­
�ॉप के आउटपु ट का �म को दे खकर पु ि� कर� । िच� 8.15 म� जॉनसन काउं टर के �प म� उपयोग
िकए जाने वाले एकीकृत प�रपथ (IC) 74195 को िदखाया गया है।

458
(a) 4 ­ िबट जॉनसन काउं टर का लॉिजक डाया�ाम
�ॉक ��प­�ॉप
आउटपुट
CLK QA QB QC QD
0 0 0 0 0
1 1 0 0 0
2 1 1 0 0
3 1 1 1 0
4 1 1 1 1
5 0 1 1 1
6 0 0 1 1
7 0 0 0 1
8 0 0 0 0
पु नरावृित (repeat)
(b) 4 ­ िबट जॉनसन काउं टर की स� तािलका

(c) 4 ­ िबट जॉनसन काउं टर की �े ट आरे ख

459
 (d) 4­िबट जॉनसन काउं टर की समय आरे ख

िच�8.15: IC 74195 जॉनसन काउं टर के �प म�।

460
 f
n­िबट जॉनसन काउं टर की आउटपु ट आवृित (f) � Hz , जहां n ��प­�ॉप की सं�ा है , और f
2n
इनपु ट �ॉक आवृित है ।

8. िव�थापन रिज�र को �िमक योजक (serial adder):

4­िबट �िमक योजक (serial adder) को िडज़ाइन: हम अनु�िमक लॉिजक (sequential

logic) अवधारणा (concept) का उपयोग कर के चार­िबट �िमक योजक (serial adder) िडज़ाइन
कर सकते ह� । अनु�िमक प�रपथ (sequential circuit) को िनिद� � (specify) करने वाली �े ट
तािलका 8.6 मे सूचीब� है । वत�मान ��थित Q(t) इनपु ट कैरी है । Q(t) वत�मान कैरी को इनपु ट X
और Y के साथ जोड़ा जाता है और आउटपु ट म� योग ‘Sʼ का उ�ादन करने के Q(t+1) की अगली
��थित कैरी आउटपु ट के बराबर होती है । �ान द� िक �े ट तािलका �िवि�याँ पू ण�­योजक स�तािलका
म� �िवि�यों के समान ह� , िसवाय इसके िक इनपु ट कैरी Q (t) वत�मान ��थित है और आउटपु ट कैरी
अब Q (t+1) की अगली ��थित है।

JK ��प­�ॉप का उपयोग करके: JK ��प­�ॉप िजसका आउटपु ट Q (t) का उपयोग

िकया जाता है , तो उ�ेजना तािलका (excitation table) की सहायता से इनपु ट J और K के ��थित
को िनधा� �रत करना आव�क है । यह तािलका 8.6 के अं ितम �ं भ (column) म� िदखाया गया है ।

तािलका 8.6: �िमक योजक के िलए �े ट तािलका (state table for serial adder)
इनपुट्स (inputs) आउटपुट
��प­�ॉप
वत�मान �े ट इनपुट्स अगली�े ट (inputs)
आउटपुट
(present state) (inputs) (next state)

इनपुट कैरी S
X Y आउटपुट कैरी J K
Q(t) (sum)
Q (t � 1)
0 0 0 0 0 0 X
0 0 1 0 1 0 X
0 1 0 0 1 0 X
0 1 1 1 0 1 X
1 0 0 0 1 X 1
1 0 1 1 0 X 0
1 1 0 1 0 X 0
1 1 1 1 1 X 0

K­मैप के सरलीकरण से ��प­�ॉप की इनपु ट और आउटपु ट समीकरण को सरल बनाया गया है

,जो िन�िल�खत है ­
J � X.Y
K � X.Y � X � Y

461
 S�X�Y�Q

िच� 8.16 मे J और K ��प­�ॉप और रिज�र का उपयोग करके �िमक योजक (serial adder)
प�रपथ िदखाया गया है ।

िच� 8.16: J और K ��प­�ॉप का उपयोग करते �ए �िमक योजक सिक�ट (serial adder circuit)

D ��प­�ॉप का उपयोग करके: यिद Q (t) आउटपुट के िलए D ��प­�ॉप का

उपयोग िकया जाता है , तो उ�ेजना तािलका (excitation table) की सहायता से इनपु ट D
की ��थित को िनधा� �रत करना आव�क है । यह तािलका 8.7 के अं ितम �ं भ (column) म�
िदखाया गया है ।

तािलका 8.7 : �िमक योजक के िलए �े ट तािलका (state table for serial adder)
इनपुट्स (inputs) आउटपुट (output)
��प­�ॉप
वत�मान �े ट इनपुट्स अगली�े ट
आउटपुट (inputs)
(present state) (inputs) (next state)
इनपुट कैरी आउटपुट कैरी S
X Y D
Q(t) Q (t � 1) (Sum)
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 0 1 0
0 1 1 1 0 1
1 0 0 0 1 0
1 0 1 1 0 1
1 1 0 1 0 1
1 1 1 1 1 1

462
 k­मैप की सहायता से उपरो� तािलका से ��प­�ॉप की इनपु ट और आउटपु ट
समीकरण को सरल बनाया गया है ,जो िन�िल�खत है ­

D � X.Y � Q.Y � Q.X

S�X�Y�Q

िच� 8.17 मे D ��प­�ॉप, पू ण� योजक और 4­िबट िव�थापन दायाँ रिज�र (shift right
register) का उपयोग करके 4­िबट �िमक योजक प�रपथ (serial adder circuit) िदखाया
गया है।

िच� 8.17: D ��प­�ॉप का उपयोग करते �ए �िमक योजक सिक�ट (serial adder circuit)

463
 हल की गई सम�ाए (Solved problems)

1. िव�थापन रिज�र (shift register) की सहायता से एक अनु�मजिन� (sequence generator)

िडजाइन कीिजये जो अनु�म 1101011 उ�� (generate) करे ?

उ�र
N –िबट के अनु�म को उ�� करने के िलए �ूनतम िकतने ��प­�ॉप की आव�कता होगी को िन�
सू� से �ा� करते है ।
N � 2 n � 1 , जहां , N= अनु�म मे िबट की सं�ा ।
यहाँ , N=7 है , 7 � 2 n � 1 ; n=3.
िदये गए िबट के अनु�मको MSB ��प­�ॉप के आउटपुट Q2, से शु� करते �ये िन� �कार िलखते
है । Q2, Q1, Q0,और Din मे 7 �ॉक प� के बाद िबट के अनु�म को �ॉक प� 1 से जारी रखते है ।

��प­�ॉप SI
�ॉक प� आउटपुट State
Q2 Q1 Q0 Din
1 1 1 1 0 7
2 1 1 1 1 7
3 0 1 1 1 3
4 1 0 1 1 5
5 0 1 0 1 2
6 1 0 1 0 5
7 1 1 0 1 6
SI: serial input put data

उपरो� तािलका मे सारी �े ट अलग­अलग नहीं है , तो तीन ��प­�ॉप से इस अनु�म को उ�� करना
संभव नहीं होगा, इसको हमे चार ��प­�ॉप से जाँ चना होगा, जब तक ��ेक �ॉक प� मे अलग­
अलग �े ट न आ जाय।
��प­�ॉप आउटपुट SI
�ॉक प� State
Q3 Q2 Q1 Q0 Din
1 1 1 1 0 1 14
2 1 1 1 1 0 15
3 0 1 1 1 1 7
4 1 0 1 1 1 11
5 0 1 0 1 1 5
6 1 0 1 0 1 10
7 1 1 0 1 0 13

464
 उपरो� तािलका मे सारी �े ट अलग­अलग है , तो ��प­�ॉप से िडजाइन करना संभव होगा।
उपरो� स� तािलका से आउटपु ट (F) के िलए SOP फॉम� ­
D in � � m(5, 7,10,14) � d (0,1, 2, 3, 4, 6, 8, 9,12)
SOP फॉम� मे k­मैप सरलीकरण िविध �ारा िन�िल�खत �ंजन �पट �ए­

D in � .Q 3 � Q 0

Q1 Q0
00 01 11 10
Q3 Q2

00 x x x
x

01 x 1 1 x

11 x 0 0 1

10 x x 0 1

लॉिजक आरे ख िच� 1 मे बनाया गया है ।

िच�: 1

2. िच� 2 मे 4 ­ िबट SISO िव�थापन रिज�र (shift register) मे �ार� मे डाटा 0110 सं �हीत
(store) है। तीन �ॉक प� के बाद SISO िव�थापन रिज�र (shift register) मे डाटा की ��थित
�ा होगी ?

465
 िच�: 2

उ�र
4­िबट SISO िव�थापन रिज�र (shift register) मे �ार� मे डाटा 0110 सं�हीत (store) है । पहली
�ॉक प� से पहले ��प­�ॉप A के इनपु ट मे ( SI � Q C � Q D � 1 � 0 � 1 ) लॉिजक­1 डाटा आ जाता
है । पहली �ॉक प� के बाद ये डाटा आउटपु ट QA मे , ��प­�ॉप B का QB मे, ��प­�ॉप C का
QC मे, ��प­�ॉप C का QC मे, और D का QD मे। इसी �कार दू सरी और तीसरी प� िलए भी करते
है , िजसे नीचे तािलका मे समझाया गया है ।

इनपुट ��प­�ॉप आउटपुट

�ॉक प� िव�थापन रिज�र
SI � Q C � QD
QA QB QC QD

0 ­ 0 1 1 0
1 1 1 0 1 1
2 0 0 1 0 1
3 1 1 0 1 0

तीन �ॉक प� के बाद िव�थापन रिज�र (shift register) मे डाटा 1010 होगा ।

3. िच� 3 मे िव�थापन रिज�र (shift register) से डाटा का िव�थापन QA से QB से QC से QD की

ओर हो रहा है, �ार� मे ��े क ��प­�ॉप को रीसेट िकया गया है। िकतने �ॉक प� के बाद
��प­�ॉप के आउटपुट म� पुनरावृित होगी ?

िच�: 3
466
 उ�र
4­िबट SISO िव�थापन रिज�र (shift register) मे �ार� मे डाटा 0000 सं�हीत (store) है । पहली
�ॉक प� से पहले ��प­�ॉप A के इनपु ट से ( SI � Q D � Q B � 0 � 0 � 1 ) लॉिजक­1 डाटा आ जाता
है । पहली �ॉक प� के बाद ये डाटा आउटपु ट QA मे , ��प­�ॉप B का QB मे, ��प­�ॉप C का
QC मे, ��प­�ॉप C का QC मे, और D का QD मे। इसी �कार दू सरी और तीसरी प� िलए भी करते है ,
िजसे नीचे तािलका मे समझाया गया है ।

इनपुट ��प­�ॉप आउटपुट

�ॉक प� िव�थापन रिज�र
QA QB QC QD
SI � Q D � QB
0 ­ 0 0 0 0
1 1 1 0 0 0
2 1 1 1 0 0
3 0 0 1 1 0
4 0 0 0 1 1
5 0 0 0 0 1
6 0 0 0 0 0

छटवीं �ॉक प� के बाद िव�थापन रिज�र (shift register) मे डाटा 0000 हो जाता है ।

4. िच� 4 मे 6­िबट SIPO िव�थापन रिज�र (shift register) के ��ेक ��प­�ॉप का आउटपुट
0000 है। तीन �ॉक प� के बाद ��प­�ॉप के आउटपुट मे डाटा �ा होगा ?

िच�: 4

उ�र
6­िबट SIPO िव�थापन रिज�र (shift register) मे �ार� मे डाटा 110101 सं�हीत (store) है । पहली
�ॉक प� से पहले ��प­�ॉप A के इनपु ट से ( SI � Q B � Q D � Q F ) लॉिजक­1 डाटा आ जाता है।

467
 पहली �ॉक प� के बाद सारे डाटा �िमक से िव�थापन (shift) हो जाता है। िजसे नीचे तािलका मे
िदखाया गया है ।
इनपुट ��प­�ॉप आउटपुट
�ॉक प� िव�थापन रिज�र
SI � Q B � Q D � Q F
QA QB QC QD QE QF

0 ­ 1 1 0 1 0 1
1 1 1 1 1 0 1 0
2 1 1 1 1 1 0 1
3 1 0 1 1 1 1 0

5. िच� 5 मे 4­िबट दायाँ िव�थापन रिज�र (shift register) मे 1010 डाटा लोड िकया गया है ।
��े क �ॉक प� के बाद एक­िबट दाई ओर िव�थापन (shift right) होती है। ��ेक िव�थापन
(shift) के बाद रिज�र मे MSB ��प­�ॉप के इनपुट मे नया डाटा आता है। िकतने �ॉक प�
के बाद रिज�र मे �ार��क (initial) डाटा आएगा ?

िच�: 5

उ�र
4­िबट SISO िव�थापन रिज�र (shift register) मे �ार� मे डाटा 1010 सं�हीत (store) है । पहली
�ॉक प� से पहले ��प­�ॉप A के इनपु ट मे ( SI � (Q A � Q B ) � Q C ) लॉिजक­1 डाटा आ जाता है ।
पहली �ॉक प� के बाद ये डाटा आउटपु ट QA मे , ��प­�ॉप B का QB मे, ��प­�ॉप C का QC
मे , ��प­�ॉप C का QC मे, और D का QD मे। इसी �कार दू सरी और तीसरी प� के बाद भी करते है ,
िजसे नीचे तािलका मे समझाया गया है ।
इनपुट ��प­�ॉप आउटपुट
�ॉक प� िव�थापन रिज�र
SI � (Q A � Q B ) � Q C
QA QB QC QD

0 ­ 1 0 1 0
1 1 1 1 0 1
2 0 0 1 1 0
3 0 0 0 1 1
4 0 0 0 0 1
5 1 1 0 0 0
6 0 0 1 0 0
7 1 1 0 1 0

468
 सातवी �ॉक प� के बाद िव�थापन रिज�र (shift register) मे �ार��क डाटा 1010 आ जाता है ।

6. n­िबट �रं ग काउं टर और जॉनसन काउं टर म� –

िकतनी �े ट �योग मे आती है ?
िकतनी �े ट �योग मे नही ं आती है ?
कौन सा MOD काउं टर होगा ?
यिद इनपुट आवृित f हो तो आउटपुट मे आवृित �ा होगी ?

उ�र

n­िबट �रं ग काउं टर म� –

i. n �े ट �योग मे आती है ।

ii. (2n­n) �े ट �योग मे नहीं आती है ।

iii. n­िबट �रं ग काउं टर MOD­n काउं टर होगा।

iv. यिद इनपु ट आवृित f हो तो आउटपु ट मे आवृित f/n होगी।

n­िबट जॉनसन काउं टर म� –

i. 2n �े ट �योग मे आती है ।

ii. (2n­2n) �े ट �योग मे नहीं आती है ।

iii. n­िबट �रं ग काउं टर MOD­2n काउं टर होगा।

iv. यिद इनपु ट आवृित f हो तो आउटपु ट मे आवृित f/2n होगी।

7. 4­िबट �रं ग काउं टर और जॉनसन काउं टर की वत�मान ��थित 0101 हो तो –

िकतनी �े ट �योग मे आती है ?
िकतनी �े ट �योग मे नही ं आती है ?
कौन सा MOD काउं टर होगा ?
यिद इनपुट आवृित f हो तो आउटपुट मे आवृित �ा होगी ?

469
 उ�र

1. 4­िबट �रं ग काउं टर की वत�मान ��थित 0101 हो तो अगली ��थित िन� होंगी –

Q3 Q2 Q1 Q0 ��थित
�ारं भ मे 0 1 0 1
� 1 0 1 0 10
� 0 1 0 1 5
� 1 0 1 0 10

i. 2 �े ट �योग मे आती है ।
ii. 14 �े ट �योग मे नहीं आती है ।
iii. वत�मान ��थित 0101 वाला �रं ग काउं टर MOD­2 काउं टर होगा।
iv. यिद इनपु ट आवृित f हो तो आउटपु ट मे आवृित f/n Hz होगी।

2. 4 ­ िबट जॉनसन काउं टर की वत�मान ��थित 0101 हो तो अगली ��थित िन� होंगी –

Q3 Q2 Q1 Q0 ��थित
�ारं भ मे 0 1 0 1
� 0 0 1 0 2
� 1 0 0 1 9
� 0 1 0 0 4
� 1 0 1 0 10
� 1 1 0 1 12
� 0 1 1 0 6
� 1 0 1 1 11
� 0 1 0 1 5
� 0 0 1 0 2

i. 8 �े ट �योग मे आती है ।
ii. 8 �े ट �योग मे नहीं आती है ।
iii. वत�मान ��थित 0101 वाला जॉनसन काउं टर काउं टर MOD­8 काउं टर होगा।
iv. यिद इनपु ट आवृित f हो तो आउटपु ट मे आवृित f/8 Hz होगी।

470
 �योगा�क (Experiments)

1. D ��प­�ॉप का उपयोग करके 4­िबट दायाँ िव�थापन रिज�र (shift right register) के संचालन
को स�ािपत करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� , एज िट� गर जनरे टर, और िडिजटल म�ीमीटर।

2. घटक (Components):

ICs: दो 7474 (दो, D­टाइप, एज­िट� गर ��प­�ॉप), तीन 7400

डायोड: चार LED 20 mW

िविवध (Miscellaneous): चार �ितरोध 330 Ω/0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs) को उिचत �थान
पर लगाए।
b. िव�थापन रिज�र (shift register) के संयोजन प�रपथ को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
e. बनाए गए लॉिजक प�रपथ के इनपु ट मे उिचत �ॉक प� दे कर आउटपु ट की जाँ च कर� ।
f. उपरो� के िलए स�तािलका तैयार कर� ।

�े�ण (Observation):

1. SISO िव�थापन दायाँ रिज�र(SISO shift right register)

इनपुट (input) आउटपुट (output)
डाटा CLK Q1 Q2 Q3 Q4

2. SIPO िव�थापन दायाँ रिज�र(SIPO shift right register)

इनपुट (input) आउटपुट (output)
CLK Q1 CLK Q1 CLK Q1

471
 3. PISO िव�थापन दायाँ रिज�र (PISO shift right register)
इनपुट (input) आउटपुट (output)
S * डाटा CLK Q1 Q2 Q3 Q4
L

* Shift �S
Load L

4. PIPO िव�थापन दायाँ रिज�र (PIPO shift right register)

इनपुट (input) आउटपुट (output)
CLK Q1 CLK Q1 CLK Q1

प�रणाम (Result): D ­ ��प­�ॉप का उपयोग करके 4­िबट दायाँ िव�थापन रिज�रों (shift right
register) को स�ािपत िकया ।

सावधािनयां (Precautions):

1. प�रपथ म� उपयोग होने वाले सभी एकीकृत प�रपथो (ICs) और गे ट को िडजाइन करने से पहले उनकी जां च
कर ल�।
2. एकीकृत प�रपथो (ICs) के िपन आउट आरे ख को उिचत िडिजटल डाटा सीट से ही दे खे।
3. पावर �ोजे� बोड� मे उपयोग होने वालो घटको की �योग करने से पहले जाँ च कर ले।
4. िकसी भी इनपु ट को खाली (floating) न छोड़� ।

2. रिज�र एकीकृत प�रपथो (ICs) का उपयोग करके 4­िबट दायाँ िव�थापन रिज�र (shift right
register) का स�ापन करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment) :पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

IC: एक IC 7491 (8­िबट �िमक िव�थापन रिज�र (serial shift register), टोटे म पोल आउटपु ट), एक
IC 74164 (समानां तर आउटपु ट के साथ 8­िबट िव�थापन रिज�र (shift register), टोटे म पोल
आउटपु ट), एक IC 74165 (समानां तर इनपु ट के साथ 8­िबट िव�थापन रिज�र, टोटे म पोल आउटपु ट),
एक IC 74195 (4­िबट सवा� ि�क िव�थापन रिज�र(universal shift register).

डायोड: चार LED 20 mW

472
 िविवध (Miscellaneous): चार �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथ को उिचत �थान पर
लगाए।
b. प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को �ै ड­ बोड� पर संयोिजत करे ।
और ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपू ित� उिचत िपनो पर द� ।
c. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
d. बनाए गए लॉिजक प�रपथ के ��प­�ॉप इनपु ट मे डाटा दे कर और �ॉक प� की
सहायता से ��ेक के आउटपु ट की जाँ च कर� ।
e. उपरो� के िलए स�तािलका तैयार कर� ।

�े�ण (Observation):

1. SISO िव�थापन दायाँ रिज�र (SISO shift right register): IC7491 �िमक इन­�िमकआउट
इनपुट (input) ��प­�ॉप आउटपुट (flip­flopoutput)
A B CLK Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
1 1 �
0 X �
X 0 �

2. SIPO िव�थापन दायाँ रिज�र (SIPO shift right register): IC74164 �िमक इन­समानांतर
आउट
इनपुट (input) ��प­�ॉप आउटपुट (flip­flopoutput)
CLR A B CLK Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
0 X X X
1 X X �
1 1 1 �
1 0 X �
1 X 0 �

473
 3. PISO िव�थापन दायाँ रिज�र (PISO shift right register): IC74165 समानांतर इन­�िमक
आउट

इनपुट आं त�रक आउटपुट आउटपुट

input Internal output output
S CLK �िमक समानांतर
CLK QA QB QC QD QE QF QG QH
L inhibit Serial Parallel
0 X X X A TO H a b c d e f g
1 0 0 X X QA0 QB0 QC0 QD0 QE0 QF0 QG0
1 0 � 1 X 1 QAn QBn QCn QDn QEn QFn
1 0 � 0 X 0 QAn QBn QCn QDn QEn QFn
1 1 X X X QA0 QB0 QC0 QD0 QE0 QF0 QG0
Note:

i. a, b, c, d, e, f, g, h are the levels of steady­state inputs at A to H areparallel inputs respectively.

ii. QA0 to QH0 are the levels of Q A to QH respectively, before the indicated steady­state input
condition have been estalblished.
iii. QAn to QHn are the levels of Q A to QH respectively, before the most recent low to high
transition of the clock has been applied.

4. PIPO िव�थापन दायाँ रिज�र (PIPO shift right register): IC 74195 समानांतर स�
समानांतर
इनपुट (input)
िट�िणयां
CLR S CLK J K �िमक इनपुट
L Comments
Serial input
0 X X X X X
1 X 0 X X X
1 0 � X X X
1 1 � 0 0 0
1 1 � 1 1 1

प�रणाम (Result): रिज�र का उपयोग करके दायाँ िव�थापन रिज�र (shift right register) के एकीकृत
प�रपथो का उपयोग कर स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

3. सवा�ि�क िव�थापन रिज�र (universal shift register) IC के सं चालन का स�ापन करना।

आव�क उपकरण / घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

474
 2. घटक (Components):

ICs :एक IC74194 (4­िबट ि�िदशा�क िव�थापन रिज�र (bidirectional shift register))

डायोड: चार­LED 20 mW

िविवध (Miscellaneous): चार­ �ितरोध 330 Ω / 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथ को उिचत �थान पर
लगाए।
b. एकीकृत प�रपथ (IC) को �ै ड­ बोड� पर संयोिजत करे । और एकीकृत प�रपथो (ICs) को
उिचत िवधुत आपू ित� उिचत िपनो पर द� ।
c. आउटपु ट को LED सेउिचत धारा सीिमतअवरोधक (current limiting resistor) केसाथ
जोड़े ।
d. एकीकृत प�रपथो (ICs) के दायाँ िव�थापन (right shift) के �िमक इनपु ट (SI) मे डाटा लोड
करे । और इनपु ट S0=1 और S1 =0 मे सेट करे । ��ेक �ॉक प� के बाद आउटपु ट दे खे।
e. एकीकृत प�रपथ (IC) के बायाँ िव�थापन (left shift) के �िमक इनपु ट (SI) मे डाटा लोड
करे । और इनपु ट S0=0 और S1 =1 मे सेट करे । ��ेक �ॉक प� के बाद आउटपु ट दे खे।
f. एकीकृत प�रपथ (IC) के A ,B C, और D इनपु ट मे डाटा लोड करे । दायाँ िव�थापन (right
shift) के �िमक इनपु ट (SI) =0 एवं बायाँ िव�थापन (left shift) के �िमक इनपु ट (SI) =0
इनपु ट सेट करे । मोड इनपु ट S0=1 और S1 =1 मे सेट करे । ��ेक �ॉक प� के बाद
आउटपु ट दे खे। उपरो� के िलए स�तािलका तैयार कर� ।

�े�ण (Observation):

9. IC 74194 एक 4­िबट सवा�ि�क िव�थापन रिज�र (universal shift register)

इनपुट (inputs)
आउटपुट (outputs)
mode Serial Parallel
CLR CLK
S1 S0 Left Right A B C D QA QB QC QD
0 X X X X X X X X X
1 X X � X X X X X X
1 1 1 � X X a b c d
1 0 1 � X 1 X X X X
1 0 1 � X 0 X X X X
1 1 0 � 1 X X X X X
1 1 0 � 0 X X X X X
1 0 0 X X X X X X X
प�रणाम (Result): सवा� ि�क िव�थापन रिज�र एकीकृत प�रपथ (IC) के संचालन का स�ापन िकया।

475
 सावधािनयां (Precautions): �योग 1 की भां ित।

4. IC­74195 का उपयोग करते �ए 4­िबट �रं ग काउं टर और जॉनसन काउं टर के संचालन को स�ापन
करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

IC: एक­IC74195 (4­िबट समानां तर ए�े स िव�थापन रिज�र)

डायोड: चार­LED 20 mW

िविवध (Miscellaneous): चार­ �ितरोध 330 Ω / 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर।

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs)को उिचत �थान पर
लगाए।
b. IC 74195 को �ै ड­ बोड� पर संयोिजत करे । और एकीकृत प�रपथो (ICs) को उिचत िवधुत
आपू ित� उिचत िपनो पर द� ।
c. आउटपु टको LED सेउिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
d. �रं गकाउं टर :अं ितम ��प­�ॉप का आउटपु ट (QD) पहले ��प­�ॉप के इनपु ट (DA) से
जोड़े । और जॉनसन काउं टर: अं ितम ��प­�ॉप का पू रक आउटपु ट ( (Q D ) पहले ��प­
�ॉप के इनपु ट (DA) से जोड़े ।
e. �रं गकाउं टर: ��प �ॉप के इनपु ट मे बाइनरी नंबर 1000 लोड करे । ��ेक �ॉक प�
के बाद आउटपु ट दे खे। और जॉनसन काउं टर: ��प �ॉप के इनपु ट मे बाइनरी नंबर
0000 लोड करे । ��ेक �ॉक प� के बाद आउटपु ट दे खे।
f. उपरो� के िलए स�तािलका तैयार कर� ।

�े�ण (Observation):

�रं ग काउं टर

इनपुट (input) आउटपुट

(outputs)
S QD �िमक इनपुट Q
CLR CLK QA QB QC
L J K Serial input D

0 X X X X X
1 1 � 1 1 1
1 1 � 0 0 0

476
 2. जॉनसन काउं टर
इनपुट (input) आउटपुट
(outputs)
S QD �िमक इनपुट Q
CLR CLK QA QB QC
L J K Serial input D

0 X X X X X
1 0 � X X 0
1 1 � 1 1 0
1 1 � 1 1 1

प�रणाम (Result): �रं ग और जॉनसन काउं टर के संचालन को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

5. 4­िबट �िमक योजक (serial adder) लॉिजक सिक�ट स�ािपत कर� ।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

IC: एक­IC 7474 (दो, D ��प­�ॉप), एक­IC 7476 (दो, JK मा�र �े व ��प­�ॉप), एक­IC 7491
(8­िबट िव�थापन (shift) रिज�र), एक­IC 7408 (चार, 2­इनपु ट AND गे ट्स), एक­IC 7402 (चार­ 2 ­
इनपु ट NOR गे ट्स), एक­ IC 7486 (चार 2­इनपु ट Ex­OR गे ट्स) ।

डायोड: दो­LED 20 mW

िविवध (Miscellaneous): दो �ितरोध 330 Ω/0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs)को उिचत �थान
पर लगाए।
b. 4­िबट �िमक योजक (serial adder) लॉिजक सिक�टको �ैड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक ICs को उिचत िवधुत आपू ित� उिचत िपनो पर द� ।
d. आउटपु ट को LED सेउिचत धारा सीिमतअवरोधक (current limiting resistor) के साथ
जोड़े ।
g. JK ��प­�ॉप : रिज�र ­1 मे 1100 एवं रिज�र­2 मे 1010 लोड करे । ��ेक �ॉक
प� के बाद आउटपु ट सम (sum) और कैरी (carry) दे खे।

477
 h. D ��प­�ॉप : इनपु ट X और Y और Q(t) मे बाइनरी �म मे इनपु ट दे और ��ेक �ॉक
प� के बाद आउटपु ट सम (sum) और कैरी (carry) दे खे।
e. उपरो� के िलए स�तािलका तैयार कर� ।

�े�ण (Observation):

1. D­��प­�ॉप का उपयोग करके

इनपुट्स (inputs) आउटपुट (output)
वत�मान �े ट इनपुट्स अगली�े ट
आउटपुट
(present state) (inputs) (next state)
इनपुट कैरी
आउटपुट कैरी S
Q(t) X Y Q (t � 1) (Sum)

0 0 0
से
1 1 1

1. JK­��प­�ॉप का उपयोग करके

इनपुट्स (inputs) आउटपुट
वत�मान �े ट इनपुट्स अगली�े ट
आउटपुट
(present state) (inputs) (next state)
आउटपुट कैरी
इनपुट कैरी S
X Y Q (t � 1)
Q(t) sum

0 0 0
से
1 1 1

प�रणाम (Result): 4­िबट �िमक योजक सिक� ट (serial adder circuit) को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

478
 9
अनु�िमक लॉिजक प�रपथ: काउं टरस
Sequential Logic Circuit: Counters

िडिजटल इले��ॉिन� म� काउं टरों का उपयोग िगनती के उदे � से िकया जाता है , वे प�रपथ मे होने वाली िविश�
घटना (specific event) को िगन सकते है । काउं टर िडजाइन के आधार पर िकसी भी िनि�त �म (fixed
sequence) का पालन कर सकता है। काउं टर अिनवाय� �प से एक रिज�र है जो, �े ट्स के पू व� िनधा� �रत
अनु�म (predetermined sequence of states) से गु जरता है । �ॉक प�ों की िगनती (clock pulse count)
करने वाली यु �� को काउं टर कहते ह�। यह कुछ ��प �ॉप का समूह होता ह� , जो �ॉक िस�ल �ारा काउं टर
�ॉक प�ों की गणना करता ह�।

काउं टर एक अनु�िमक लॉिजक प�रपथ (sequential logic circuit) ह� , िजसका सबसे �ापक अनु�योग ह�। जैसे
िकसी चौरहे से जाने वाले वाहनो की सं�ा की गणना, िचिक�ा और औ�ोिगक अनु�योगों (medical and
industrial applications) मे उ�ािदत भागो या उ�ादों की सं�ा की गणना करने, आिवत� (frequency) तथा
आवत�काल (time period) के मापन के िलए िकया जाता है। इ�े समा�तः JK, और ‘Tʼ ��प �ॉप की मदद से
िडजाइन िकया जाता ह� । आमतौर पर काउं टर को दो भागो मे बां टा गया ह�। व� िन�वत ह� –

1. अतु�कािलक/ तरं ग /किम�क काउं टर (asynchronous / ripple / series counter)

2. तु�कािलक / समाना�र काउं टर (synchronous / parallel counter)

9.1 अतु�कािलक काउं टर (Asynchronous Counters)

अतु�कािलक काउं टर मे �योग िकए जाने वाले ��ेक ��प­�ॉप को टॉगल (toggle) मोड मे रखा जाता ह� ,
और पहले वाले ��प­�ॉप का आउटपु ट उसके अगले वाले ��प­�ॉप के �ॉक इनपु ट पर िदया जाता
ह� ।अतु�कािलक काउं टर मे �ॉक िस�ल पहले वाले ��प­�ॉप (LSB) के �ॉक इनपु ट पर दी जातीह� । िच�
9.1 म� 4­िबट अतु�कािलक अप काउं टर का लॉिजक आरे ख ह� , िजसमे JK ��प­�ॉप का उपयोग िकया गया
ह� । लेिकन हम ‘Tʼ ��प­�ॉप और D ��प­�ॉप का भी उपयोग टॉगल (toggle) मोड के साथ कर सकते ह� ।

अतु�कािलक काउं टर को किम�क या तरं ग (ripple) काउं टर भी कहा जाता ह� �ोिक इसमे �ॉक िस�ल
��ेक ��प �ॉप को किम�क (series) �प मे दी जाती ह� , एक ��प­�ॉप का आउटपु ट दू सरे ��प �ॉप
के �ॉक इनपु ट म� िदया जाता ह�। 4­ िबट के काउं टर िडजाइन करने के िलए 4 ��प­�ॉप की आव�कता
होगी। इसका मतलब काउं टर मे िजतने िबट् स होंगे उतने ही ��प­�ॉप की काउं टर को आव�कता होगी।

�रपल काउं टर संचालन म�, सरल और साधारण ह� और इसके िडजाइन के िलए �ूनतम हाड� वेयर की आव�कता
होती ह�। हालाँ िक, इसकी काय� करने की गित सीमा कम होती ह� ।

479
 9.1.1 अतु�कािलक अप काउं टर (Asynchronous Up Uounter)

िच� 9.1 मे 4­िबट �रपल अप काउं टर का लॉिजक प�रपथ ह� , जहां JK ��प­�ॉप को टॉगल मोड़ मे रखकर
ऋणा�क एज िट� ग�रं ग (negative edge triggering) से िट� गर िकया गया ह� । काउं टर मे पहले वाले ��प­
�ॉप को �ॉक प� दी जाती ह� , जो इनपु ट आवृित (input frequency) को िडवाइड­ बाइ­ दो (MOD­2) करने
के कारण इसे LSB ��प­�ॉप, और अंितम वाले ��प­�ॉप को MSB ��प­�ॉप कहते ह� । �ॉक इनपु ट
ऋणा�क एज िट� ग�रं ग (negative edge triggering) ह� , और पहले वाले JK ��प­�ॉप के धना�क आउटपु ट
(Q) को अगले वाले ��प­�ॉप के �ॉक इनपु ट से जोड़कर आउटपु ट को QD QC QB QAलेने से एक अप काउं टर
बनाया गया ह� , यिद हम पू रक आउटपु ट Q D , Q C , Q B , Q A से डाउन काउं टर बनाया जा सकता ह� ।

िच� 9.1: 4­िबट अतु�कािलक अप काउं टर JK ��प­�ॉप, ऋणा�क एज िट� ग�रं ग

िच� 9.2 मे JK ��प­�ॉप को टॉगल मोड़ मे रखकर �ॉक की धना�क एज िट� ग�रं ग (positive edge
triggering) से िट� गर िकया गया ह� ।और पहले JK ��प­�ॉप के ऋणा�क आउटपु ट ( Q ) को अगले वाले
��प­�ॉप के �ॉक इनपु ट से जोड़कर आउटपु ट को QD QC QB QAसे दे खने पर एक अप काउं टर बनाया गया
ह� , और Q D , Q C , Q B , Q A लेने से एक डाउन काउं टर बनाया जाता ह� ।

िच� 9.3 मे D ��प­�ॉप को टॉगल मोड़ मे रखकर �ॉक को ऋणा�क एज िट� ग�रं ग (negative edge
triggering) से िट� गर िकया गया ह� । यिद �ॉक इनपु ट ऋणा�क एज िट� ग�रं ग (negative edge etriggering)
हो, तो पहले वाले D ��प­�ॉप के Q आउटपु ट को अगले वाले ��प­�ॉप के �ॉक इनपु ट से जोड़कर
आउटपु ट को QD QC QB QAलेने से एक अप काउं टर बनाया गया ह� , और Q D , Q C , Q B , Q A से एक डाउन काउं टर
बनाया जा सकता ह�।

480
 िच� 9.2: 4­िबट अतु�कािलक अप काउं टर JK ��प­�ॉप, धना�क एज िट� ग�रं ग

िच� 9.3: 4­िबट अतु�कािलक अप काउं टर D ��प­�ॉप, ऋणा�क एज िट� ग�रं ग

अतु�कािलक अप काउं टर का संचालन (Operation of Asynchronous Up Counter)

1. �ारं भ म� सभी ��प­�ॉप को टॉगल मोड़ मे रखकर (J=K=1)अतु�कािलक रीसेट इनपु ट ( CLR � 0 )
दे कर रीसेट िकया जाता ह� ।रीसेट करने के बाद अतु�कािलक सेट / रीसेट इनपु ट को लॉिजक­1 कर दे ते
ह� ।

2. जैसे ही पहली ऋणा�क एज िट� ग�रं ग (negative edge triggering) ��प­�ॉप ‘Aʼ को दी जाती ह� ,
��प­�ॉप ‘Aʼ टॉगल के कारण आउटपु ट ( QA ) लॉिजक­0 से लॉिजक­1 हो जाता ह�। पहले ��प­
�ॉप का आउटपु ट (QA) दू सरे ��प­�ॉप ‘Bʼ के �ॉक इनपु ट से जुड़ा होता ह� , तो ‘Bʼ के �ॉक इनपु ट

481
 लॉिजक­1 �े ट मे आ जाता ह� , इसिलए ��प­�ॉप ‘Bʼ के आउटपु ट मे कोई प�रवत�न नहीं होगा, वह
अपनी वत�मान ��थित मे ही रहे गा। इसी �कार ��प­�ॉप C, D के आउटपु ट मे भी कोई प�रवत�न नहीं
होता ह�। पहली ऋणा�क एज िट� ग�रं ग (negative edge triggering) के बाद ��प ��प (D, C, B ,A)
के आउटपु ट 0000 से 0001 होगा।

3. दू सरी ऋणा�क एज िट� ग�रं ग (negative edge triggering) आने पर, ��प­�ॉप ‘Aʼ िफर से टॉगल
हो जाता ह� , और वह लॉिजक­1 से लॉिजक­0 हो जाएगा। आउटपु ट (QA) मे प�रवत�न ��प­�ॉप ‘Bʼ के
िलए ऋणा�क एज िट� ग�रं ग (negative edge triggering) के �प मे काय� करता ह� । तो ��प ‘Bʼ भी
टॉगल होगा , और QB लॉिजक­1 हो जाएगा। ��प­�ॉप C, D के आउटपु ट मे कोई प�रवत�न नहीं होगा।
दू सरी ऋणा�क एज िट� ग�रं ग (negative edge triggering) के बाद ��प­�ॉप (D, C, B, A) के
आउटपु ट 0001 से 0010 हो जाएगा।

4. तीसरी ऋणा�क एज िट� ग�रं ग (negative edge triggering) आने पर, ��प­�ॉप ‘Aʼ िफर से टॉगल
हो जाता ह� और लॉिजक­0 से लॉिजक­1 हो जाता ह� । चूंिक यह एक धना�क प�रवत�न ह� , इसिलए ��प­
�ॉप ‘Bʼ इस पर �िति�या नहीं करता ह� , और िन��य रहता ह� । तो ��प­�ॉप ‘Bʼ नहीं बदलता ह� वह
अपनी वत�मान ��थित ( लॉिजक­1) मे ही रहता ह� । ��प­�ॉप C, D के आउटपु ट मे कोई प�रवत�न नहीं
होगा। तीसरी ऋणा�क एज िट� ग�रं ग (negative edge triggering) के बाद ��प­�ॉप (D, C, B, A)
के आउटपु ट 0010 से 0011 हो जाएगा।

5. चौथी ऋणा�क एज िट� ग�रं ग (negative edge triggering) आने पर, ��प­�ॉप ‘Aʼ िफर से टॉगल हो
जाता ह� और लॉिजक­1 से लॉिजक­0 हो जाता ह�। चूंिक यह एक ऋणा�क प�रवत�न ह� , इसिलए ��प­
�ॉप ‘Bʼ भी टॉगल होकर लॉिजक­0 हो जाता ह�। अब ��प­�ॉप C, टॉगल होकर लॉिजक­0 से
लॉिजक­1 हो जाता ह� । ‘Dʼ के आउटपु ट मे अभी भी कोई प�रवत�न नहीं होगा। चौथी ऋणा�क एज
िट� ग�रं ग (negative edge triggering) के बाद ��प­�ॉप (D, C, B, A) का आउटपु ट 0011 से 0100
होगा।

6. इस �कार हम कह सकते ह� िक ��प­�ॉप ‘Aʼ ��ेक ऋणा�क एज िट� ग�रं ग (negative edge
triggering) आने पर टॉगल हो रहा ह� । ��प­�ॉप ‘Bʼ ��ेक दो ऋणा�क एज िट� ग�रं ग (negative
edge triggering) आने पर टॉगल हो रहा ह� । ��प­�ॉप ‘Cʼ ��ेक चार ऋणा�क एज िट� ग�रं ग
(negative edge triggering) आने पर टॉगल हो रहा ह� , और ��प­�ॉप ‘Dʼ ��ेक आठ ऋणा�क
एज िट� ग�रं ग (negative edge triggering) आने पर टॉगल होगा ।

तािलका 9.1 मे 4­िबट �रपल अप काउं टर से गणना (count) को दशा� या गया ह�। िच� 9.4 मे 4­िबट
�रपल अप काउं टर का समय आरे ख (timing diagram) ह� । एक काउं टर के आउटपु ट �े टो की सं�ा
को मापांक के �प म� जाना जाता ह�।चार ��प­�ॉप वाले एक �रपल काउं टर की िगनती 0 से 15 तक हो
सकती ह� ,इसिलए, इसे मॉड­16 काउं टर के �प म� जाना जाता ह� । छ: ��प­�ॉप वाले काउं टर की
िगनती 0 से 63 तक होती ह� , िजसे मॉड­64 काउं टर कहते ह�।

482
 िच� 9.4: चार­ िबट अतु�कािलक (�रपल) काउं टर

तािलका 9.1: चार िबट अतु�कािलक काउं टर

�ॉक ��प­�ॉप आउटपुट िगनती

CLK QD QC QB QA Count
Initial 0 0 0 0 0
� 0 0 0 1 1
� 0 0 1 0 2
� 0 0 1 1 3
� 0 1 0 0 4
� 0 1 0 1 5
� 0 1 1 0 6
� 0 1 1 1 7
� 1 0 0 0 8
� 1 0 0 1 9
� 1 0 1 0 10
� 1 0 1 1 11
� 1 1 0 0 12
� 1 1 0 1 13
� 1 1 1 0 14
� 1 1 1 1 15

JK / T ��प­�ॉप को टॉगल मोड मे रखकर अतु�कािलक अप काउं टर दो तरह से िडजाइन िकया जा सकता
ह� ­

483
 1. यिद पहले वाले ��प­�ॉप की �ॉक इनपु ट धना�क एज िट� ग�रं ग (positive edge triggering) हों,

(i) तो पहले JK ��प­�ॉप के पू रक आउटपु ट ( Q ) को अगले वाले ��प­�ॉप के �ॉक इनपु ट

से जोड़कर आउटपु ट को QD QC QB QAलेने से एक अप काउं टर बनाया जा सकता ह� ।

(ii) JK ��प­�ॉप के आउटपु ट (Q) को अगले वाले ��प­�ॉप के �ॉक इनपु ट से जोड़कर
आउटपु ट को Q D , Q C , Q B , Q A लेने से एक अप काउं टर बनाया जा सकता ह� ।

2. यिद पहले वाले ��प­�ॉप की �ॉक इनपु ट ऋणा�क एज िट� ग�रं ग (negative edge triggering)
हो,

(i) तो पहले वाले JK ��प­�ॉप के आउटपु ट (Q) को अगले वाले ��प­�ॉप के �ॉक इनपु ट से
जोड़कर आउटपु ट को QD QC QB QAलेने से एक अप काउं टर बनाया जा सकता ह�।

(ii) तो पहले JK ��प­�ॉप के पू रक आउटपु ट ( Q ) को अगले वाले ��प­�ॉप के �ॉक इनपु ट

से जोड़कर आउटपु ट को Q D , Q C , Q B , Q A लेने से एक अप काउं टर बनाया जा सकता ह� ।

9.1.2 अतु�कािलक डाउन काउं टर (Asynchronous Down Counter)

िच� 9.5 से 9.7 तक मे 4­िबट �रपल डाउन काउं टर के प�रपथ को िडजाइन िकया गया ह� , जहां िच� 9.5 मे JK
��प­�ॉप को टॉगल मोड़ मे रखकर ऋणा�क एज िट� ग�रं ग (negative edge triggering) से िट� गर िकया
गया ह� ।

िच� 9.5: 4­िबट अतु�कािलक डाउन काउं टर JK ��प­�ॉप, ऋणा�क एज िट� ग�रं ग

484
िच� 9.6 मे JK ��प­�ॉप को टॉगल मोड़ मे रखकर धना�क एज िट� ग�रं ग (positive edge triggering) से
िट� गर िकया गया ह� ।

िच� 9.6: 4­िबट अतु�कािलक डाउन काउं टर JK ��प­�ॉप, धना�क एज िट� ग�रं ग

जहां िच� 9.7 मे D ��प­�ॉप को टॉगल मोड़ मे रखकर ऋणा�क एज िट� ग�रं ग (negative edge
triggering) से िट� गर िकया गया ह� ।

िच� 9.7: 4­िबट अतु�कािलक डाउन काउं टर D ��प­�ॉप, ऋणा�क एज िट� ग�रं ग

अतु�कािलक डाउन काउं टर का सं चालन (Operation of Asynchronou Down Counter)

1. �ारं भ म� सभी ��प­�ॉप को अतु�कािलक रीसेट इनपु ट ( CLR � 0 ) दे कर रीसेट िकया जाता ह� । िफर
दोनों अतु�कािलक इनपु ट को लॉिजक­1 मे िश� कर दे ते ह� । िजससे काउं टर आगे की गणना कर सके।

485
 2. जैसे ही पहली ऋणा�क एज िट� ग�रं ग (positive edge triggering) ��प­�ॉप ‘Aʼ पर लागू होती ह� ,
��प­�ॉप ‘Aʼ टॉगल हो जाता ह� , और आउटपु ट QA लॉिजक­0 से लॉिजक­1 हो जाएगा। पहले ��प­
�ॉप का आउटपु ट Q A दू सरे ��प­�ॉप ‘Bʼ के �ॉक इनपु ट से जुड़ा ह� , तो इसे ऋणा�क एज
िट� ग�रं ग (negative edge triggering) के �प मे माना जाता ह� । इसिलए ��प­�ॉप ‘Bʼ टॉगल हो
जाता ह� , और Q B आउटपु ट लॉिजक­0 से लॉिजक­1 हो जाएगा। इसी �कार ��प­�ॉप C, D के
आउटपु ट Q C और Q D आउटपु ट लॉिजक­0 से लॉिजक­1 हो जाय� गे। पहली ऋणा�क एज िट� ग�रं ग
(negative edge triggering) के बाद ��प­�ॉप (D C B A) के आउटपु ट 0000 से 1111 हो जाएं गे ।

3. दू सरी ऋणा�क एज िट� ग�रं ग (negative edge triggering) आने पर, ��प­�ॉप ‘Aʼ िफर से टॉगल
करता ह� और लॉिजक­1 से लॉिजक­0 हो जाएगा। आउटपु ट QA मे प�रवत�न ��प­�ॉप ‘Bʼ के िलए
ऋणा�क एज िट� ग�रं ग (negative edge triggering) के �प मे काय� करता ह�। पहले ��प­�ॉप का
आउटपु ट Q A दू सरे ��प­�ॉप ‘Bʼ के �ॉक इनपु ट से जुड़ा ह� , तो इसे धना�क एज िट� ग�रं ग
(positive edge etriggering) के �प मे माना जाता ह�। इसिलए ��प­�ॉप B कोई प�रवत�न नहीं
होगा। इसी �कार ��प­�ॉप C, D के आउटपु ट Q C और Q D मे भी कोई बदलाव नहीं होगा �ोिक
इसके �ॉक इनपु ट मे धना�क एज िट� ग�रं ग (positive edge triggering) ह� । दू सरी ऋणा�क एज
िट� ग�रं ग (negative edge triggering) के बाद ��प­�ॉप (D C B A) के आउटपु ट 1111 से 1110 हो
जाएं गे ।

4. तीसरी ऋणा�क एज िट� ग�रं ग (negative edge triggering) आने पर, ��प­�ॉप ‘Aʼ िफर से टॉगल
हो जाता ह� और लॉिजक­0 से लॉिजक­1 हो जाता ह� । पहले ��प­�ॉप का आउटपु ट Q A दू सरे ��प­
�ॉप ‘Bʼ के �ॉक इनपु ट से जुड़ा ह� , तो इसे ऋणा�क एज िट� ग�रं ग (positive edge etriggering) के
�प मे माना जाता ह� । इसिलए ��प­�ॉप ‘Bʼ टॉगल करता ह� और लॉिजक­1 से लॉिजक­0 हो जाएगा।
इसी �कार ��प­�ॉप C, D के आउटपु ट Q C और Q D मे भी कोई बदलाव नहीं होगा �ोिक इसके
�ॉक इनपु ट मे धना�क एज िट� ग�रं ग (positive edge triggering) ह� । दू सरी ऋणा�क एज िट� ग�रं ग
(negative edge triggering) के बाद ��प­�ॉप (D C B A) के आउटपु ट 1110 से 1101 हो जाएं गे ।

5. चौथी ऋणा�क एज िट� ग�रं ग (negative edge triggering) आने पर, ��प­�ॉप ‘Aʼ िफर से टॉगल हो
जाता ह� और लॉिजक­1 से लॉिजक­0 हो जाता ह� । पहले ��प­�ॉप का आउटपु ट Q A दू सरे ��प­
�ॉप ‘Bʼ के �ॉक इनपु ट से जुड़ा ह� , तो इसे धना�क एज िट� ग�रं ग (positive edge triggering) के
�प मे माना जाता ह� । इसिलए ��प­�ॉप ‘Bʼ कोई प�रवत�न नहीं होगा। इसी �कार ��प­�ॉप C, D
के आउटपु ट Q C और Q D मे भी कोई बदलाव नहीं होगा, �ोिक इसके �ॉक इनपु ट मे धना�क एज
िट� ग�रं ग (positive edge triggering) ह�। चौथी ऋणा�क एज िट� ग�रं ग (negative edge triggering)
के बाद ��प­�ॉप के आउटपु ट 1101 से 1100 होगा।

6. इसी �कार हम कह सकते ह� िक ��प­�ॉप ‘Aʼ ��ेक ऋणा�क एज िट� ग�रं ग (negative edge
triggering) आने पर टॉगल हो रहा ह� । ��प­�ॉप ‘Bʼ ��ेक दो ऋणा�क एज िट� ग�रं ग (negative
486
edge triggering) आने पर टॉगल हो रहा ह� । ��प­�ॉप ‘Cʼ ��ेक चार ऋणा�क एज िट� ग�रं ग
(negative edge triggering) आने पर टॉगल हो रहा ह� , और ��प­�ॉप ‘Dʼ ��ेक आठ ऋणा�क
एज िट� ग�रं ग (negative edge triggering) आने पर टॉगल होगा ।
तािलका 9.2, 4­िबट �रपल डाउन काउं टर से गणना को दशा� या गया ह� । िच� 9.8 मे 4­िबट �रपल डाउन
काउं टर का समय आरे ख (timing diagram) ह� ।

तािलका 9.2: चार िबट अतु�कािलक डाउन काउं टर

�ॉक ��प­�ॉप आउटपुट िगनती

CLK QD QC QB QA Count
0 0 0 0 0
� 1 1 1 1 15
� 1 1 1 0 14
� 1 1 0 1 13
� 1 1 0 0 12
� 1 0 1 1 11
� 1 0 1 0 10
� 1 0 0 1 9
� 1 0 0 0 8
� 0 1 1 1 7
� 0 1 1 0 6
� 0 1 0 1 5
� 0 1 0 0 4
� 0 0 1 1 3
� 0 0 1 0 2
� 0 0 0 1 1
� 0 0 0 0 0

िच� 9.8: 4­िबट अतु�कािलक डाउन काउं टर समय आरे ख

487
JK / T ��प­�ॉप को टॉगल मोड मे रखकर अतु�कािलक डाउन काउं टर दो तरह से िडजाइन िकया जा सकता
ह� ­

1. यिद ��प­�ॉप की �ॉक इनपु ट धना�क एज िट� ग�रं ग (positive edge triggering) हों,

(iii) तो पहले JK ��प­�ॉप के आउटपु ट (Q) को अगले वाले ��प­�ॉप के �ॉक इनपु ट से
जोड़कर आउटपु ट को QD QC QB QA लेने से एक डाउन काउं टर बनाया जा सकता ह� ।

(iv) JK ��प­�ॉप के पू रक आउटपु ट ( Q ) को अगले वाले ��प­�ॉप के �ॉक इनपु ट से

जोड़कर आउटपु ट को Q D , Q C , Q B , Q A लेने से एक डाउन काउं टर बनाया जा सकता ह� ।

2. यिद �ॉक इनपु ट ऋणा�क एज िट� ग�रं ग (negative edge triggering) हो,

(iii) तो पहले वाले JK ��प­�ॉप के पू रक आउटपु ट ( Q ) को अगले वाले ��प­�ॉप के �ॉक

इनपु ट से जोड़कर आउटपु ट को Q D , Q C , Q B , Q A लेने से एक डाउन काउं टर बनाया जा सकता
ह� ।

(iv) तो पहले JK ��प­�ॉप के आउटपु ट (Q) को अगले वाले ��प­�ॉप के �ॉक इनपु ट से
जोड़कर आउटपु ट को QD QC QB QA लेने से एक डाउन काउं टर बनाया जा सकता ह� ।

िन� तािलका मे अतु�कािलक अप और डाउन काउं टर के िडजाइन करने के संबंधो को समझाया गया
ह� ।

��प­�ॉप के आउटपुट काउं टर काउं ट

�ॉक इनपुट अगले वाले ��प­�ॉप के धना�क आउटपुट ऋणा�क आउटपुट
�ॉक इनपुट से (Q) ( Q)
धना�क एज िट� ग�रं ग धना�क आउटपुट (Q) डाउन काउं टर अप काउं टर

धना�क एज िट� ग�रं ग ऋणा�क आउटपुट ( Q ) अप काउं टर डाउन काउं टर

ऋणा�क एज िट� ग�रं ग धना�क आउटपुट (Q) डाउन काउं टर अप काउं टर

ऋणा�क एज िट� ग�रं ग ऋणा�क आउटपुट ( Q ) अप काउं टर डाउन काउं टर

JK ��प­�ॉप से बने काउं टर प�रपथ जहां ��ेक �ॉक इनपु ट िपछले ��प­�ॉप के आउटपु ट से
अपनी प� को �गट करता ह� , मे हमेशा �रपल �भाव (ripple effect) रहता ह� , जहां िगनती अनु�म के
कुछ चरणों के बीच गलत आउटपु ट गणना उ�� होती ह� , जैसे िच� 9.9. मे िदखाया गया ह� ।

488
 िच�: 9.9

यिद हम 0111 से 1000 के सं�मण (transition) के दौरान इस �भाव को करीब से दे खते ह� तो हम दे ख

रहे ह� िक �रपल �भाव होने वाली कम समय अविध मे उ�� गलत आउटपु ट गणनाएँ होंगी।

9.1.3 अतु�कािलक अप / डाउन काउं टर (Asynchronous Up / Down Counter)

उपरो� अलग­अलग अप और डाउन अतु�कािलक काउं टर को हम एक िनयं �ण इनपु ट �ारा एक साथ

िडजाइन कर बना सकते ह� । िच� 9.10 मे 4­िबट अतु�कािलक अप / डाउन काउं टर को िडजाइन िकया
गया ह� ।

िच� 9.10: 4­िबट अतु�कािलक अप / डाउन काउं टर

489
अतु�कािलक अप / डाउन काउं टर का सं चालन: �ारं भ म� सभी ��प­�ॉप को अतु�कािलक रीसेट इनपु ट
( CLR � 0 ) दे कर रीसेट िकया जाता ह� । रीसेट करके इसे काउं ट मोड मे लाना होता ह� । इसके बाद िनयं �ण
इनपु ट ( Up Down ) की सहायता से अप और डाउन काउं टर बनाया गया ह�। िनयं �ण इनपु ट ( Up Down ) को
लॉिजक­1 दे ने से अतु�कािलक अप/डाउन काउं टर अप काउं टर की तरह काय� करे गा, और िनयं �ण इनपु ट
( Up Down ) को लॉिजक­0 दे ने से अतु�कािलक अप/डाउन काउं टर डाउन काउं टर की तरह काय� करे गा।
अप/डाउन काउं टर ,अप या डाउन काउं टर की तुलना मे धीमा ह� , �ोिक इसके �सार िवलंब मे NAND गे ट
नेटवक� का अित�र� �सार िवलंब जुड़ जाएगा।

9.1.4 अतु�कािलक ट� नकेटे ड काउं टर (Asynchronous Truncated Counter)

हम जानते ह� िक n­िबट अतु�कािलक काउं टर अिधकतम N=2n �ॉक प� िक गणना कर सकता ह� , जहां n
��प­�ॉप की सं�ा ह�। इसे MOD­N काउं टर के नाम से भी जाना जाता ह� । उदाहरण के िलए 3­िबट काउं टर,
सामा�त: 000 से 111 (डे िसमल 0 से 7 ) तक की गणना करता ह� । इसमे 0 से 7 तक कुल 8 �े ट होती ह� ,
इसिलए इसे मोड­8 काउं टर के नाम से भी जाना जाता ह�। अतु�कािलक काउं टर िजसम� अनु�मों (sequence)
को कम कर िदया जाता ह� , को ट� नकेटे ड अनु�म (truncated sequence) कहते ह� । इनका िव�ास
(configuration) इस तरह से बनाया जाता ह� की काउं टर पू व�­का��गर मान पर �यं को रीसेट कर दे , और
अनुकम� को कम कर दे । िज�े हमे ��प­�ॉप के अतु�कािलक रीसेट इनपु ट की सहायता से बना सकते ह� ।
िजसे िन�वत समझाया गया ह� ­

1. मोड­6 काउं टर
िच� 9.11 से 9.14 मे मोड­6 अतु�कािलक काउं टर का लॉिजक आरे ख, �े ट आरे ख और समय आरे ख ह� । िच�
9.11 मे अतु�कािलक रीसेट इनपु ट सि�य उ� (active high ह� , इसे लॉिजक­1 दे ने से ��प­�ॉप रीसे ट
होगा।

िच� 9.11: मोड­6 अतु�कािलक काउं टर D ��प­�ॉप से

490
 िच� 9.12: मोड­6 अतु�कािलक काउं टर का �े ट आरे ख

तािलका 9.3: मोड ­6 अतु�कािलक अप काउं टर

��प­�ॉप आउटपुट रीसे ट लॉिजक का आउटपु ट
�ॉक
QC QB QA Y
� 0 0 0 0
� 0 0 1 0
� 0 1 0 0 मा� �े ट
� 0 1 1 0
� 1 0 0 0
� 1 0 1 0
� 1 1 0 1 अमा� �े ट
� 1 1 1 1

उपरो� तािलका से �� ह� िक रीसेट संयोजन प�रपथ (circuit) का आउटपु ट �े ट ‘0ʼ से ‘5ʼ तक लॉिजक­1 ह�,
और �े ट 6 , 7 के िलए लॉिजक­0 ह� । k­मैप सरलीकरण िविध �ारा हम मोड­6 �रपल काउं टर के िलए िन�िल�खत
�ंजन �ा� �ये ,

Y � QC � QB

िच� 9.11 मे, मोड­6 अतु �कािलक अप काउं टर को िजसे 2­इनपु ट NAND गे ट की सहायता से रीसेट िकया
गया ह� ।

QBQA 00 01 11 10
QC
0 0 0 0 0
1 0 0 1 1

491
िच� 9.13 मे अतु�कािलक रीसेट इनपु ट सि�य (active low) ह� , इसे लॉिजक­0 दे ने से ��प­�ॉप रीसेट
होगा।

िच� 9.13: मोड­6 अतु�कािलक अप काउं टर JK ��प­�ॉप से

िच� 9.14: मोड ­6 अतु�कािलक काउं टर समय आरे ख

2. अतु�कािलक दशक काउं टर (Asynchronous Decade Counter) / MOD­10 counter)

एक अतु�कािलक दशक काउं टर मे दस �े ट होती ह� , जो 0000 से 1001 तक िगनती िगन सकता ह� , िजस
कारण इसे मॉड­10 काउं टर या BCD काउं टर के �प म� भी जाना जाता ह�। शेष �े ट 1010 से 1111 तक
अमा� होती ह� । मा� �े ट के संयोजन प�रपथ को िडजाइन करने के िलए, िन�िल�खत स� तािलका और k­
मै प �ारा बनाया जाता ह� ।

िडज़ाइन 1:

i. कुल िकतने ��प­�ॉप की आव�कता होगी:

सू� 2n ≥ N, जहां , n ��प­�ॉप की सं�ा , और N कुल मा� �े टो की सं�ा ह� ।

492
 यहाँ कुल मा� �े ट N=10 ह� , तो 2n ≥ N के अनुसार n=4 होना चािहए। या काउं टर का उ� मान 9
(1001) ह� , तो अतु�कािलक दशक काउं टर को बनाने के िलए 4 ��प­�ॉप की आव�कता
होगी।
ii. समा�तः काउं टर िडजाइन करने के िलए ‘JKʼ या ‘Tʼ ��प­�ॉप की आव�कता होती ह� ।
iii. अतु�कािलक दशक काउं टर मा� �े ट की स� तािलका, तािलका 9.4 मे बनाई गई ह� ।

तािलका 9.4: दशक काउं टर का �म

�ॉक ��प­�ॉप आउटपुट िगनती रीसे ट लॉिजक

�े ट
CLK QD QC QB QA Count CLR
Initial 0 0 0 0 0 1
� 0 0 0 1 1 1
� 0 0 1 0 2 1
� 0 0 1 1 3 1
� 0 1 0 0 4 1
मा�
� 0 1 0 1 5 1
� 0 1 1 0 6 1
� 0 1 1 1 7 1
� 1 0 0 0 8 1
� 1 0 0 1 9 1
� 1 0 1 0 10 0
� 1 0 1 1 11 0
� 1 1 0 0 12 0
अमा�
� 1 1 0 1 13 0
� 1 1 1 0 14 0
� 1 1 1 1 15 0

iv. उपरो� स� तािलका से , हम k­मैप सरलीकरण िविध �ारा िन� अिभ��� �ा� करते ह� ।
CLR � Q D � Q C .Q B

v. उपरो� अिभ��� को अतु�कािलक दशक काउं टर के िलए लॉिजक आरे ख िच� 9.15 मे और
समय आरे ख िच� 9.16 मे बनाया गया ह� । ।

493
 िच� 9.15: 4­िबट अतु�कािलक (�रपल) दशक काउं टर,

िच� 9.16: 4­िबट अतु�कािलक दशक काउं टर का समय आरे ख

िडज़ाइन 2:

इस िडजाइन मे हम अतु�कािलक दशक काउं टर की पहली अमा� �े ट (1010) िमलते ही या मा� की

अं ितम �े ट (1001) के बाद अगली �ॉक प� के बाद ��प­�ॉप को रीसेट कर दे ते ह� । िच� 9.17, एवं
9.18 म� पहली अमा� �े ट (1010) के बाद ��प­�ॉप रीसेट िदखाया गया ह� । िच� 9.19 म� अं ितम मा�
�े ट (1001) के बाद अगली �ॉक प� के बाद ��प­�ॉप रीसेट िदखाया गया ह� । इसका �योग करने पर
अतु�कािलक काउं टर मे अमा� �े ट 10 से 15 को छोड़ िदया जाता ह�। यह इसिलए संभव ह� , �ोंिक
�ॉक की नौ प� के ठीक बाद, यह अपना रीसेट सि�य (active low) िस�ल उ�� करता ह� और
494
��प­�ॉप को रीसेट कर दे ता ह�। यहाँ यह िच� 9.19 म�, चार JK ��प­�ॉप और एक 3­इनपु ट NAND
गे ट का उपयोग करके िडजाइन िकया गया ह� । �ारं भ म�, यिद ��प­��प के रीसेट इनपु ट सि�य
(active low) हो तो सारे ��प­�ॉप के आउटपु ट रीसेट हो जाते ह�। और यिद रीसेट इनपु ट उ� हो तो
काउं टर काउं ट शु� करने के िलए तैयार हो जाता ह�। यहाँ NAND गे ट के दो इनपु ट QAऔर QD ह�। काउं टर
0 से 9 तक की िगनती करते समय हमेशा की तरह काम करता ह� , नौवीं �ॉक प� के बाद QA और QD दोनों
उ� होते ह� , और अगली ऋणा�क �ॉक पर यह NAND गे ट आउट पु ट को सि�य (active low) कर
काउं टर को रीसेट कर दे ता ह� ।

िच� 9.17: 4­िबट अतु�कािलक दशक काउं टर, D ��प­�ॉप से

िच� 9.18: 4­िबट अतु�कािलक दशक काउं टर, T ��प­�ॉप से

495
 िच� 9.19: 4­िबट अतु�कािलक दशक काउं टर

9.1.5 अतु�कािलक काउं टर के िलए अिधकतम �ॉक आवृि� (Maximum Clock Frequency
for Asynchronous Counter)

माना एक ��प­�ॉप मे �सार िबलंब (propagation delay) t p माइ�ो सेकंड, और अतु�कािलक काउं टर मे
कुल n ��प­�ॉप ह� । अतु�कािलक काउं टर मे n ��प­�ॉप के कारण कुल �सार मे िबलंब (propagation
delay) nt p माइ�ो सेकंड होगा।

�ॉक प� का आवत� काल (T) � n � t p माइ�ो सेकंड होना चािहए ।

1
अतु�कािलक काउं टर के िलए अिधकतम �ॉक आवृि� (fmax) � Hz
ntp

f
��ेक ��प­�ॉप की आवृि� (f) � Hz , जहां n ��प­�ॉप की सं�ा ह�।
2n

9.1.6 अतु�कािलक काउं टर प�रपथ के फायदे (Advantages of Asynchronous Counters)

1. इसे D, JK, और T ��प­�ॉप से आसानी से िडजाइन िकया जा सकता ह�
2. इसका उपयोग कम गित वाले प�रपथ (circuit) मे िकया जा सकता ह�
3. इसका उपयोग िडवाइड –बाइ­N काउं टर के �प मे िकया जाता ह�

9.1.7 अतु�ािलक काउं टर प�रपथ के नुकसान (Disadvantages of Asynchronous

Counters)
1. अिधक �सार मे िवलंब (propagation delay)
2. सीिमत गित (limited speed)

496
 9.1.8 अतु�कािलक काउं टरो के अनु�योग (Application of Asynchronous Counters)
1. अतु�कािलक काउं टरो का उपयोग आवृित िवभाजन (frequency division) के �प मे
2. कम िवधुत का अनु�योग (low power applications) और कम नाइज़ उ�ज�न (low noise
emission) के िलए िकया जाता ह�

9.1.9 अतु�कािलक काउं टरो के एकीकृत प�रपथ (Asynchronous Counter Integrated

Circuits)
काउं टर एकीकृत प�रपथो (ICs) म� उपल� ह� । िडिजटल �योगशाला म� उपयोग िकए जाने वाले सामा�
अतु�कािलक काउं टरो की एकीकृत प�रपथ (IC) िन�िल�खत ह� ।

1. IC­7490 का अ�यन

IC 7490, एक TTL, MSI, 4­िबट रीपल दशक काउं टर (decade counter) ह� । इस िडवाइस (device) म� चार
मा�र­�े व ��प­�ॉप होते ह� , जो आं त�रक �प से दो खंडो म� िवभािजत कर� (divide­by­two) और पाँ च
खंडो म� िवभािजत कर� (divide­by­five) से िमलकर बनाया गया ह� । ��ेक अनुभाग (section) मे ऋणा�क
एज �ॉक सं�मण (transition) पर काउं टर के �े ट मे प�रवत�न आरं भ करने के िलए एक �ॉक इनपु ट
होता ह� । िच� 9.20 (a) मे आं त�रक प�रपथ आरे ख (internal circuit diagram) और (b) मे �ॉक आरे ख, (c)
मे IC­74LS90 के िलए िपन आउट आरे ख बनाया गया ह� ।

(a) लॉिजक आरे ख

497
 (b) �ॉक आरे ख

(c) िपन आरे ख

(d)मॉड ­7 काउं टर
498
 (e)मॉड ­10 काउं टर

िच� 9.20: IC 74LS90

IC­7490 मे एक गे टेड NAND अतु�कािलक मा�र रीसेट (MR1, MR2) इनपु ट �दान िकया गया ह� , जो
दोनों �ॉक को ओवरराइड करते �ये सभी ��प �ॉप को रीसेट करता ह�। इसके अलावा, इसने एक गे टेड
NAND अतु�कािलक मा�र सेट, (MS1, MS2) इनपु ट �दान िकया गया ह� , जो ��प­�ॉप को
सुिवधानु सार सेट करता ह� ।
चूं िक दो खंडो म� िवभािजत कर� (divide­by­two) काउं टर अनुभाग (section) का आउटपु ट आं त�रक �प से
दू सरे वाले पाँ च खंडो म� िवभािजत कर� (divide­by­five) वाले अनुभाग (section) से जुड़ा नहीं होता ह� ,
इसिलए इसे दस खंडो म� िवभािजत कर� (divide­by­ten) काउं टर बनाने के िलए , पाँ च खंडो म� िवभािजत कर�
�������) इनपु ट को दो खंडो म� िवभािजत कर� (divide­by­two) काउं टर के QA
(divide­by­five) के �ॉक (CLKB
आउटपु ट से जोड़कर और दो खंडो म� िवभािजत कर� (divide­by­two) काउं टर के �ॉक इनपु ट ( CLKA
������� )
को �ॉक दे कर दशक काउं टर (decade counter) बनाया जाता ह� । दो खंडो म� िवभािजत कर� (divide­by­
two) और पाँ च खंडो म� िवभािजत कर� (divide­by­five) काउं टर के �प म� काम करने के िलए, िकसी बाहरी
कने�न की आव�कता नहीं होती ह�।
तािलका 9.5 मे IC 7490 के (a) रीसेट / सेट एवं गणना (count) की फ़ं�न तािलका, (b) स� तािलका, (c)
िपन नाम और िववरण, और (d) IC­7490 के िलए मोड चयन­ तािलका को �दिश�त िकया ह� ।

तािलका 9.5 (a): रीसे ट / से ट इनपुट के िलए फ़ं�न तािलका

रीसे ट इनपुट से ट इनपुट काउं टर आउटपुट िट�िणयां
MR1 MR2 MS1 MS2 QD QC QB QA (comments
1 1 0 x 0 0 0 0
काउं टर रीसेट होगा।
1 1 x 0 0 0 0 0
x x 1 1 1 0 0 1 काउं टर डे िसमल 9 सेट होगा।
x 0 x 1
0 x 0 x काउं टर �ॉक प� िगनना शु� कर दे गा।
0 x x 0
x 0 0 x

499
 तािलका 9.5 (b): दस खंडो म� िवभािजत कर� काउं टर(divide­by­ten counter) : स� तािलका

काउं ट काउं टर आउटपुट

QD QC QB QA
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
नोट: िडवाइड –बाई­10 काउं टर के िलए आउटपुट Q A ko ��������
𝐂𝐋𝐊𝐁इनपुट से जुड़ा ह�

तािलका 9.5 (c): IC 7490 िपन नाम और िववरण

िपन नंबर िपन का नाम िववरण
14 �ॉक इनपु ट A यह मोड­2 �रपल काउं टर के िलए �ॉक इनपुट ह�, जो ऋणा�क एज िट� ग�रं ग
(negative edge triggering)ह�।
1 �ॉक इनपु ट B यह मोड­5 �रपल काउं टर के िलए �ॉक इनपुट ह�, जो ऋणा�क एज िट� ग�रं ग
(negative edge triggering)ह�।
2,3 MR1 और MR२ िपन 2, और 3 गेटेड रीसेट इनपुट िपन ह�। िजसका उपयोग िकसी भी आव�कता के
अनु सार काउं टर को रीसेट करने मे िकया जाता ह�। (आं त�रक �प से IC7490 मे इन
दो इनपुट को एक NAND गेट से फीड िकया जाता ह�, िजसके आउटपुट को सभी
चार ��प­�ॉप के िलए रीसेट सि�य इनपुट (active low input) के �प मे
उपयोग िकया जाता ह�।यह एक सि�य उ� इनपुट (active high input), और सि�य
आउटपुट(active low output) िपन� ह� ।
6,7 MS1और MS2 इनके �योग से दशक काउं टर को मोड­10 से कम िकसी भी �े ट पर सेट िकया जा
सकता ह�। आं त�रक �प से IC7490 मे इन दो इनपुट को एक NAND गेट के
आउटपुट को ��प­�ॉप के �ीसेट इनपुट मे फीड िकया गया ह�। यह एक सि�य
उ� इनपुट (active high input), और सि�य आउटपुट (active low) िपन ह� ।
11,8,9 QD,QC,QB ये एकीकृत प�रपथ (IC) मे आं त�रक मोड­5 की आउटपुट िपन ( MSB के �प मे QD
के साथ) ह� ।
12 QA यह एकीकृत प�रपथ (IC) मे आं त�रक मोड­2 काउं टर की आउटपुट िपन ह� ।
5 Vcc यह पावर िपन ह�, िजसका उपयोग एकीकृत प�रपथ (IC) मे िवधु त आपूित� (supply
voltage) के िलए िकया जाता ह�।
10 GND यह एक �ाउं ड िपन ह�। इसका उपयोग अ� संगत उपकरणो (other compatible
devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा� बनाने के िलए िकया जाता
ह�, तािक इसे उनके साथ काया� �क (functional) बनाया जा सके।

500
नोट: दशक काउं टर (decade counter) के िलए आउटपुट Q A को CLKB
������� इनपु ट से जुड़ा होना चािहए

तािलका 9.5 (d): IC 7490 को मोड –N काउं टर के �प मे उपयोग

काउं टर आउटपुट रीसे ट इनपुट से ट इनपुट

मोड­N िट�िणयां
QD QC QB QA MR1 MR2 MS1 MS2 (comments
*मोड­2 0 0 1 0 1 QB िचप को रीसेट
करने के िलए
मोड­3 0 0 1 1 QB QA
केवल दो ही
मोड­4 0 1 0 0 1 QC इनपुट उपल�
*मोड­5 0 1 0 1 QC QA ह�। दो से �ादा
तािलका 9.5 (a) इनपुट की ��थित
मोड­6 0 1 1 0 QC QB
के अनुसार । मे हमे अलग से
मोड­7 0 1 1 1 QC Y** AND गेट की
मोड­8 1 0 0 0 1 QD आव�कता
मोड­9 1 0 0 1 QD QA होगी।

मोड­10 1 0 1 0 QD QB
नोट: * ये एकीकृत प�रपथ (IC) के अं दर उपल� ह�। **Y=QB AND QA

2. IC­7492 का अ�यन

IC­7492/74LS92, एकीकृत प�रपथ (IC) एक 4­िबट �रपल मोड­12 काउं टर ह� । इसके अंदर दो अलग­
अलग काउनिटं ग लॉिजक प�रपथो मे िवभािजत िकया गया ह�। एक मोड­2, काउं टर और दू सरा मोड­6
काउं टर ह� , जो एक साथ िमलकर पहले काउं टर का आउटपु ट दू सरे काउं टर िक �ॉक से िमलकर मोड­12,
काउं टर बनाते ह� ।

तािलका 9.6 मे IC 74LS92 के (a) रीसेट / सेट एवं गणना (count) की फ़ं�न तािलका, (b) गणना अनु�म
(counting sequence) की स� तािलका, (c) िपननाम और िववरण, और (d) IC­7492 के िलए मोड चयन­
तािलका को �दिश�त िकया ह�।

तािलका 9.6 (a): रीसे ट / से ट इनपुट के िलए फ़ं�न तािलका

रीसे ट इनपुट काउं टर आउटपुट िट�िणयां

(comments
MR1 MR2 QD QC QB QA

1 1 0 0 0 0 काउं टर रीसेट होगा।

0 x काउं टर �ॉक प� िगनना शु� कर दे गा।
x 0

501
 तािलका 9.6 (b): मोड­12 (divide –by­12) काउं टर : स� तािलका (Truth table)

काउं ट काउं टर आउटपुट

QD QC QB QA
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
नोट:िडवाइड –बाई­12 काउं टर के िलए आउटपुट QA को CLKB
������� इनपुट से जुड़ा ह�

तािलका 9.6 (c): IC7492 िपननाम और िववरण

िपन नंबर िपन का नाम िववरण

14 �ॉक इनपु ट A यह मोड­2 �रपल काउं टर के िलए �ॉक इनपुट ह�, जो ऋणा�क एज िट� ग�रं ग
(negative edge triggering)ह�।
1 �ॉक इनपु ट B यह मोड­6 �रपल काउं टर के िलए �ॉक इनपुट ह�, जो ऋणा�क एज िट� ग�रं ग
(negative edge triggering)ह�।
2,3 MR1 और MR२ िपन 2, और 3 गेटेड रीसेट इनपुट िपन ह�। िजसका उपयोग िकसी भी आव�कता के
अनु सार काउं टर को रीसेट करने मे िकया जाता ह�। (आं त�रक �प से IC7492 मे इन
दो इनपुट को एक NAND गेट से फीड िकया जाता ह�, िजसके आउटपुट को सभी
चार ��प­�ॉप के िलए रीसेट (सि�य : इनपुट (active low input) के �प
मे उपयोग िकया जाता ह�। यह एक सि�य उ� इनपुट(active high input) और
सि�य आउटपुट (active low output) िपन ह�।
11,8,9 QD,QC,QB ये एकीकृत प�रपथ (IC) मे आंत�रक मोड­6 की आउटपुट िपन ( MSB के �प मे
QD के साथ) ह� ।
12 QA यह एकीकृत प�रपथ (IC) मे आं त�रक मोड­2 काउं टर की आउटपुट िपन ह� ।
5 Vcc यह एकीकृत प�रपथ (IC) की पावर िपन ह�, िजसका उपयोग एकीकृत प�रपथ (IC) मे
वो�े ज आपूित�(supply voltage) के िलए िकया जाता ह�।
10 GND यह एक �ाउं ड िपन ह�। इसका उपयोग अ� संगत उपकरणो (other compatible
devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा� बनाने के िलए िकया
जाता ह�, तािक इसे उनके साथ काया��क (functional) बनाया जा सके।
नोट: मोड­12 काउं टर के िलए आउटपु ट QAको CLKB
������� इनपु ट से जुड़ा होना चािहए

502
 तािलका 9.6(d): IC 7492 को मोड ­N काउं टर के �प मे

काउं टर आउटपुट रीसे ट इनपुट िट�िणयां

मोड­N (comments
QD QC QB QA MR1 MR2

*मोड­2 0 0 1 0 1 QB िचप को रीसेट

मोड­3 0 0 1 1 QB QA करने के िलए
केवल दो ही
मोड­4 0 1 0 0 1 QC
इनपु ट उपल�
मोड­5 0 1 0 1 QC QA
ह� । दो से �ादा
*मोड­6 0 1 1 0 QC QB इनपु ट की ��थित
मोड­7 0 1 1 1 QC Y** मे हमे अलग से
मोड­8 1 0 0 0 1 QD AND गे ट की
मोड­9 1 0 0 1 QD QA आव�कता
होगी।
मोड­10 1 0 1 0 QD QB
मोड­11 1 0 1 1 QD Y**
नोट: *ये एकीकृत प�रपथ (IC) के अंदर उपल� ह�। **Y=QB AND QA

िच� 9.21, मे IC­74LS92 के िलए िपन संिव�ास (pin configuration) बनाया गया ह�, जो एक 4 ­ िबट,
�रपल ­टाइप मोड ­12 काउं टर ह� ।

(a)मोड­12 काउं टर

503
 (b)लॉिजक आरे ख

(c)िपन आरे ख

(d)मोड ­ 8 काउं टर।

िच� 9.21: IC 74LS92

504
3. IC­7493 का अ�यन
िच� 9.22 मे IC­74LS93 मोड­16 �रपल काउं टर का (a) आं त�रक प�रपथ आरे ख (internal circuit
diagram) और (b) िपनआउट आरे ख (pinout diagram) ह� । इसमे चार मा�र­�े व ��प­�ॉप होते ह�
जो आं त�रक �प से एक मोड­दो से�न और एक मोड­8 से�न से बनाया गया ह� । IC­7493 मे एक गे टेड
NAND अतु�कािलक मा�र रीसेट (MR1, MR2) इनपु ट ह� , जो दोनों �ॉक को ओवरराइड करते �ये सभी
��प �ॉप को रीसेट करता ह� । यहाँ रीसेट इनपु ट सि�य उ� (active high) और रीसेट आउटपु ट सि�य
(active low) ह� । इसके अित�र�, IC 7493A को QA आउटपु ट को CLKB
������� इनपु ट से जोड़कर 4­िबट
एिसं�ोनस काउं टर (मोड­16) काउं टर के �प म� उपयोग िकया जाता ह� ।

(a)आं त�रक प�रपथ आरे ख (internal circuit diagram)

(b)िपन आउट आरे ख (pin out diagram)

िच� 9.22: IC­74LS93

505
 चूं िक मोड ­ 2 (divide­by­2) काउं टर अनुभाग (count section) का आउटपु ट आं त�रक �प से दू सरे वाले
अनुभाग (section) से जुड़ा नहीं ह� , इसिलए 4­िबट बाइनरी �रपल काउं टर म�, आउटपु ट QA को CLKB
������� इन
������� मे िदया जाता ह� , जो बाइनरी काउं टर िगनती अनु�म (count
पु ट से जोड़कर इनपु ट काउं ट प� को CLKA
sequence) का उ�ादन करता ह� ।

तािलका 9.7 मे IC74LS93 के (a) रीसेट / सेट एवं गणना (count) की फ़ं�न तािलका, (b) गणना अनु�म
(counting sequence) की स� तािलका, (c) िपननाम और िववरण, और (d) IC­7493 के िलए मोड चयन­
तािलका को �दिश�त िकया ह�।

तािलका 9.7 (a): रीसे ट / से ट इनपुट के िलए फ़ं�न तािलका

रीसे ट इनपुट काउं टर आउटपुट िट�िणयां

(comments)
MR1 MR2 QD QC QB QA
0 0
0 1 काउं टर �ॉक प� िगनना शु� कर दे गा।
1 0
1 1 0 0 0 0 काउं टर रीसेट होगा।

तािलका 9.7 (b): मोड­16 काउं टर : स� तािलका (Truth table)

काउं टर आउटपुट
काउं ट QD QC QB QA
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1

नोट:मोड­ 16 काउं टर के िलए मोड­ 2 काउं टर के आउटपुट QAको CLKB

������� इनपुट से जोड़ना होता ह�।

506
 तािलका 9.7 (c): IC 7493 िपननाम और िववरण
िपन नंबर िपन का नाम िववरण
14 �ॉक इनपु ट A यह मोड­2 �रपल काउं टर के िलए ऋणा�क एज िट� ग�रं ग (negative edge
triggering) �ॉक इनपुट ह�।
1 �ॉक इनपु ट B यह मोड­8 �रपल काउं टर के िलए ऋणा�क एज िट� ग�रं ग (negative edge
triggering) �ॉक इनपुट ह�।
2,3 MR1 और MR2 िपन 2, और 3 गेटेड रीसेट इनपुट िपन ह�। िजसका उपयोग िकसी भी आव�कता
के अनु सार काउं टर को रीसेट करने मे िकया जाता ह�। आंत�रक �प से IC7493 मे
इन दो इनपुट को एक NAND गेट फीड िकया जाता ह�, िजसके आउटपुट को सभी
चार ��प­�ॉप के िलए रीसेट सि�य इनपुट (active low input) के �प मे
उपयोग िकया जाता ह�।यह एक सि�य उ� इनपुट (active high input) िपन ह�।
और सि�य आउटपुट(active low output)ह�।
11,8,9 QD,QC,QB ये एकीकृत प�रपथ (IC) मे आंत�रक मोड­8 की आउटपुट िपन ( MSB के �प मे
QD के साथ) ह�
12 QA यह एकीकृत प�रपथ (IC) मे आं त�रक मोड­2 काउं टर की आउटपुट िपन ह�
4,6,7,13 NC िपन 4, 6,7, और13 मे कोई कने�न नहीं ह� (No connection), िजसकी एकीकृत
प�रपथ (IC) के आंत�रक प�रपथ (internal circuit) मे कोई भूिमका नहीं होती ह�।
इसका उपयोग केवल PCB बोड� मे सहारे (support) के िलए िकया जाता ह�।
5 Vcc यह पावर िपन ह�, िजसका उपयोग एकीकृत प�रपथ (IC) मे वो�े ज आपूित�
(supply voltage) के िलए िकया जाता ह�।
10 GND यह एक �ाउं ड िपन ह�। इसका उपयोग अ� संगत उपकरणो (other compatible
devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा� बनाने के िलए िकया
जाता ह�, तािक इसे उनके साथ काया��क (functional) बनाया जा सके।
नोट: मोड­16 काउं टर के िलए आउटपुट QAको 𝐂𝐋𝐊𝐁 �������� इनपुट से जोड़ना होता ह� ।

तािलका 9.7(d): IC7493 को मोड ­N काउं टर के �प मे

काउं टर आउटपुट रीसे ट इनपुट िट�िणयां
मोड­N (comments)
QD QC QB QA MR1 MR2
*मोड­2 0 0 1 0 1 QB एकीकृत प�रपथ
मोड­3 0 0 1 1 QB QA को रीसेट करने के
मोड­4 0 1 0 0 1 QC िलए केवल दो ही
मोड­5 0 1 0 1 QC QA इनपुट उपल�
मोड­6 0 1 1 0 QC QB ह�। दो से �ादा
मोड­7 0 1 1 1 QC Y** इनपुट की ��थित
*मोड­8 1 0 0 0 1 QD मे हमे अलग से
मोड­9 1 0 0 1 QD QA AND गेट की
मोड­10 1 0 1 0 QD QB आव�कता
मोड­11 1 0 1 1 QD Y** होगी।
नोट: *ये एकीकृत प�रपथ के अंदर उपल� ह� । **Y=QB AND QA

507
9.2 तु�कािलक काउं टर (Synchronous Counters)

तु�कािलक काउं टर (synchronous counter), अतु�कािलक काउं टर (asynchronous counter), के

�सार मे िबलंब (propagation delay) की सम�ा को समा� करने के िलए बनाया गया ह�, �ोिक इसमे
एक ही �ॉक इनपु ट सभी ��प­�ॉप को एक साथ दी जाती ह� । �सार मे िबलंब (propagation delay)
की कमी के कारण तु�कािलक काउं टर (synchronous counter), अतु�कािलक काउं टर
(asynchronous counter) की तुलना मे उ� �ॉक आिवत� ( high clock frequency) पर संचािलत
होती ह�। एक तु�कािलक बाइनरी काउं टर (synchronous binary counter) को समानां तर काउं टर
(parallel counter) भी कहा जाता ह� । समानां तर या तु�कािलक काउं टर के उपयोग से संचालन की गित
म� वृ�� हािसल की जा सकती ह� । यहां , ��ेक ��प­�ॉप को एक ही �ॉक �ारा िट� गर िकया जाता ह� ,
और इस �सार मे िबलंब (propagation delay) का समय एकल ��प­�ॉप के िवलंब समय के बराबर हो
जाता ह� ।
िच� 9.23 मे 4 ­ िबट तु�कािलक काउं टर (synchronous counter), बनाया गया ह� । अतः इसमे 4­
��प �ॉप की आव�कता होगी। इसका मतलब काउं टर मे िजतने िबट् स होंगे उतने ही ��प �ॉप की
आव�कता होगी। िच� 9.23 मे ‘JKʼ ��प �ॉप का उपयोग करते �ए तु�कािलक काउं टर
(synchronous counter) बनाया गया ह� । ‘JKʼ ��प �ॉप की जगह, SR, D, और T ��प �ॉप को भी
उपयोग मे लाया जा सकता ह� । इनको िन� दो भागो मे िवभािजत कर सकते ह� ।

9.2.1 तु�कािलक बाइनरी काउं टर रीपल कैरी के साथ (Synchronous Binary Up Counter
with Ripple Carry)

इसे तु�कालीक �ृंखला­कैरी काउं टर (synchronous series­carry binary counter) के नाम से भी

जाना जाता है । िच� 9.23 एक 4­िबट �ृंखला ­ कैरी काउं टर के प�रपथ (circuit) को ह� , िजसम� चार
ऋणा�क एज िट� ग�रं ग (negative edge triggering) JK ��प­�ॉप ह�। चूंिक सभी ��प­�ॉप एक
साथ िट� गर होते ह� , इसिलए �सार मे िबलंब (propagation delay) का समय कम होता ह�। िन� िबट
��प­�ॉप ‘Aʼ (LSB) को ��ेक ऋणा�क एज िट� ग�रं ग (negative edge triggering) के बाद टॉगल
होना चािहए, इसिलए इसके ‘JKʼ इनपु ट को लॉिजक­1 से जोड़ा जाता ह� । हालां िक, अ� तीन ��प­�ॉप
कुछ शत� के तहत ऋणा�क एज िट� ग�रं ग (negative edge triggering) �ॉक प� पर �िति�या करते
ह� । LSB ��प­�ॉप (A) का पॉिज़िटव आउटपु ट Q A ��ेक ऋणा�क एज िट� ग�रं ग (negative edge
triggering) पर टॉगल करता ह� , ‘Bʼ ��प­�ॉप का JB इनपु ट ‘Aʼ ��प­�ॉप के आउटपु ट (QA) के
लॉिजक­1 होने पर ऋणा�क एज िट� ग�रं ग (negative edge triggering) पर टॉगल करता ह� , इसी �कार
‘Cʼ ��प­�ॉप JC और KC इनपु ट QA AND QB आउटपु ट के उ� होने पर ऋणा�क एज िट� ग�रं ग
(negative edge triggering) �ॉक पर टॉगल करता ह� ।

508
 िच� 9.23: 4­िबट तु�कािलक काउं टर (4­bit synchronous counter)

तु�कािलक काउं टर (synchronous counter) को शु� करने से पहले रीसेट करने के िलए एक सि�य
इनपु ट (active low input) िस�ल की सहायता से रीसेट कर, सामा� काउं िटं ग के िलए रीसेट इनपु ट
को सि�य उ� इनपु ट अव�था (active high input state) मे रखना होता ह� । अब काउं टर ��ेक ऋणा�क
एज िट� ग�रं ग (negative edge triggering) पर काउं ट शु� करने के िलए तैयार ह� ।

9.2.2 तु�कािलक काउं टर, �रपल कैरी के साथ, के िलए अिधकतम �ॉक आवृि� (Maximum
Clock Frequency for Synchronous Counter with Ripple Carry)

माना एक ��प­�ॉप मे �सार मे िबलंब (propagation delay) t p माइ�ो सेकंड, और AND गे ट के �सार मे
िबलंब (propagation delay) t g माइ�ो सेकंड होगा, तो पहले वाले ��प­�ॉप के �सार मे िबलंब
(propagation delay) t p माइ�ो सेकंड होगा, दू सरे वाले ��प­�ॉप और AND गे ट मे कुल �सार मे िबलंब
(propagation delay) t p � t g माइ�ो सेकंड होगा, और तीसरे वाले ��प­�ॉप और AND गे ट मे कुल
�सार मे िबलंब (propagation delay) t p � 2t g माइ�ो सेकंड होगा। �ोिक 4­िबट काउं टर मे AND गे ट
का �सार मे िबलंब 2t g माइ�ो सेकंड तो n­िबट मे (n � 2) t g माइ�ो सेकंड होगा। तु�कािलक �ृंखला ­कैरी
बाइनरी काउं टर मे कुल �सार मे िबलंब (propagation delay) t p � (n � 2) t g माइ�ो सेकंड होगा।

1
तु�कािलक �ृंखला­कैरी बाइनरी काउं टर के िलए अिधकतम �ॉक आवृि� (fmax) � Hz होनी
t p � ( n � 2)t g

चािहए।

509
 िच� 9.24: तु�कािलक काउं टर के िलए अिधकतम �ॉक आवृि�

9.2.3 तु�कािलक बाइनरी काउं टर िबना �रपल कैरी के (Synchronous Counter without
Ripple Carry: Look Ahead Carry)

इसे तु�कालीक समानां तर­कैरी काउं टर (synchronous parallel­carry binary counter) के नाम से भी
जाना जाता है ।तु�कालीक �ृंखला­कैरी बाइनरी काउं टर (synchronous binary counter with ripple
carry) पर तु�कािलक समानां तर­कैरी बाइनरी काउं टर (synchronous binary counter without ripple
carry) की आव�कता �ो �ई ? �ृंखला­कैरी बाइनरी काउं टर (synchronous binary counter with ripple
carry) मे �सार मे िबलंब (propagation delay) t p � (n � 2) t g , जबिक समानां तर­कैरी बाइनरी काउं टर
(synchronous binary counter without ripple carry) �सार मे िबलंब (propagation delay) t p � t g है ,
इसिलए हम तु�कािलक समानां तर­कैरी बाइनरी काउं टर (synchronou sparallel­carry binary counter)
का अिधक उपयोग करते ह� । इसमे केवल एक कमी ह� जैसे काउं टर मे ��प ��प बढ़ते ह� AND गे ट के
इनपु ट भी बढ़ते ह� ।

तु�कािलक बाइनरी काउं टर (synchronous binary counter) मे हम केवल 2­ लेवल वाले प�रपथ को लागू
करने का �यास करते ह� । पहला �र ��प­�ॉप के िलए आरि�त ह� और दू सरा �र प�रपथ मे उपयोग होने
वाले गे टो के िन�ादन (execution) के िलए ह� । काउं ट अनु�म (count sequence) जो भी हो ,�ृंखला ­कैरी मे
��ेक ��प­�ॉप के बाद हमेशा 2­इनपु ट AND चािहए होता ह� । लेिकन समानां तर­कैरी बाइनरी काउं टर मे
सं�ा बढ् ने के साथ AND गे ट के इनपु ट भी बढ् ता ह� । इस �कार हम कह सकते ह� तु�कािलक समानां तर­
कैरी बाइनरी काउं टर (synchronous parallel­carry binary counter) तु�कालीक �ृंखला­कैरी बाइनरी
काउं टर (synchronous series­carry binary counter) की तुलना मे ब�त तेज ह� ।

510
 िच� 9.25 :तु�कािलक बाइनरी काउं टर (without ripple carry: look ahead carry)

फायदे : समानां तर­कैरी बाइनरी काउं टर मे �सार मे िबलंब (propagation delay) की समय अविध (time
period) ��प­�ॉप की सं�ा पर िनभ�र नहीं ह� । िगनती के �म का आकार जो भी हो, �ॉक की समय
अविध (time period) वही रहे गी। लेिकन �ृंखला­कैरी बाइनरी काउं टर मे यह संभव नहीं ह� ।

नुकसान : काउं टर मे उपयोग िकए जाने वाले AND गे ट्स के िलए FAN­IN (गे ट मे इनपु ट की सं�ा) ��प­
�ॉप की सं�ा के साथ रै �खक �प से बढ़ जाती ह� । काउं टर मे n ��प­�ॉप की सं�ा के िलए हमे ‘2ʼ से
(n­1) तक FAN­IN सं�ा वाले AND गे ट्स की आव�कता होगी, परं तु ब�त अिधक फेन­इन वाले गे ट
उपल� नहीं होते ह� । तो कम िगनती अनु�म (low count sequence) के िलए समानां तर­कैरी बाइनरी
काउं टर, �ृंखला­कैरी बाइनरी काउं टर से काफी बे हतर ह� , लेिकन अिधक िगनती अनु�म (high count
sequence) के िलए नहीं।

िच� 9.26: तु�कािलक समानांतर­कैरी बाइनरी काउं टर समय आरे ख

511
 9.2.4 तु�कािलक बाइनरी काउं टर, िबना �रपल कैरी, के िलए अिधकतम �ॉक आवृि�
(Maximum Clock Frequency for Synchronous Counter without Ripple Carry)

माना एक ��प­�ॉप मे �सार मे िबलंब (propagation delay) t p माइ�ो सेकंड, और AND गे ट मे �सार मे
िबलंब (propagation delay) t g माइ�ो सेकंड ह�। तो तु�कािलक काउं टर मे कुल �सार मे िबलंब
(propagation delay) t p � t g माइ�ो सेकंड होगा।

1
तु�कािलक समानां तर­कैरी बाइनरी काउं टर के िलए अिधकतम �ॉक आवृि� (fmax) � Hz
t p � tg

9.2.5 तु�कािलक काउं टर का िडजाइन (Design of Synchronous Counters)

तु�कािलक काउं टर (synchronous counter) िजसमे सभी ��प­�ॉप एक ही �ॉक प� �ारा एक साथ
िट� �र होते ह� । तु�कािलक काउं टर (synchronous counter) को िडजाइन करने की �व��थत �ि�या नीचे
बताई गई ह�।

1. िगनती अनु�म (count sequence) के िलए आव�क ��प­�ॉप, इनपु ट और आउटपु ट की सं�ा की
पहचान कर� ।
2. सू� 2 n � N का उपयोग करके ��प­�ॉप िक सं�ा �ात कर� , जहां N �े टो की सं�ा ह� और n ��प­
�ॉप की सं�ा ह� ।
3. उपयोग िकए जाने वाले ��प­�ॉप के �कार का चयन कर� । समा�तः काउं टर िडजाइन म� JK, और T
��प­�ॉप ही उपयोग िकए जाते ह� ।
4. काउं टर के �े ट आरे ख की सहायता से �े ट तािलका को बनाए। �े ट तािलका मे वत�मान ��थित और
काउं टर की अगली ��थित और �यु � ��प­�ॉप की उ�ेजना तािलका (excitation table) शािमल
होती ह�।
5. ��प­�ॉप के ��ेक इनपु ट के िलए समीकरण या �ंजक k­मैप सरलीकरण िविध का उपयोग कर �ात
करते ह� ।
6. उपरो� का लॉिजक आरे ख बनाए।

उपरो� को िन� उदाहरणो से समझते ह� ­

1. JK ��प­�ॉप का उपयोग करके 4­िबट तु�कािलक अप काउं टर का िडजाइन

चरण 1 : ��प –�ॉप िक सं �ा �ात कर� ।

एक ��प­�ॉप केवल 1­ िबट �ोर करता ह� , इसिलए 4­िबट को काउं टर के िलए 4­ ��प­�ॉप की
आव�कता होगी। �े टो िक सं�ा 24=16 (0 से 15)।

चरण 2 : ��प –�ॉप का �कार चु न� ।

चूं िक सम�ा मे ��प­�ॉप का �कार िदया गया ह� , इसिलए JK ��प­�ॉप का उपयोग कर� । यिद सम�ा
मे ��प­�ॉप का �कार नहीं िदया हो तो सुिवधानुसार T ��प­�ॉप का उपयोग िकया जा सकता ह�।

512
 चरण 3 : काउं टर के िलए �े ट आरे ख बनाएं ।

काउं टर के िलए �े ट आरे ख बनाए ।

चरण 4 : काउं टर के िलए एक उ�ेजना तािलका (excitation table) �ा� कर� ।

JK ��प­�ॉप के इनपु ट उनकी वत�मान ��थित और अगली ��थित,JK ��प­�ॉप की उ�ेजना तािलका
(excitation table) से िनधा� �रत होती ह� ।

वत�मान �े ट अगली�े ट
��प­�ॉप
(present state (next state)

Q(t) Q(t+1) J K

0 0 0 x

0 1 1 x

1 0 x 1

1 1 x 0

वत�मान �े ट अगली�े ट ��प­�ॉपइनपुट्स

(present state (next state) (inputs)
QD(t) QC(t) QB(t) QA(t) QD(t+1) QC(t+1) QB(t+1) QA(t+1) JD KD JC KC JB KB JA KA
0 0 0 0 0 0 0 1 0 x 0 x 0 x 1 x
0 0 0 1 0 0 1 0 0 x 0 x 1 x x 1
0 0 1 0 0 0 1 1 0 x 0 x x 0 1 x
0 0 1 1 0 1 0 0 0 x 1 x x 1 x 1
0 1 0 0 0 1 0 1 0 x x 0 0 x 1 x
0 1 0 1 0 1 1 0 0 x x 0 1 x x 1
0 1 1 0 0 1 1 1 0 x x 0 0 x 1 x
0 1 1 1 1 0 0 0 1 x x 1 x 1 x 1
1 0 0 0 1 0 0 1 x 0 0 x 0 x 1 x
1 0 0 1 1 0 1 0 x 0 0 x 1 x x 1
1 0 1 0 1 0 1 1 x 0 0 x x 0 1 x
1 0 1 1 1 1 0 0 x 0 1 x x 1 x 1
1 1 0 0 1 1 0 1 x 0 x 0 0 x 1 x
1 1 0 1 1 1 1 0 x 0 x 0 1 x x 1
1 1 1 0 1 1 1 1 x 0 x 0 x 0 1 x
1 1 1 1 0 0 0 0 x 1 x 1 x 1 x 1

चरण 5 : ��प­�ॉप इनपुट �ं जक �ा� कर� ।

k­मै प का उपयोग करके चार ��प­�ॉप के इनपु ट के िलए िन�िल�खत �ंजक �ा� �ये ।

513
 JA=KA=1
JB=KB=QA
JC=KC=QA.QB
JD=KD= QA.QB.QC

चरण 6 : काउं टर का लॉिजक आरे ख बनाएँ ।

चार JK ��प­�ॉप बनाए ��ेक ��प­�ॉप के इनपु ट पर उपरो� �ंजक को लॉिजक �ंजक (logic
expression) के अनुसार बनाए । सभी ��प­�ॉप को एक ही �ॉक प� से जोड़� ।

िच� 9.27.: 4­िबट तु�कािलक काउं टर का लॉिजक डाया�ाम �रपल कैरी के साथ

िच� 9.28 , 4­िबट तु�कािलक काउं टर का समय आरे ख

िच� 9.28: 4­िबट तु�कािलक काउं टर का समय आरे ख

514
 2. T­ ��प­�ॉप का उपयोग करके तु �कािलक मोड­6 अप काउं टर िडजाइन

चरण 1 : मोड­6 ��प –�ॉप िक सं �ा �ात कर� ।

मोड ­6 काउं टर मे कुल काउं ट की �े ट 6 (0 से 5 तक) होती ह� । इस �कार N=6 होंगे। 2 n � N काउं टर िडजाइन
के िलए उपयोग िकए जाने वाले ��प­�ॉप की सं�ा सू� 2 n � N का उपयोग करके �ा� करते ह� । यहाँ ��प
–�ॉप की सं�ा (n=3) तीन होगी। 6 काउं टर �े ट्स 000, 001, 010, 011, 100, 101 ह� ।

चरण 2 : ��प –�ॉप का �कार चु न� ।

चूं िक सम�ा मे ��प­�ॉप का �कार िदया गया ह� , इसिलए T ��प­�ॉप का उपयोग कर� ।

चरण 3 : काउं टर के िलए �े ट आरे ख बनाएं ।

काउं टर के िलए �े ट आरे ख िच� 9.29 मे िदया गया ह�।

िच� 9.29 : मोड­6 अप काउं टर के िलए �े ट आरे ख

चरण 4 : काउं टर के िलए एक उ�ेजना तािलका (excitation table) �ा� कर� ।

T ��प �ॉप के िलए उ�ेजना तािलका (excitation table)

वत�मान �े ट अगली�े ट
(present state) (next state) T ��प­�ॉप
Q(t) Q(t+1)
0 0 0
0 1 1
1 0 1
1 1 0

515
मोड ­6 तु�कािलक काउं टर के िन� तािलका बनाते ह� ।

��प­
वत�मान �े ट अगली�े ट
�ॉपइनपुट्स
�ॉक (present state) (next state)
(inputs)
QC(t) QB(t) QA(t) QC(t+1) QB(t+1) QA(t+1) TC TB TA
1 0 0 0 0 0 1 0 0 1
2 0 0 1 0 1 0 0 1 1
3 0 1 0 0 1 1 0 0 1
4 0 1 1 1 0 0 1 1 1
5 1 0 0 1 0 1 0 0 1
6 1 0 1 0 0 0 1 0 1
­ 1 1 0 x x x x x x
­ 1 1 1 x x x x x x

चरण 5 : ��प­�ॉप इनपुट �ं जक (expression) �ा� कर� ।

k­मै प का उपयोग करके तीन ��प­�ॉप के िलए इनपु ट �ंजक (expression) �ा� करते ह� ।

��प­�ॉप इनपुट्स (inputs): TA

QA(t)
00 01 11 10
QC(t) QB(t)
0 1 1 1 1
1 1 1 x x
TA=1

��प­�ॉप इनपुट्स (inputs): TB

QA(t)
00 01 11 10
QC(t) QB(t)
0 0 1 1 0
1 0 0 x x
TB= Q C .Q A

��प­�ॉप इनपुट्स (inputs): TC

QA(t)
00 01 11 10
QC(t) QB(t)
0 0 0 1 0
1 0 1 x x
TC=QC.QA+QB.QA

516
चरण 6 : काउं टर का लॉिजक आरे ख बनाएँ ।

तीन T ��प­�ॉप बनाए, ��ेक ��प­�ॉप के इनपु ट पर उपरो� �ा� लॉिजक �ंजक (logic expression)
के अनुसार लॉिजक प�रपथ बनाए । सभी ��प­�ॉप को एक ही �ॉक प� से जोड़� ।

िच� 9.30: तु�कािलक मोड­6 अप काउं टर

9.2.6 तु�कािलक काउं टरो के एकीकृत प�रपथ (Synchronous Counterʼs ICs)

तु�कािलक काउं टर एकीकृत प�रपथ (IC) पै केज म� भी उपल� ह�। िडिजटल लैब म� समा�त: उपयोग िकए
जाने वाले तु�कािलक काउं टरो की ICs िन�िल�खत ह� ।

IC नंबर िबभाजन सं चालन िवधा (operating mode) ि�सेट/��यर इनपुट

74LS160 दशक अप काउं टर
(Decade) तु�कािलक ि�सेट ,अतु�कािलक रीसेट
74LS161 बाइनरी अप काउं टर (Synchronous preset Asynchonous
�ुप ­A clear)
74LS162 दशक अप काउं टर तु�कािलक ि�सेट और रीसेट
(Decade) (Synchronous preset and clear)
74LS163 बाइनरी अप काउं टर
74LS168 बाइनरी अप/डाउन काउं टर तु�कािलक ि�सेट और रीसेट नहीं
�ुप ­B
74LS169 बाइनरी अप/डाउन काउं टर (Synchronous preset and no clear)
74LS190 दशक अप/डाउन काउं टर अतु�कािलक ि�सेट और रीसेट नहीं
�ुप ­C (Decade) (Asynchronous preset and no clear)
74LS191 बाइनरी अप/डाउन काउं टर
74LS192 दशक अप/डाउन काउं टर
�ुप ­D (Decade) अतु�कािलक ि�सेट और रीसेट
74LS193 बाइनरी अप/डाउन काउं टर (Asynchronous preset and clear)

उपरो� तु�कािलक काउं टरो की ICs के उपयोग को समझने के िलए उनका संि�� िववरण िदया जा रहा
ह� ­

517
 1. IC74160 / 74161 / 74162 / 74163

IC74160 / 74161 / 74162 / 74163: 4­िबट दशक/बाइनरी काउं टर IC 74 XXYYIC �ृंखला का एक िह�ा
ह� । इसमे काम करने वाली वो�े ज की एक िव�ृ त �ृंखला, के साथ CMOS, NMOS और TTL के साथ सीधे
इं टरफेस ह� । एकीकृत प�रपथ (IC) का आउटपु ट हमेशा TTL मे आता ह� िजससे अ� TTL उपकरण (device) और
माइ�ो कंट� ोंलर के साथ काम करना आसान हो जाता ह� । यह आकार मे छोटा और इसकी गित ब�त तेज ह� , जो इसे
हर तरह के उपकरण मे उपयोग के िलए िव�सनीय बनाती ह� ।

तु�कािलक काउं टर की �ु प –A की एकीकृत प�रपथ (IC) मे दो स�म इनपु ट ENP (enable parallel input)
और ENT(enable trickle input), और RCO (ripple carry output) ह� । ENP (enable parallel input) और
ENT(enable trickle input), मे केवल एक अं तर ह� , ENP काउं टर को स�म करता ह� , लेिकन RCO को �भािवत
नहीं करता ह� । काउं ट बढ़ाने के िलए एक काउं टर के RCO को दू सरे काउं टर के ENT से जोड़ते ह� । इनको लॉिजक­
0 दे कर काउं िटं ग को अतु�कािलक रोक सकते ह� । सि�य उ� �रपल कैरी (RC) इनपु ट िपन, जो सामा� �प से
हमे शा (low) रहती ह� पर काउं टर मे अिधकतम (बाइनरी 9 BCD काउं टर और 15, 4­िबट बाइनरी काउं टर)
पर उ� हो जाती ह� ।

सामा� िगनती के िलए ��यर , ि�सेट, काउं ट स�म (countenable) और कैरी इन के इनपु ट िपन उ� होने
चािहए। जब काउं ट इनेबल िपन (ENP) सि�य (active low) होती ह� तो �ॉक इनपु ट को नज़रअंदाज कर
िदया जाता ह� , और काउं िटं ग �क जाती ह�।

�ीसेट इनपु ट कोसि�य (active low) िस�ल दे कर, और �ॉक इनपु ट मे पॉिज़िटव एज �ॉक प� दे कर
इनपु ट A से D पर बां िछत बाइनरी नंबरो को �ीसेट िकया जा सकता ह�। यिद आव�क न हो तो इनपु ट A से D
को असबं � छोड़ा जा सकता ह� ।

��यर इनपु ट को सि�य (active low) ह�, इसिलए इसे सामा� िगनती के िलए इसे उ� होना चािहए।
��यर इनपु ट सि�य (active low) होने पर यह िगनती को IC74160 और 74161 मे तुरंत रीसेट करता ह� ,
जबिक IC 74162 और 74163 मे पॉिज़िटव एज �ॉक के बाद रीसेट करता ह� ।

इन एकीकृत प�रपथ (IC)s का उपयोग िविभ� मोड­N काउं टर के �प मे िकया जाता ह� । अिधकतम (4­िबट
बाइनरी काउं टर मे डे िसमल 15 और दशक काउं टर मे 9) से कम की िगनती रीसेट इनपु ट के िलए संब��त
आउटपु टों को लॉिजक गे ट के मा�म से जोड़कर �ा� िकया जा सकता ह� । िच� 9.31, IC74160 / 74161 /
74162 / 74163 के िलए िपनआउट आरे ख (diagram) ह� ।

518
 िच� 9.31: IC 74160 / 74161 / 74162 / 74163 िपन आउट आरे ख (pin out diagram)

तािलका 9.8 मे IC 74160 / 74161 / 74162 / 74163 के (a) का काया� �क िववरण (functional
description) (b) स� तािलका, (c) िपननाम और िववरण, (d) IC74160 / 74161 और (e) 74162 /
74163 के िलए मोड चयन­ तािलका को �दिश�त िकया ह� ।

तािलका 9.8 (a): IC 74160 / 74161 / 74162 / 74163 का काया��क िववरण

PL ENP ENT CLR CP सं चालन िवधा

(operating mode)
0 x x 1 � ��प­�ॉप मे �ीसेट इनपु ट डे टा लोड।
1 0 x 1 x काउं ट को रोक दे गा।
1 x 0 1 x काउं ट को रोक दे गा, और RC को अवरोध करे गा।
x x x 0 * सारे ��प­�ॉप रीसेट (clear) हो जाते ह� ।
1 1 1 1 � अप काउं ट करे गा।

*X =74160 और 74161 के िलए , � = 74162 और 74163 के िलए

519
 तािलका 9.8 (b): IC74160 / 74161 / 74162 / 74163 : स� तािलका (Truth table)

IC74160 (CP = x ) / 74162 ( CP = � )

काउं टर आउटपुट
PL ENP ENT CLR CP
QD QC QB QA
x x x 0 x 0 0 0 0
1 1 1 1 x 0 0 0 1
1 1 1 1 x 0 0 1 0
1 1 1 1 x 0 0 1 1
1 1 1 1 x 0 1 0 0
1 1 1 1 x 0 1 0 1
1 1 1 1 x 0 1 1 0
1 1 1 1 x 0 1 1 1
1 1 1 1 x 1 0 0 0
1 1 1 1 x 1 0 0 1

IC74161 4­bit binary up counter

74163 (CP= � )

काउं टर आउटपुट
PL ENP ENT CLR CP
QD QC QB QA
x x x 1 x 1 0 1 0
1 1 1 1 x 1 0 1 1
1 1 1 1 x 1 1 0 0
1 1 1 1 x 1 1 0 1
1 1 1 1 x 1 1 1 0
1 1 1 1 x 1 1 1 1

तािलका 9.8 (c): IC74160 / 74161 / 74162 / 74163 िपन नाम और िववरण

िपन नंबर िपन का नाम िववरण

1 CLR अतु�कािलक मा�र �रसेट (clear) इनपु ट। इसका उपयोग एकीकृत
प�रपथ (IC) को रीसेट करने हे तु इसे सि�य (active low) िस�ल
दे कर �रसेट िकया जाता ह�।
2 CP �ॉक प� का इनपु ट ह� ।
3 से 6 तक A से D तक समानां तर डे टा इनपु ट, जहां A इनपु ट LSB ह� ।

520
�मशः

िपन नंबर िपन का नाम िववरण

7 ENP स�म पै रेलल इनपु ट ।
8 GND यह एक �ाउं ड िपन ह� । इसका उपयोग अ� संगत उपकरणो (other
compatible devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा�
बनाने के िलए िकया जाता ह� , तािक इसे उनके साथ काया� �क
(functional) बनाया जा सके ।
9 PL सि�य (low) पै रेलल स�म इनपु ट, अतु�कािलक समानां तर लोड
इनपु ट ह� । िजसका उपयोग एकीकृत प�रपथ (IC) मे डे टा लोड करने के
िलये िकया जाता ह� ।
10 ENT स�म ि�ंकल इनपु ट ह�।
11 से 14 तक QD,QC,QB,और पै रेलल ��प­�ॉप आउटपु ट ह� ।
QA
15 TC टिम�नल काउं ट आउटपु ट, आउटपु ट हमेशा उ� होता ह� । एकीकृत
प�रपथ (IC) के अिधकतम और �ूनतम िगनती तक प�चने के बाद यह
(low) हो जाता ह�।
16 Vcc यह पावर िपन ह� , िजसका उपयोग एकीकृत प�रपथ (IC) मे वो�े ज
आपू ित� (supply voltage) के िलये िकया जाता ह�।

तािलका 9.8 (d): I IC74160 / 74161 को मोड –N काउं टर (अतु�कािलक इनपुट का उपयोग करके)
इनपुट आउटपुट मोड­N
CLR के इनपुट्स PL CP A B C D QD QC QB QA
QB 0 � x x x x 0 0 1 0 मोड­2
QB NAND QA 0 � x x x x 0 0 1 1 मोड­3
QC 0 � x x x x 0 1 0 0 मोड­4
QC NAND QA 0 � x x x x 0 1 0 1 मोड­5
QC NAND QB 0 � x x x x 0 1 1 0 मोड­6
QC , QB , QA 3­input NAND gate 0 � x x x x 0 1 1 1 मोड­7
QD 0 � x x x x 1 0 0 0 मोड­8
QD NAND QA 0 � x x x x 1 0 0 1 मोड­9
... 0 � x x x x 1 0 1 0 मोड­10
QD ,QB ,QA3­input NAND gate ...
... ... ... ... ... ... ... ... ...
QD ,QC, QA 3­input NAND gate 0 � x x x x 1 1 0 0 मोड­12
QB 0 � x x x x 1 1 1 0 मोड­14

521
 तािलका 9.8 (e): 74162 / 74163 को मोड –N काउं टर (तु�कािलक इनपुट का उपयोग करके)

इनपुट आउटपुट
मोड­N
CLR PL के इनपुट्स CP A B C D QD QC QB QA

1 QA � 0 0 0 0 0 0 0 1 मोड­2
1 QB � 0 0 0 0 0 0 1 0 मोड­3
1 QB NAND QA � 0 0 0 0 0 0 1 1 मोड­4
1 QC � 0 0 0 0 0 1 0 0 मोड­5
1 QC NAND QA � 0 0 0 0 0 1 0 1 मोड­6
1 QC NAND QB � 0 0 0 0 0 1 1 0 मोड­7
1 QC , QB , QA 3­input � 0 0 0 0 0 1 1 1 मोड­8
NAND gate
1 QD � 0 0 0 0 1 0 0 0 मोड­9
1 QD NAND QA � 0 0 0 0 1 0 0 1 मोड­10
...
... ... ... ... ... ... ... ... ... ... ...

1 QD ,QB ,QA3­input � 0 0 0 0 1 0 1 1 मोड­12

NANDgate
1 QD ,QC, QA 3­input � 0 0 0 0 1 1 0 1 मोड­14
NAND gate

3. IC74168 / 74169
IC 74168 /74169 एक 4­िबट ि�सेटटे बल (presettable) तु�कािलक काउं टर की IC है । IC 74168 मोड ­
10 अप/डाउन, और IC 74169 तु�कािलक मोड ­16 अप/डाउन बाइनरी काउं टर ह� । इसमे कोई रीसेट िपन
नहीं होती ह� , तो इसे रीसेट करने के िलए तु�कािलक ि�सेट (synchronous preset) �ारा पै रेलल इनपु ट
डे टा मे 0000 डे टा दे कर अगली �ॉक मे रीसेट करते ह� । IC 74168 / 74169 मे दो स�म िपन CET और
CET ह� , जो सि�य (active low) पर ही स�म होती ह�।
इसमे U/ D इनपु ट िपन का उपयोग काउं िटं ग की िदशा (अप/डाउन) के िलए िकया जाता ह� । यिद U/ D
इनपु ट लॉिजक ­1 हो, तो काउं टर अप काउं िटं ग और लॉिजक­0 पर डाउन काउं िटं ग करे गा। इन एकीकृत
प�रपथ (IC) मे सि�य �रपल कैरी (RC) इनपु ट िपन, जो सामा� �प से हमेशा उ� रहती ह� को
काउं टर मे िबट नंबर बढाने के िलए दू सरी 4­िबट एकीकृत प�रपथ (IC) को स�म करने के िलए काम आती ह� ।
यह काउं टर मे अिधकतम और �ूनतम िगनती प�चने पर सि�य (active low) होकर दू सरे 4­िबट
एकीकृत प�रपथ (IC) को स�म कर काउं ट करना शु� कर दे ती ह� । िच� 9.32: IC­74LS168 / 74LS169 िपन
आउट आरे ख (pinout diagram) ह� ।

522
 .
िच� 9.32: IC­74LS168/169 िपन आउट आरे ख ह�।

तािलका 9.9 मे IC 74168 / 74169 के (a) मे काया� �क िववरण (functional description) (b) स�
तािलका, (c) िपननाम और िववरण, और (d)IC74190 /74191 के िलए मोड चयन­ तािलका को �दिश�त िकया
गया ह�।

तािलका 9.9 (a): IC74168 / 74169 का काया��क िववरण (functional description)

PL CEP CET U CP सं चालन िवधा
D
(operating mode)
0 x x x लोड �ीसेट इनपु ट ��प­�ॉप
� डे टा ।
1 1 x x x काउं ट को रोक दे गा।
1 x 1 x x काउं ट को रोक दे गा, और RC को
अवरोध करे गा।
1 0 0 1
� अप काउं ट करे गा।
1 0 0 0
� डाउन काउं ट करे गा।

तािलका 9.9 (b): IC74168 / 74169 : स� तािलका (Truth table)

IC 74168 ( CP = � )
U काउं टर आउटपुट
PL CEP CET CP
D QD QC QB QA
अप काउं टर
1 0 0 1
�0 0 0 0
0 0 0 0
� 0 0 0 1
अप काउं ट करना शु� कर दे गा और डे िसमल 9 तक काउं ट
करे गा।

523
 1 0 0 1
� 1 0 0 1
डाउन काउं टर
1 0 0 0
�1 0 0 1
डाउन काउं ट करना शु� कर दे गा
1 0 0 0
� 1 0 0 1
1 0 0 0
� 0 1 1 1
... ... ... ... ... ... ... ... ...
1 0 0 0
� 0 0 0 0

74169 (CP= � )
U काउं टर आउटपुट
PL CEP CET CP
D QD QC QB QA
अप काउं टर
1 0 0 1 0 0 0
� 0
1 0 0 1 0 0 1
� 0
अप काउं ट करना शु� कर दे गा और डे िसमल 15 तक
काउं ट करे गा
1 0 0 1 1 1 1
1 �
डाउन काउं टर
1 0 0 0
�1 1 1 1
डाउन काउं ट करना शु� कर दे गा और डे िसमल 0 तक काउं ट
करे गा
1 0 1 0 0 0 0 0
�

तािलका 9.9 (c): IC74168 / 74169 िपन नाम और िववरण

िपन नंबर िपन का नाम िववरण
1 U यह इनपुट काउं टर की काउं िटं ग की िदशा (अप/डाउन) बताता ह�। लॉिजक ­1 मे
D
काउं टर अप काउं िटं ग करता ह�, और लॉिजक­0 पर डाउन काउं ट।
2 CP पॉिज़िटव एज िट� गर �ॉक प� का इनपुट ह�।
3 से 6 तक A से D तक समानांतर डे टा इनपुट, जहां A इनपुट LSBह�।
7 CEP सि�य िन� पैरेलल स�म काउं ट इनपुट।
8 GND यह एक �ाउं ड िपन ह�। इसका उपयोग अ� संगत उपकरणो (other compatible
devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा� बनाने के िलए िकया
जाता ह�, तािक इसे उनके साथ काया��क (functional) बनाया जा सके।

524
�मशः

िपन नंबर िपन का नाम िववरण

9 PL सि�य (active low) लोड इनपुट, अतु�कािलक समानांतर लोड इनपुट ह�।
िजसका उपयोग एकीकृत प�रपथ (IC) मे डे टा लोड करने के िलए िकया जाता ह�।
10 CET सि�य (active low enable) ि�ंकल स�म काउं ट इनपुट ह�।
11 से 14 तक QD,QC,QB, QA पै रेलल ��प­�ॉप आउटपुट ह�।
15 RC सि�य आउटपुट (active low output) ह�। एकीकृत प�रपथ (IC) के
अिधकतम और �ू नतम िगनती प�चने के बाद यह सि�य उ� (active high) हो
जाता ह�। पहले 74190 के RC आउटपुट को दू सरे 74190 के �ॉक से जोड़ा जाता
है ।
16 Vcc यह पावर िपन ह� , िजसका उपयोग एकीकृत प�रपथ (IC) मे वो�े ज आपूित� (supply
voltage) के िलए िकया जाता ह�।

तािलका 9.9 (d): IC 74168 (मोड­10 तक) / 74169 (मोड­16 तक) को मोड –N काउं टर
(तु�कािलक इनपुट का उपयोग करके)

इनपुट आउटपुट
मोड­N
PL CP A B C D QD QC QB QA

QA � 0 0 0 0 0 0 0 1 मोड­2

QB � 0 0 0 0 0 0 1 0 मोड­3

QB AND QA � 0 0 0 0 0 0 1 1 मोड­4

QC � 0 0 0 0 0 1 0 0 मोड­5

QC AND QA � 0 0 0 0 0 1 0 1 मोड­6

QC AND QB � 0 0 0 0 0 1 1 0 मोड­7

QC AND QB AND QA � 0 0 0 0 0 1 1 1 मोड­8

QD � 0 0 0 0 1 0 0 0 मोड­9

QD AND QA � 0 0 0 0 1 0 0 1 मोड­10

... ... ... ... ... ... ... ... ... ... ...

QD AND QB AND QA � 0 0 0 0 1 0 1 1 मोड­12

QD AND QC AND QA � 0 0 0 0 1 1 0 1 मोड­14

525
 2. IC­74190 /74191 का अ�यन

IC 74190 / 74191,एक 4­िबट ि�सेटेबल (presettable) तु�कािलक काउं टर है। IC74190 मोड ­10
अप/डाउन, और IC74191 तु�कािलक मोड­16 अप/डाउन बाइनरी काउं टर ह� । ि�सेटेबल का मतलब
एकीकृत प�रपथ (IC) मे इसके ि�सेट िपन का उपयोग करके और पै रेलल लोड (PL) को सि�य (active
low) लॉिजक दे कर एक पू व� िनधा� �रत सं�ा/ िगनती लोड की जा सकती ह� । इसिलए इस एकीकृत प�रपथ (IC)
को ि�सेटेबल एकीकृत प�रपथ (IC) कहते ह�।

IC 74190 /74191 मे काउं ट अप और डाउन करने के िलए एक ही �ॉक इनपु ट D/ U िपन �योग मे लाई
जाती ह� । D/ U इनपु ट िपन काउं टर की काउं िटं ग की िदशा को िनधा� �रत करते ह� । यिद D/ U इनपु ट लॉिजक­
0 होगा, तो काउं टर अप काउं िटं ग और लॉिजक­1 पर डाउन काउं िटं ग करे गा। इसमे केवल एक सि�य
स�म इनपु ट होता ह� । इसमे सि�य उ� (TC) टिम�नल काउं ट (कैरी) आउटपु ट ह� , जो काउं टर के अिधक
और कम काउं ट को पहचानता ह� । यह सामा�त: लॉिजक­0 होता ह� और अिधक और कम काउं ट की ��थित मे
लॉिजक­1 हो जाता ह� । िच� 9.33, IC­74190 /74191के िलए िपन आउट आरे ख ह� ।

िच� 9.33: IC­74190 /74191 िपन आरे ख

तािलका 9.10 मे IC 74190 /IC 74191के (a) मे काया��क िववरण (functional description) (b) स�
तािलका, (c) िपननाम और िववरण, और (d) IC 74190 /74191 के िलए मोड चयन­ तािलका को �दिश�त
िकया गया ह� ।

तािलका 9.10 (a): 74190 /74191 का काया��क िववरण (functional description)

CE D/ U PL CP सं चालन िवधा
(operating mode)
1 x x x काउं ट को रोक दे गा।
0 x 0 x ��प­�ॉप के इनपु ट मे �ीसेट डे टा लोड करता ह� ।
0 0 1
� अप काउं ट करे गा।
0 1 1
� डाउन काउं ट करे गा।

526
 तािलका 9.10 (b): IC74190: स� तािलका

काउं टर आउटपुट
TC RC
QD QC QB QA
0 0 0 0 0 1
0 0 0 1 0 1
0 0 1 0 1 0
1001 तक काउं ट करे गा
1 0 0 0 0 1
1 0 0 1 1 0
डाउन काउं टर आउटपुट
1 0 0 1 0 1
1 0 0 0 0 1
0 1 1 1 0 1
0000 तक काउं ट करे गा
0 0 0 1 0 1
0 0 0 0 1 0
IC74191: स� तािलका (Truth table)

काउं टर आउटपुट
TC RC
QD QC QB QA
0 0 0 0 0 1
0 0 0 1 0 1
0 0 1 0 1 0
1111 तक काउं ट करे गा
1 1 1 0 0 1
1 1 1 1 0 1
डाउन काउं टर आउटपुट
1 1 1 1 0 1
1 1 1 0 0 1
1 1 0 1 0 1
0000 तक काउं ट करे गा
0 0 0 1 0 1
0 0 0 0 1 0

तािलका 9.10 (c): IC74190 /74191 िपननाम और िववरण

िपन नंबर िपन का नाम िववरण
15, 1,10,9 A,B,C,D �ीसेट इनपुट (समानांतर डे टा इनपुट )।
7,6,2, 3 QD,QC,QB, QA ��प �ॉप आउटपुट ।

527
�मशः

िपन नंबर िपन का नाम िववरण

4 CE सि�य िन� �ॉक स�म िपन ह�, एकीकृत प�रपथ (IC) काय� तब ही करे गी जब
ये िपन सि�य (active low) होगी। सामा� ऑपरे शन मे उ� रखना होगा।
5 D/ U यह इनपुट िपन काउं टर की काउं िटं ग की िदशा को बताते ह�। यिद D/ U
लॉिजक­0 होगा तो यह अप काउं िटं ग के �प मे काय� करे गा, लॉिजक­ 1 मे
डाउन काउं िटं ग करे गा।
8 GND यह एक �ाउं ड िपन ह�। इसका उपयोग अ� संगत उपकरणो (other
compatible devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा�बनाने
के िलए िकया जाता ह�, तािक इसे उनके साथ काया��क (functional) बनाया जा
सके।
11 PL सि�य (active low) अतु�कािलक समानां तर लोड इनपुट ह�। इस िपन मे
सि�य (active low) िस�ल दे कर इसका उपयोग एकीकृत प�रपथ (IC) मे
डे टा लोड करने के िलए िकया जाता ह�। सामा� ऑपरे शन मे इसे उ� िस�ल
िदया जाता ह�।
12 TC सि�य उ� टिम�नल काउं ट (कैरी), आउटपुट िपन ह�, और यह आउटपुट हमेशा
सि�य (active low) होता ह�, पर काउं टर के अिधकतम और �ू नतम
िगनती आते ही यह उ� हो जाता ह�।
13 RC सि�य िन� �रपल कैरी (borrow) आउटपुट ह�। इसका आउटपुट हमेशा उ�
रहता ह�, पर काउं टर के अिधकतम और �ू नतम िगनती आते ही यह सि�य
(active low) हो जाता ह�।
14 CP पॉिज़िटव एज िट� गर �ॉक प� ह�।
16 Vcc यह पावर िपन ह� , िजसका उपयोग एकीकृत प�रपथ (IC) मे वो�े ज आपूित�
(supply voltage)के िलए िकया जाता ह�।

तािलका 9.10 (d): IC 74190 (मोड­10 तक) / 74191 (मोड­16 तक) को मोड ­N काउं टर
(तु�कािलक इनपुट का उपयोग करके)
इनपुट आउटपुट
मोड­N
MR PL के इनपुट CPU CPD A B C D QD QC QB QA
0 QA � 1 0 0 0 0 0 0 0 1 मोड­2
0 QB � 1 0 0 0 0 0 0 1 0 मोड­3
0 QB NAND QA � 1 0 0 0 0 0 0 1 1 मोड­4
0 QC � 1 0 0 0 0 0 1 0 0 मोड­5
0 QC NAND QA � 1 0 0 0 0 0 1 0 1 मोड­6
0 QC NAND QB � 1 0 0 0 0 0 1 1 0 मोड­7
0 QC NAND QB AND QA � 1 0 0 0 0 0 1 1 1 मोड­8

528
�मशः

इनपुट आउटपुट
मोड­N
MR PL के इनपुट CPU CPD A B C D QD QC QB QA
0 QD � 1 0 0 0 0 1 0 0 0 मोड­9
0 QD NAND QA � 1 0 0 0 0 1 0 0 1 मोड­10
...
... ... ... ... ... ... ... ... ... ... ... ...

0 QD NAND QB NAND QA � 1 0 0 0 0 1 0 1 1 मोड­12

0 QD NAND QC NAND QA � 1 0 0 0 0 1 1 0 1 मोड­14

3. IC­74192 / 74193 का अ�यन

IC 74192 / 74193 एक 4­िबट ि�सेटटे बल (presettable) तु�कािलक काउं टर ह�। IC74192 मोड ­10
अप/डाउन बाइनरी काउं टर, और IC 74193 मोड ­16 अप/डाउन बाइनरी काउं टर एकीकृत प�रपथ (IC)ह� ।
ि�सेटटे बल का मतलब एकीकृत प�रपथ (IC) मे इसके ि�सेट िपन का उपयोग करके और पै रेलल लोड (PL) को
सि�य (active low) लॉिजक दे कर एक पू व� िनधा� �रत सं�ा/ िगनती लोड की जा सकती ह� । इसिलए इस
एकीकृत प�रपथ (IC) को ि�सेटटे बल एकीकृत प�रपथ (IC) के �प जाना जाता ह� ।

IC 74192 / 74193 मे काउं ट अप और काउं ट डाउन करने के िलए अलग­अलग �ॉक इनपु ट िपन होती ह� ,
जो �ॉक के पॉिज़िटव एज िट� गर पर काय� करते ह�। काउं ट अप मे (74192) दशक काउं टर के �प मे 0 से 9
(0000 से 1001) तक काउं ट करता ह� , और (74193) 4­िबट बाइनरी काउं टर मे 0 से 15 (0000 से 1111)
तक काउं ट करता ह� । इनका आउटपु ट �ॉक इनपु ट के साथ तु�कािलक (synchronous) ह� । दोनों एकीकृत
प�रपथ (IC) मे अलग­अलग टिम�नल काउं ट अप और टिम�नल काउं ट डाउन �दान िकए गये ह�, जो 4­िबट से
अिघक अप/डाउन काउं टर को िडजाइन करने के िलए उपयोगी होते ह� । मा�र रीसेट िपन पू रे एकीकृत
प�रपथ को रीसेट करने के िलए �दान िकया गया ह� । और िकसी भी सं�ा के साथ िगनती शु� करने के िलए
इसमे एक सि�य िन� समां तर लोड इनपु ट िपन भी उपल� ह� ।

पै रेलल इनपु ट िपन A से D पर बां िछत बाइनरी नंबर ि�सेट लोड इनपु ट को सि�य fuEu (active low) करके
�ीसेट िकया जा सकता ह� । यिद इनकी आव�कता न हो तो इ�े खाली छोड़ िदया जाता ह� । एकीकृत प�रपथ
(IC)s मे रीसेट इनपु ट सि�य उ� होता ह� , इसिलए यह सामा� संचालन (िगनती) के िलए सि�य fuEu
(active low) होना चािहए। उ� होने की ��थित मे यह िगनती को �रसेट कर दे ता ह� ।
इन काउं टरो �ारा अिधकतम (15 या 9) से कम की िगनती को भी काउं ट, रीसेट इनपु ट के िलए उपयु �
आउटपु टों को लॉिजक गे ट के मा�म से जोड़कर �ा� िकया जा सकता ह� । िच� 9.34 (a) आं त�रक प�रपथ
आरे ख (internal circuit diagram) और (b) �ॉक आरे ख, (c से e) IC­74192 / 74193 के िलए िपनआउट
आरे ख ह� ।

529
 तािलका 9.11 (a): IC74192 / 74193 का काया��क िववरण (functional description)

इनपुट आउटपुट सं चालन िवधा

(operating

CLR PL CPU CPD A B C D QA QB QC QD TCU TCD mode)

1 x x 0 x x x x 0 0 0 0 1 0
रीसेट (clear)
1 x x 1 x x x x 0 0 0 0 1 1

0 0 x 0 0 0 0 0 0 0 0 0 1 0

0 0 x 1 0 0 0 0 0 0 0 0 1 1
पै रेलल लोड
0 0 0 x 1 1 1 1 1 1 1 1 0 1

0 0 1 x 1 1 1 1 1 1 1 1 1 1

0 1 1 x x x x काउं ट अप 1* 1 काउं ट अप

0 1 1 x x x x काउं ट डाउन 1 1** काउं ट डाउन

* TCU = CPU at terminal count up (1111)

** TCD =CPD at terminal count down (0000)
तािलका 9.11 मे (a) IC 74192 / 74193 का काया� �क िववरण (functional description) (b) स� तािलका,
(c)िपननाम और िववरण, और (d) मोड चयन­ तािलका को �दिश�त िकया गया ह�।

530
(a)आं त�रक प�रपथ आरे ख (internal circuit diagram)

531
 (b)�ॉक आरे ख (diagram)

(c)िपन आरे ख (pin diagram)

िच� 9.34: IC­74192 / 74193

532
 तािलका 9.11 (b): IC74192: स� तािलका (Truth table)

अप काउं टर आउटपुट
TCU TCD
QD QC QB QA
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 0 1 1
1001 तक जारी रखे
1 0 0 0 1 1
1 0 0 1 0 1
डाउन काउं टर आउटपुट
1 0 0 1 0 1
1 0 0 0 1 1
0 1 1 1 1 1
0001 तक जारी रखे
0 0 0 1 1 1
0 0 0 0 1 0

IC74193: स� तािलका (Truth table)

अप काउं टर आउटपुट
TCU TCD
QD QC QB QA
0 0 0 0 1 1
0 0 0 1 1 1
0 0 1 0 1 1
1110 तक जारी रखे
1 1 1 0 1 1
1 1 1 1 0 1
डाउन काउं टर आउटपुट
1 1 1 1 0 1
1 1 1 0 1 1
1 1 0 1 1 1
0001 तक जारी रखे
0 0 0 1 1 1
0 0 0 0 1 0

533
 तािलका 9.11 (c): IC74192 / 74193 िपननाम और िववरण

िपन नंबर िपन का नाम िववरण

7,6,2, 3 QD,QC,QB, QA ��प­�ॉप आउटपु ट ह� ।

4 CPD �ॉक प� की घटते �ए �ए क़म मे गणना के िलए �ॉक िस�ल को

CPD से जोड़ते ह� ,और CPU को लॉिजक­1 (+5V) से।
5 CPU �ॉक प� की बढ़ते �ए क़म मे गणना के िलए �ॉक िस�ल को CPU
से जोड़ते ह� , और CPD को लॉिजक­1 से।
8 GND यह एक �ाउं ड िपन ह� । इसका उपयोग अ� संगत उपकरणो (other
compatible devices) के साथ एकीकृत प�रपथ (IC) �ाउं ड को सामा�
बनाने के िलए िकया जाता ह� , तािक इसे उनके साथ काया� �क
(functional) बनाया जा सके ।
11 PL अतु�कािलक समानां तर लोड सि�य इनपु ट (active low input)
िपन ह� । िजसका उपयोग एकीकृत प�रपथ (IC) मे डे टा लोड करने के
िलए िकया जाता ह� । लोड करने के बाद इसे उ� (high) कर दे ते है।
12 TCU सि�य टिम�नल काउं ट अप (कैरी) आउटपु ट, आउटपु ट िपन ह� ,
और आउटपु ट हमेशा उ� होता ह� । एकीकृत प�रपथ (IC) के अिधकतम
और �ूनतम िगनती तक प�चने के बाद यह सि�य (active low)
हो जाता ह� ।
13 TCD टिम�नल काउं ट डाउन आउटपु ट, सि�य आउटपु ट िपन ह� , और
आउटपु ट हमेशा उ� होता ह� । एकीकृत प�रपथ (IC) के अिधकतम और
�ूनतम िगनती तक प�चने के बाद यह सि�य (active low) हो
जाता ह� ।
14 CLR अतु�कािलक मा�र �रसेट (Clear) इनपु ट ह� , इसका उपयोग उ�
िस�ल दे कर एकीकृत प�रपथ (IC) को रीसेट (clear) करने के िलए िकया
जाता ह� ।
15, 1,10,9 A, B,C, और D �ीसेट इनपु ट (समानां तर डे टा इनपु ट ) ह� ।
16 Vcc यह पावर िपन ह� , िजसका उपयोग एकीकृत प�रपथ (IC) मे वो�े ज
आपू ित� (supply voltage)के िलए िकया जाता ह� ।

9.11 (d): IC74192 / 74193 को मोड ­N काउं टर (तु�कािलक इनपुट का उपयोग करके)
इनपुट आउटपुट
मोड­N
CLR PL के इनपुट CPU CPD A B C D QD QC QB QA
0 QA � 1 0 0 0 0 0 0 0 1 मोड­2
0 QB � 1 0 0 0 0 0 0 1 0 मोड­3
0 QB NAND QA � 1 0 0 0 0 0 0 1 1 मोड­4
534
�मशः

इनपुट आउटपुट
मोड­N
CLR PL के इनपुट CPU CPD A B C D QD QC QB QA
0 QC � 1 0 0 0 0 0 1 0 0 मोड­5
0 QC NAND QA � 1 0 0 0 0 0 1 0 1 मोड­6
0 QC NAND QB � 1 0 0 0 0 0 1 1 0 मोड­7
0 QC NAND QB AND QA � 1 0 0 0 0 0 1 1 1 मोड­8
0 QD � 1 0 0 0 0 1 0 0 0 मोड­9
0 QD NAND QA � 1 0 0 0 0 1 0 0 1 मोड­10
...
... ... ... ... ... ... ... ... ... ... ... ...

0 QD NAND QB NAND QA � 1 0 0 0 0 1 0 1 1 मोड­12

0 QD NAND QC NAND QA � 1 0 0 0 0 1 1 0 1 मोड­14

तािलका 9.11 (e): IC74192 / 74193को मोड –N काउं टर (अतु�कािलक इनपुट का उपयोग करके)

इनपुट आउटपुट मोड­N

CLR PL CPU CPD A B C D QD QC QB QA
QB 0 � 1 x x x x 0 0 1 0 मोड­2
QB AND QA 0 � 1 x x x x 0 0 1 1 मोड­3
QC 0 � 1 x x x x 0 1 0 0 मोड­4
QC AND QA 0 � 1 x x x x 0 1 0 1 मोड­5
QC AND QB 0 � 1 x x x x 0 1 1 0 मोड­6
QC AND QB AND 0 � 1 x x x x 0 1 1 1 मोड­7
QA
QD 0 � 1 x x x x 1 0 0 0 मोड­8
QD AND QA 0 � 1 x x x x 1 0 0 1 मोड­9
QD AND QB 0 � 1 x x x x 1 0 1 0 मोड­10
... ... ... ... ... ... ... ... ... ... ... ...
QD AND QC 0 � 1 x x x x 1 1 0 0 मोड­12
QDAND QC AND QB 0 � 1 x x x x 1 1 1 0 मोड­14

535
9.3 अतु�कािलक और तु�कािलक काउं टर मे अंतर (Difference between Asynchronous and
Synchronous Counters)

�म पैरामीटर अतु�कािलक काउं टर तु�कािलक काउं टर

सं �ा
1. प�रपथ सरल ह� । जिटल ह� ।
2. कने�न पै टन� पहले ��प­�ॉप का आउटपु ट पहले ��प­�ॉप का आउटपु ट एवं
दू सरे ��प­�ॉप के िलए �ॉक दू सरे ��प­�ॉप की �ॉक प� मे
प� का काय� करता ह� । कोई कनै�न नहीं होता।
3. �ॉक इनपु ट सभी ��प­�ॉप पर एक साथ सभी ��प­�ॉप पर एक साथ �ॉक
�ॉक इनपु ट नहीं दी जाती। इनपु ट दी जाती ह� ।
4. �सार मे िवलंब अिधक होता ह� । कम होता ह� ।
(propagation
delay)
5. संचालन की अिधक �सार मे िवलंब कम �सार मे िवलंब (maximum
आवृित (maximum propagation propagation delay) के कारण
(frequency of delay) के कारण कम होती ह� । अिधक होती ह� ।
operation)

9.4 काउं टर के अनु�योग ( Application of Counters)

काउं टर के िन� िल�खत अनु�योग ह� –

1. आवृित की िगनती (frequency count) करने मे

2. िडिजटल घड़ी (digital clock) मे
3. िडिजटल वो��ेटर मे
4. आवृित िवभाजन (frequency division) मे
5. समय माप (time measurement) करने मे
6. िडिजटल लॉिजक प�रपथ म� �ॉक साइकल , प� और अ� घटनाओ की सं�ा की गणना करने मे
7. यातायात िनयं �ण �णाली (traffic control system) मे, चौराहे मे गु जरने वाले वाहनो की सं�ा

536
 हल की गई सम�ाए (Solved problems)

1. एक अनु�म जिन� (sequence generator)JK ��प­�ॉप की सहायता से िडजाइन कीिजये जो

अनु�म 1101011 उ�� (generate) करे ?

उ�र
N –िबट के अनु�मको उ�� करने के िलए �ूनतम ��प­�ॉप की आव�कता के िलए िन� सू� से
�ा� करते ह� ।

N � 2 n-1 ,

जहां , N= N – िबट के अनु�म (sequence) मे लॉिजक­0 की सं�ा, या N –िबट के अनु�म

(sequence) मे लॉिजक­1 की सं�ा मे से जो भी अिधक हो। यहाँ , N –िबट के अनु�म मे लॉिजक­0 की
सं�ा=2, और N –िबट के अनु�म मे लॉिजक­1 की सं�ा =5 ह� , म� 5 अिधक ह�।

इसिलए N=5 ह� , 5 � 2 n -1 ; �ूनतम n=4.

िदये गए िबट के अनु�म (sequence) को LSB (A) ��प­�ॉप मे उ�� करने के िलए पहले िबट के
अनु�म को िन� �कार िलखते ह� । िफर, अ� ��प­�ॉप मे डे टा इस �कार रखते ह� की ��ेक �ॉक
के बाद �ूनतम नई �े ट आए, परं तु �े ट पु नरावृि� की अनुमित नहीं ह� ।

��प­�ॉप इनपुट
�े ट
D C B A
0 0 0 1 1
0 0 1 1 3
0 0 0 0 0
0 1 0 1 5
0 0 1 0 2
0 1 1 1 7
1 0 0 1 9

उपरो� तािलका से िच� 1 मे �े ट आरे ख बनाया गया ह� ।

537
 िच� 1: 1101011 अनु�म जिन� का �े ट आरे ख

�े ट आरे ख के सहायता से िन� उ�ेजना तािलका (excitation table) बनाई गई ह� ।

वत�मान �े ट अगली�े ट ��प­�ॉपइनपुट्स

(present state (next state) (inputs)
QD(t) QC(t) QB(t) QA(t) QD(t+1) QC(t+1) QB(t+1) QA(t+1) JD KD JC KC JB KB JA KA

0 0 0 0 0 1 0 1 0 X 1 X X 1 1 X
0 0 0 1 0 0 1 1 0 X 0 X 1 X X 0
0 0 1 0 0 1 1 1 0 X 1 X X 0 1 X
0 0 1 1 0 0 0 0 0 X 0 X X 1 X 1
0 1 0 0 X X X X X X X X X X X X
0 1 0 1 0 0 1 0 0 X X 1 1 X X 1
0 1 1 0 X X X X X X X X X X X X
0 1 1 1 1 0 0 1 1 X X 1 X 1 X 0
1 0 0 0 X X X X X X X X X X X X
1 0 0 1 0 0 0 1 X 1 0 X 0 X X 0
1 0 1 0 X X X X X X X X X X X X
1 0 1 1 X X X X X X X X X X X X
1 1 0 0 X X X X X X X X X X X X
1 1 0 1 X X X X X X X X X X X X
1 1 1 0 X X X X X X X X X X X X
1 1 1 1 X X X X X X X X X X X X

उपरो� तािलका से ��प­�ॉप के इनपु ट को k­मैप सरलीकरण िविध �ारा िन� �ंजक �ा� िकए ­

J A � 1 , K A � Q C .Q A � .Q C .Q B
J B � Q D .Q A , K B � Q A
JC � QA , KC �1
J D � Q C .Q B , K D � 1

538
 उपरो� �ंजको का लॉिजक आरे ख िच� 2 बनाया गया ह� ।

िच� :2

2. एक अनु�म जिन� (sequence generator)िश� रिज�र की सहायता से िडजाइन कीिजये जो

अनु�म 1101011 उ�� (generate) करे ?

उ�र
N –िबट के अनु�म को उ�� करने के िलए �ूनतम ��प­�ॉप की आव�कता के िलए िन� सू� से
�ा� करते ह� ।

L � 2 N �1 ,

जहां , L= अनु�म (sequence) मे िबटो की सं�ा: L=7

N =��प­�ॉप की सं�ा : N=3

िदये गए िबट के अनु�म (sequence) को MSB (C) ��प­�ॉप मे उ�� करने के िलए अनु�म को
िन� �कार िलखते ह� । िफर, ��प­�ॉप की ��ेक �ॉक के बाद �े ट की जां च करते ह� । ��ेक �ॉक
के बाद नई �े ट आनी चािहए। परं तु �े ट पुनरावृि� की अनुमित नहीं ह�। यिद �े ट पु नरावृि� होती ह� तो
��प­�ॉप की सं�ा बढ़ा दे ते ह� ।

��प­�ॉप इनपुट
CP SI �े ट
QC QB QA
1 1 1 1 0 7
2 1 1 1 1 7
3 0 1 1 1 3
4 1 0 1 1 5
5 0 1 0 1 2
6 1 0 1 0 5
7 1 1 0 1 6

यिद �े ट पु नरावृि� हो रही हो तो एक ��प­�ॉप और लेते ह� ।

539
 ��प­�ॉप इनपुट
CP SI �े ट
QD QC QB QA
1 1 1 1 0 1 14
2 1 1 1 1 0 15
3 0 1 1 1 1 7
4 1 0 1 1 1 11
5 0 1 0 1 1 5
6 1 0 1 0 1 10
7 1 1 0 1 0 13

अब �े ट पुनरावृि� नहीं हो रही ह� । चार, ��प­�ॉप से इस अनु�म को िडजाइन िकया जा सकता ह� ।

उपरो� स� तािलका से , हम k­मैप सरलीकरण िविध �ारा SI के िलए िन� अिभ��� �ा� करते ह� ।

SI � Q D � Q C � Q A

3. एक बाइनरी अतु�कािलक काउं टर से डे िसमल 16383 तक िगनने के िलए िकतने ��प­�ॉप की

आव�कता होगी ? यिद �ॉक की इनपुट आवृि� (input frequency) 8.192 मेगा हट्� ज हो, तो
MSB ��प­�ॉप के आउटपुट मे िकतनी आवृि� (output frequency) होगी ?

उ�र
अतु�कािलक काउं टर के िलए �ूनतम ��प­�ॉप की आव�कता के िलए िन� सू� का �योग करते
ह� ।
N � 2 n , जहां ,N= �े टो की सं�ा और n ��प­�ॉप की सं �ा ह�।

अतु�कािलक काउं टर से डे िसमल (0 से 16383 तक) िगनने तक कुल �े टो की सं�ा = 16384 होगी।
16384 � 2 n : n=log216384 =14 ��प­�ॉप

MSB ��प­�ॉप के आउटपु ट मे आवृि� (frequency)= इनपु ट आवृि� (frequency)/214

= 8.192 मेघा हट्� ज/16384
= 500 हट्� ज
540
4. 10­िबट अतु�कािलक काउं टर के ��ेक ��प­�ॉप मे �ूनतम �सार िवलंब िकतना होगा, जब
इसके �ॉक इनपुट मे 10 मेगा हट्� ज की आवृि� (frequency) दी जाती हो ?

उ�र
माना एक ��प­�ॉप मे �सार मे िबलंब (propagation delay) t p सेकंड हो,और अतु�कािलक
काउं टर मे कुल 10 ��प­�ॉप ह� । अतु�कािलक काउं टर मे 10 ��प­�ॉप के कारण कुल �सार मे
िबलंब (propagation delay)= nt p सेकंड होगा।

1
�ॉक प� का आवत� काल (T) � n � t p Sec. = � sec.
fc

1
��प­�ॉप मे �ूनतम �सार िवलंब= t pd � � 10 ns
min n fc

5. JK ��प­�ॉप की सहायता से तु�कािलक मोड­6 काउं टर िडजाइन कर� । जाँचे की काउं टर �यं
शु� (self­starting) हो रहा ह� या नही ं।

उ�र
मोड ­6 काउं टर मे कुल काउं ट की 6 (0 से 5 तक) �े ट होती ह� । इस �कार N=6 होंगे। 2 n � N काउं टर
िडजाइन के िलए उपयोग िकए जाने वाले ��प­�ॉप की सं�ा सू� 2 n � N का उपयोग करके �ा�
करते ह� ।
यहाँ ��प –�ॉप की सं�ा (n=3) तीन होगी। 6 काउं टर �े ट्स 000, 001, 010, 011, 100, 101 ह� ।

काउं टर के िलए �े ट आरे ख िच� 3 मे िदया गया ह� ।

िच� 3: मोड ­6 काउं टर के िलए �े ट आरे ख

JK ��प �ॉप के िलए उ�ेजना तािलका (excitation table)

541
 वत�मान �े ट अगली�े ट
(present state) (next state)
Q(t) Q(t+1)
0 0
0 1
1 0
1 1
��प­�ॉप इनपुट
J K
0 X
1 X
X 1
X 0

मोड ­6 तु�कािलक काउं टर को िडजाइन (JK ��प­�ॉप की सहायता से) करने के िलए �े ट तािलका
िनम�त ह� ।

वत�मान �े ट अगली�े ट ��प­�ॉपइनपुट्स

�ॉक (present state) (next state) (inputs)
QC(t) QB(t) QA(t) QC(t+1) QB(t+1) QA(t+1) JC KC JB KB JA KA
1 0 0 0 0 0 1 0 X 0 X 1 X
2 0 0 1 0 1 0 0 X 1 X X 1
3 0 1 0 0 1 1 0 X X 0 1 X
4 0 1 1 1 0 0 1 X X 1 X 1
5 1 0 0 1 0 1 X 0 0 X 1 X
6 1 0 1 0 0 0 X 1 0 X X 1

k­मै प का उपयोग करके तीन ��प­�ॉप के िलए इनपु ट �ंजक �ा� िकए जाते ह� ।

J A � 1 , K A � Q C .Q A � .Q C .Q B
J B � Q D .Q A , K B � Q A
JC � QA , KC �1
J D � Q C .Q B , K D � 1

तीन JK ��प­�ॉप बनाए, ��ेक ��प­�ॉप के िलए इनपु ट उपरो� �ंजकों से अनुसार बनाए, और
सभी ��प­�ॉप को एक ही �ॉक प� से जोड़� , जैसे िच� 4 मे ह� ।

मोड­6 काउं टर मे दो अमा� �े ट 110 और 111 ह�।

लॉक आउट की जां च के िलए तािलका वत�मान इनपु ट को वत�मान �े ट के मान J A � 1 , K A � 1 ;

J B � Q C .Q A , K B � Q A ; J C � Q B Q A , K C � Q A मे रखकर �ा� िकए जाते ह� । अगली �े ट के मान JK

542
 ��प­�ॉप की अगली �े ट समीकरण { Q(t � 1) JK � Q (t).J � Q(t).K } मे वत�मान �े ट, और वत�मान
इनपु ट के मान रखकर िनकाल सकते ह� ।

िच� : 4

मोड­6 काउं टर �यं शु� (self­starting) है की नहीं की जां च िन� तािलका की सहायता से करते है ।
यहाँ वत�मान �े ट मे मोड­6 काउं टर दो अमा� �े ट 110 और 111 रखकर अगली �े ट दे खते है । यिद
अगली �े ट भी अमा� हो तो उसे वत�मान �े ट मानकर अगली �े ट की जां च करते है ।

मोड­6 काउं टर मे लॉक आउट की जांच के िलए तािलका

वत�मान �े ट वत�मान इनपुट अगली�े ट

(present state) (present input) (next state)
QC(t) QB(t) QA(t) JC KC JB KB JA KA QC(t+1) QB(t+1) QA(t+1)
1 1 0 0 0 0 0 1 1 1 1 1
1 1 1 1 1 0 1 1 1 0 0 0

उपरो� तािलका से, हम कह सकते ह� िक काउं टर �यं शु� (self­starting) हो रहा ह�, �ोिक यिद
काउं टर शु� मे 110 अमा� �े ट मे हो तो पहली �ॉक के बाद यह अमा� �े ट 111 मे आ जाता ह� ।
दू सरी �ॉक प� के बाद यह मा� �े ट 000 मे चला जाता ह� ।

6. T ��प­�ॉप की सहायता से तु�कािलक काउं टर िडजाइन कर� जो 0, 3, 5, 6, 0……�े ट मे जाता

ह�। �ा काउं टर �यं शु� (self­starting) हो रहा ह� या नही ं। यिद नही ं तो इसे �यं शु� (self­
starting) कैसे बनाएगे ?

उ�र
�े ट 0, 3, 5, 6, 0,……को काउं ट करने वाले काउं टर मे अिधकतम डे सीमल सं�ा 6 (110) ह� । इसे
िडजाइन करने के िलए तीन ��प–�ॉप की आव�कता होगी।
काउं टर के िलए �े ट आरे ख िच� 5 मे िदया गया ह� ।
543
 िच� :5 �े ट आरे ख

T ��प �ॉप के िलए उ�ेजना तािलका (excitation table)

वत�मान �े ट अगली�े ट
(present state) (next state) T ��प­�ॉप
Q(t) Q(t+1)
0 0 0
0 1 1
1 0 1
1 1 0

�े ट 0, 3 ,5, 6 (मोड ­4) तु�कािलक काउं टर को िडजाइन ( T ��प­�ॉप की सहायता से) करने के िलए
�े ट तािलका िनम�त ह� ।

��प­�ॉप
वत�मान �े ट अगली�े ट
इनपुट्स
�ॉक (present state) (next state)
(inputs)
QC(t) QB(t) QA(t) QC(t+1) QB(t+1) QA(t+1) TC TB TA
1 0 0 0 0 1 1 0 1 1
2 0 1 1 1 0 1 1 1 0
3 1 0 1 1 1 0 0 1 1
4 1 1 0 0 0 0 1 1 0

k­मै प का उपयोग करके तीन ��प­�ॉप के िलए इनपु ट �ंजक

TA � Q B ; TB � 1 ; TC � Q B .

तीन T ��प­�ॉप बनाए, ��ेक ��प­�ॉप के िलए इनपु ट उपरो� �ंजकों से अनुसार जोड़े , और सभी
��प­�ॉप को एक ही �ॉक प� से जोड़� । लॉिजक डाया�ाम िच� 6 मे बनाया गया ह� ।

544
 िच� : 6

इस काउं टर मे चार अमा� �े ट 001, 010, 100, और 111 ह� ।

लॉक आउट की जां च के िलए तािलका वत�मान इनपु ट को वत�मान �े ट के मान TA � Q B ; TB � 1

TC � Q B . मे रखकर �ा� िकए जाते ह� । अगली �े ट के मान को T ��प­�ॉप की अगली �े ट
समीकरण { Q(t � 1) T � Q(t) � T } म� मान रखकर िनकालते ह� ।

वत�मान �े ट वत�मान इनपुट अगली�े ट

(present state) (present input) (next state)
QC(t) QB(t) QA(t) TC TB TA QC(t+1) QB(t+1) QA(t+1)
0 0 1 0 1 1 0 1 0
0 1 0 1 1 0 1 0 0
1 0 0 0 1 1 1 1 1
1 1 1 1 1 0 0 0 1

उपरो� तािलका से, हम कह सकते ह� िक काउं टर �यं शु� (self­starting) नहीं हो रहा ह� , �ोिक
काउं टर की कोई भी अमा� �े ट एक �ॉक के बाद मा� �े ट मे नहीं आ रही ह�। यािन िक काउं टर
लॉक हो गया। काउं टर को िन� तरह से अनलॉक कर सकते ह� ।

सारी वत�मान �े ट िलखकर वत�मान अमा� �े टो को पहली मा� अगली �े ट दे कर अनलॉक कर सकते
ह� , जैसे तािलका मे िदखाया गया ह� ।

545
 ��प­�ॉप
वत�मान �े ट अगली�े ट
इनपुट्स
(present state) (next state)
(inputs)
QC(t) QB(t) QA(t) QC(t+1) QB(t+1) QA(t+1) TC TB TA
0 0 0 0 1 1 0 1 1
0 0 1 0 0 0 0 0 1
0 1 0 0 0 0 0 1 0
0 1 1 1 0 1 1 1 0
1 0 0 0 0 0 1 0 0
1 0 1 1 1 0 0 1 1
1 1 0 0 0 0 1 1 0
1 1 1 0 0 0 1 1 1

k­मै प का उपयोग करके तीन ��प­�ॉप के िलए इनपु ट �ंजक

TA � Q C Q B � Q C .Q A ; TB � Q B � Q C .Q B � Q C .Q A ; TC � Q C .Q A � Q B .Q A .

िच� 7 के अनुसार तीन T ��प­�ॉप बनाए, ��ेक ��प­�ॉप के िलए इनपु ट उपरो� �ंजकों से
अनुसार बनाए, और सभी ��प­�ॉप को एक ही �ॉक प� से जोड़� ।

िच� 7

7. एक मोड­n तु�कािलक बाइनरी अप काउं टर का उपयोग करके तु �कािलक रीसे ट इनपुट के साथ
जै सा िक िच� 8 मे िदखाया गया ह�। n का मान �ात कीिजये ?

546
 िच� : 8

उ�र
��प­�ॉप को दो तरह से रीसेट िन� �कार से कर सकते ह� । अतु�कािलक रीसेट, और तु�कािलक
रीसेट ।
a. अतु�कािलक रीसेट मे अतु�कािलक रीसेट इनपु ट को इनपु ट दे कर। यहाँ अतु�कािलक
रीसेट इनपु ट CLR है । CLR इनपु ट लॉिजक – 0, सारे ��प­�ॉप के आउटपु ट को रीसेट
कर द� गे। इस िविध मे ��प­�ॉप को रीसेट करने के िलए �ॉक प� का इं तजार नहीं
करता होता ह� । जब CLR =1 होगा: काउं टर सामा� काउं ट संचालन 0000 से 0110 तक
करे गा।
b. तु�कािलक रीसेट मे ��प �ॉप के इनपु ट को रीसेट इनपु ट दे कर रीसेट िकया जाता है ।
इस िविध मे ��प­�ॉप को रीसेट करने के िलए �ॉक प� का इं तजार करता होता ह� ।

��ानुसार, यह काउं टर तु�कािलक रीसेट इनपु ट ह� । इसके ��प­�ॉप को रीसेट करने के िलए
(0110) के बाद दू सरी �ॉक प� का इं तजार करना पड़े गा। इसिलए इसकी अिधकतम �े ट 0110
होगी,, तो यह मोड­7 काउं टर �आ।

यिद यह अतु�कािलक रीसेट होता तो यह मोड­6 काउं टर होता।

8. T ��प­�ॉप का उपयोग करते �ये 3­िबट तु�कािलक काउं टर के साथ 3­िबट अतु�कािलक
काउं टर की अिधकतम आवृि� (maximum frequency) की तुलना कर� । यिद ��ेक ��प­�ॉप
का �सार िवलंब 50 ns ह�, और AND गेट का 20 ns ह�। इन काउं टर को मोड­16 मे बदलने के िलए
�ा करने की ज�रत होगी। मोड­16 तु�कािलक काउं टर, और अतु�कािलक काउं टर की
अिधकतम आवृि� (maximum frequency) िकतनी होनी चािहए ?

उ�र
i. 3­िबट तु�कािलक काउं टर का �सार िवलंब = t pd (FF) � t pd (AND) सेकंड

1
Tclock � 50 � 20 � 70 ns ;अिधकतम आवृि�= � 14.3MHz
70

547
 ii. 3­िबट अतु�कािलक काउं टर का �सार िवलंब = 3 x t pd (FF) सेकंड

1
Tclock � 3 X 50 � 150 ns ;अिधकतम आवृि�= � 6.6 MHz
150

इन काउं टर को मोड­16 (24=16)मे बदलने के िलए एक ��प­�ॉप की और आव�कता होगी।

iii. 4­िबट तु�कािलक काउं टर (without ripple carry) का �सार िवलंब = t pd (FF) � t pd (AND)
सेकंड (with ripple carry) का �सार िवलंब = t pd (FF) � 2 t pd (AND) सेकंड

1
Tclock � 50 � 20 � 70 ns ;अिधकतम आवृि�= � 14.3MHz
70

iv. 4­िबट अतु�कािलक काउं टर का �सार िवलंब = 4 x t pd (FF) सेकंड

1
Tclock � 4 X 50 � 200 ns ;अिधकतम आवृि�= � 5 MHz
200

9. िन� A, B ��प­�ॉप वाली फ़�न तािलका का उपयोग करके बाइनरी मॉड ­5 तु�कािलक
काउं टर (synchronous counter) को िडज़ाइन करे , ��प­�ॉप के आउटपुट (Q2 Q1 Q0 )का �म
000 001 010 011 100 ह�।

��प �ॉप इनपुट अगली ��थित

A B Q(t+1)

0 0 1

0 1 Qn

1 0 Qn

1 1 0

उ�र
A, B ��प �ॉप के िलए �े ट तािलका

��प �ॉप इनपुट

वत�मान ��थित अगली ��थित
A B
0 0 0 1
0 0 1 1

548
�मशः

��प �ॉप इनपुट

वत�मान ��थित अगली ��थित
A B
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

A, B ��प �ॉप के िलए उ�ेजना तािलका (excitation table), �े ट तािलका की सहायता से

��प �ॉप इनपुट

वत�मान ��थित अगली ��थित
A B
0 0 1 X
0 1 0 X
1 0 X 1
1 1 X 0

�े ट 0, 1, 2, 3, 4 (मोड ­5) तु�कािलक काउं टर को िडजाइन ( A ,B ��प­�ॉप की सहायता से) करने

के िलए �े ट तािलका िनम�त ह� ।

अगली�े ट
वत�मान�े ट ��प­�ॉपइनपुट्स
(nexts tate)
(present state) (inputs)
Q2(t) Q1(t) Q0(t) Q2(t+1) Q1(t+1) Q0(t+1) A2 B2 A1 B1 A0 B0
0 0 0 0 0 1 1 x 1 x 0 x
0 0 1 0 1 0 1 x 0 x x 1
0 1 0 0 1 1 1 x x 0 0 x
0 1 1 1 0 0 0 x x 1 x 1
1 0 0 0 0 0 x 0 1 x 1 x

k­मैप का उपयोग करके तीन ��प­�ॉप के इनपु ट के िलए िन�िल�खत �ंजक �ा� �ये ।

A0= Q2; B0=1

549
 A1= Q 0 ; B1=Q0

A2= Q 1 � Q 0 ; B2=1

तीन AB ��प­�ॉप के इनपु ट म� उपरो� �ंजक के अनुसार बनाए । सभी ��प­�ॉप को एक ही �ॉक
प� से जोड़ काउं टर िडजाइन कर सकते ह� ।

10. 256 के मॉ�ूलस (MOD­256) के साथ 8­िबट बाइनरी अप काउं टर को 01111111 की ��थित पर
रखा गया ह�।135 �ॉक प� के बाद काउं टर की ��थित �ा होगी।

काउं टर की ��थित 00000110 होगी।

8­िबट बाइनरी अप काउं टर को 01111111 (डे िसमल 127) की ��थित पर रखा गया ह�। इसिलए हमे 262
(127+135=262) �ॉक प� के बाद काउं टर की ��थित �ा� करनी ह� ।

255: 8­िबट बाइनरी अप काउं टर की ��थित 11111111 (डे िसमल 255)

256: 8­िबट बाइनरी अप काउं टर की ��थित 00000000 (डे िसमल 256)
257: 8­िबट बाइनरी अप काउं टर की ��थित 00000001 (डे िसमल 257)
258: 8­िबट बाइनरी अप काउं टर की ��थित 00000010 (डे िसमल 258)
259: 8­िबट बाइनरी अप काउं टर की ��थित 00000011 (डे िसमल 259)
260: 8­िबट बाइनरी अप काउं टर की ��थित 00000100 (डे िसमल 260)
261: 8­िबट बाइनरी अप काउं टर की ��थित 00000101 (डे िसमल 261)
8­िबट बाइनरी अप काउं टर की ��थित 00000110 (डे िसमल 262)

11. एक 2­िबट तु�कािलक(synchronous) काउं टर मे ��प­�ॉप का �सार िवलंब समय

(propagation delay)30 ms ह�। काउं टर मे ��थित प�रवत�न (state change) के िलए आव�क
अिधकतम संभािवत समय �ा होगा ?

तु�कािलक काउं टर मे ��प­�ॉप का �सार िवलंब समय (propagation delay) 30 ms ह�। काउं टर मे
��थित प�रवत�न (state change) के िलए आव�क अिधकतम संभािवत समय 30 ms ही होगा?

550
 �योगा�क (Experiments)

1. IC 7473 (JK ��प­�ॉप) का उपयोग करके 4­िबट अतु�कािलक काउं टर का अ�यन और

स�ािपत करना।

आव�क उपकरण /घटक (Equipment /Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC): दो­ 7473 (दो,JK मा�र­�े व ��प­�ॉप) ।

डायोड: चार­LED 20 Mw

िविवध (Miscellaneous): चार­ �ितरोध 330 Ω/ 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथो (ICs) को उिचत �थान
पर लगाए।
b. 4­िबटअतु�कािलक काउं टर के लॉिजक आरे ख को �ै ड­ बोड� पर संयोिजत करे ।
c. अप काउं ट के िलए चारो ��प­�ॉप के J और K इनपुट को लॉिजक­1 से, और पहले
��प­�ॉप के �ॉक इनपु ट को ऋणा�क एज िट� ग�रं ग, तथा पहले ��प �ॉप का
पॉिज़िटव आउटपु ट को अगले वाले ��प­�ॉप के �ॉक इनपु ट से जोड़कर,आगे वाले
��प­�ॉप को इसी �कार जोड़े ।
d. प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपू ित� उिचत
िपनो पर द� ।
e. डाउन काउं ट के िलए चारो ��प­�ॉप के J और K इनपु ट को लॉिजक­1 से, और पहले
��प­�ॉप के �ॉक इनपु ट को ऋणा�क एज िट� ग�रं ग, तथा पहले ��प �ॉप का
नेगेिटव आउटपु ट को अगले वाले ��प­�ॉप के �ॉक इनपु ट से जोड़कर,आगे वाले
��प­�ॉप को इसी �कार जोड़े ।
f. ��प �ॉप आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting
resistor) केसाथ जोड़े ।
g. �ॉक प� दे ने से पहले यिद ��प­�ॉप मे कोई डाटा ह� तो उ�े रीसेट कर दे ।
h. लॉिजक प�रपथ के �ॉक इनपु ट दे कर आउटपु ट मे काउं िटं ग अनु�म (counting
sequence) दे खते ह� ।
i. उपरो� के िलए स�तािलका तैयार कर� ।

551
 �े�ण (Observation):

4­िबट अतु�कािलक अप/डाउन बाइनरी काउं टर

अप काउं ट
�ॉक ��प­�ॉप आउटपुट िगनती
CLK QD QC QB QA Count
0 0 0 0 0
�
डाउन काउं ट
�

प�रणाम (Result): 4­िबट अतु�कािलक अप / डाउन बाइनरी काउं टर के संचालन को स�ािपत िकया।

सावधािनयां (Precautions):

1. प�रपथ म� उपयोग होने वाले सभी एकीकृत प�रपथो (ICs) को िडजाइन करने से पहले उनकी जां च कर ल�।
2. एकीकृत प�रपथ (IC) के िपन आउट आरे ख को उिचत िडिजटल डाटा सीट से ही दे खे।
3. पावर �ोजे� बोड� मे उपयोग होने वालो की �योग करने से पहले जाँ च कर ले।
4. िकसी भी इनपु ट िपन को खाली (floating) न छोड़� ।

2. IC 7473 (JK ��प­�ॉप) का उपयोग करके एक अतु�कािलक दशक काउं टर का अ�यन और

स�ािपत करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC)s: एक­IC 7473 (दो, JK मा�र­�े व ��प­�ॉप), एक­IC 7410 (तीन 3­इनपु ट
NAND गे ट।

डायोड: चार­LED 20mW

िविवध (Miscellaneous): चार­ �ितरोध 330 Ω /0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली ICs को उिचत �थान पर लगाए।
b. अतु�कािलक दशक काउं टर लॉिजक आरे खो �ै ड­ बोड� पर संयोिजत करे ।

552
 c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
e. �ॉक प� दे ने से पहले यिद ��प­�ॉप मे कोई डे टा ह� तो उ�े रीसेट कर दे ते ह� ।
f. लॉिजक प�रपथ के �ॉक इनपु ट दे कर आउटपु ट मे काउं िटं ग अनु�म (counting
sequence) दे खते ह� ।
g. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):

अतु�कािलक दशक­काउं टर
�ॉक ��प­�ॉप आउटपुट िगनती
CLK QD QC QB QA Count
0 0 0 0 0
से
� 1 0 0 1 9

प�रणाम (Result): अतु�कािलक दशक­काउं टर के संचालन की पु ि� की।

सावधािनयां (Precautions): �योग 1 की भां ित।

3. अतु�कािलक एकीकृत प�रपथ (IC)s का उपयोग करके काउं टरों का अ�यन और स�ािपत करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC): एक ­IC7490 (अतु�कािलक दशक काउं टर), एक ­IC7492 (िडवाइड­बाई ­
12 काउं टर), एक ­ IC 7493 (4­िबट अतु�कािलक बाइनरी काउं टर) ।

डायोड: चार­LED 20 mW

िविवध (Miscellaneous): चार­�ितरोधक 330 Ω / 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथ (IC)s को उिचत �थान
पर लगाए।

553
 b. अतु�कािलक एकीकृत प�रपथ (ICs)को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. अतु�कािलक एकीकृत प�रपथ को उिचत इनपु ट दे कर, आउटपु ट को LED से उिचत धारा
सीिमत अवरोधक (current limiting resistor) के साथ जोड़े ।
e. ��ेक एकीकृत प�रपथ (IC) की काया� �क िववरण (functional description) की सहायता
से �ॉक प� दे ने से पहले यिद ��प­�ॉप मे कोई डाटा ह� तो उ�े रीसेट कर दे ते ह� ।
उसके बाद लॉिजक प�रपथ के �ॉक इनपु ट दे कर आउटपु ट मे काउं िटं ग अनु�म
(counting sequence) दे खते ह� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):
1. IC­7490 का अ�यन
काउं टर आउटपुट रीसे ट इनपुट से ट इनपुट
मोड­N
QD QC QB QA MR1 MR2 MS1 MS2
*मोड­2
से
मोड­10

2. IC­7492 का अ�यन
काउं टर आउटपुट रीसे ट इनपुट
मोड­N
QD QC QB QA MR1 MR2
*मोड­2
से
मोड­11
3. IC­7493 का अ�यन
काउं टर आउटपुट रीसे ट इनपुट
मोड­N
QD QC QB QA MR1 MR2
*मोड­2
से
मोड­16

प�रणाम (Result): एकीकृत प�रपथ (IC) का उपयोग करके काउं टर अनु �म को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

554
4. JK ��प­�ॉप का उपयोग करके 4­िबट तु�कािलक बाइनरी काउं टर के संचालन का अ�यन और
स�ािपत करना।
आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC)s: एक–IC 7473 (दो, JK मा�र­�ेव ��प­�ॉप), एक–IC7408 (चार, 2­इनपु ट
AND गे ट्स) ।

डायोड: चार­LED 20mW

िविवध (Miscellaneous): चार �ितरोध 330 Ω / 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथ (ICs) को उिचत �थान
पर लगाए।
b. तु�कािलक बाइनरी काउं टर के लॉिजक प�रपथ को �ै ड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. आउटपु ट को LED से उिचत धारा सीिमत अवरोधक (current limiting resistor) के साथ
जोड़े ।
e. �ॉक प� दे ने से पहले यिद ��प­�ॉप मे कोई डाटा ह� तो उ�े रीसेट कर दे ते ह� ।
f. लॉिजक प�रपथ (logic circuit) के �ॉक इनपु ट दे कर आउटपु ट मे काउं िटं ग अनु�म
(counting sequence) दे खते ह� ।
g. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):
तु�कािलक बाइनरी अप/डाउन काउं टर
अप काउं ट
�ॉक ��प­�ॉप आउटपुट िगनती
CLK QD QC QB QA Count
�
डाउन काउं ट
�

प�रणाम (Result): तु�कािलक बाइनरी अप / डाउन काउं टर को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित।

555
5. तु�कािलक एकीकृत प�रपथो (ICs) का उपयोग करके काउं टरों का अ�यन और स�ािपत करना।

आव�क उपकरण / घटक (Equipment / Components required):

1. उपकरण (Equipment): पावर �ोजे� बोड� और िडिजटल म�ीमीटर।

2. घटक (Components):

एकीकृत प�रपथ (IC): एक–IC74160 (तु�कािलक दशक अप काउं टर), एक–IC74161 (4­िबट
तु�कािलक बाइनरी अप काउं टर), एक–IC74162 (तु�कािलक दशक अप काउं टर), एक–IC74163
(4­िबट तु�कािलक बाइनरी अप काउं टर), एक –IC74168 (तु�कािलक दशक अप/डाउन काउं टर),
एक –IC74169 (4­िबट तु�कािलक बाइनरी अप/डाउन काउं टर), एक–IC74190 (तु�कािलक दशक
अप/डाउन काउं टर), एक­74191 (4­िबट तु�कािलक बाइनरी अप/डाउन काउं टर), एक ­74192
(तु�कािलक दशक अप/डाउन काउं टर काउं टर), एक ­74193 (4­िबट तु�कािलक बाइनरी
अप/डाउन काउं टर) ।

डायोड: चार–LED 20 mW

िविवध (Miscellaneous): चार �ितरोध 330 Ω / 0.25 वाट, िसंगल कोर वायर, कटर और ��� पर

�ि�या (Procedure):

a. पावर �ोजे� बोड� पर प�रपथ मे �योग होने वाली एकीकृत प�रपथ (ICs) को उिचत �थान
पर लगाए।
b. तु�कािलक एकीकृत प�रपथो (ICs)को �ैड­ बोड� पर संयोिजत करे ।
c. अब प�रपथ मे �योग होने वाली ��ेक एकीकृत प�रपथो (ICs) को उिचत िवधुत आपूित�
उिचत िपनो पर द� ।
d. तु�कािलक एकीकृत प�रपथो (ICs)को उिचत इनपु ट दे करआउटपु ट को LED से उिचत धारा
सीिमत अवरोधक (current limiting resistor) के साथ जोड़े ।
e. ��ेक एकीकृत प�रपथ (IC) की काया� �क िववरण (functional description) की सहायता
से �ॉक प� दे ने से पहले यिद ��प­�ॉप मे कोई डाटा ह� तो उ�े ��यर कर दे ते ह�।
उसके बाद लॉिजक प�रपथ (circuit) के �ॉक इनपु ट दे कर आउटपु ट मे काउं िटं ग अनु�म
(counting sequence) की जां च करते ह� ।
f. उपरो� के िलए स� तािलका तैयार कर� ।

�े�ण (Observation):
1. IC74160 / 74161 / 74162 / 74163
इनपुट आउटपुट
मोड­N
CLR PL CP A B C D QD QC QB QA
मोड­2 से
मोड­14

556
 2. 74162 / 74163 को मोड –N काउं टर (तु�कािलक इनपुट का उपयोग करके)
इनपुट आउटपुट
मोड­N
CLR PL CP A B C D QD QC QB QA
मोड­2
से
मोड­14

3. IC74168 / 74169
इनपुट आउटपुट
मोड­N
PL CP A B C D QD QC QB QA
मोड­2
से
मोड­14

4. IC­74190 /74191
इनपुट आउटपुट
मोड­N
MR PL CPU CPD A B C D QD QC QB QA
मोड­2
से
मोड­14

5. IC­74192 / 74193
IC74192 / 74193को मोड –N काउं टर (तु�कािलक इनपुट का उपयोग करके)
मोड­N इनपुट आउटपुट
CLR CPU CPD A B C D QD QC QB QA
मोड­2
से
मोड­14

IC74192 / 74193 को मोड –N काउं टर (अतु�कािलक इनपुट का उपयोग करके)

इनपुट आउटपुट
मोड­N
CLR PL CPU CPD A B C D QD QC QB QA
मोड­2
से
मोड­14

प�रणाम (Result): एकीकृत प�रपथो (ICs) का उपयोग करके काउं टर अनु�म को स�ािपत िकया।

सावधािनयां (Precautions): �योग 1 की भां ित ।

557
 प�रिश�­A

िडिजटल इलै ��ोिन� �योग – एक प�रचय

Digital Electronics Experiments­an Introduction

A.1 �योगों का प�रचय

िपछले अ�ायों मे िडिजटल इलै��ोिन� से संब��त िस�ां तों के साथ­साथ ��ेक अ�ाय के अं त मे उससे
संब��त �योग िदये गए है । िडिजटल प�रपथ के िस�ां तों को िडिजटल �योगशाला म� इनसे संब��त मानक
िडिजटल एकीकृत प�रपथ (DICs), घटको (Componets), और �ै ड बोड� पर लॉिजक प�रपथ बनाकर आसानी से
समझा जा सकता है । �ेड बोड� पर और मानक एकीकृत प�रपथ (standard ICs) एवं संब��त घटको
(components) की मदद से कोई भी िडिजटल प�रपथ (digital circuit) िडजाइन कर स�ािपत िकया जा सकता
है ।

�े ड बोड� पर इन �योगों को करने के िलए िन�िल�खत उपकरण / घटक / उपकरणों की आव�कता होती है :

1. �काश उ�ज�क डायोड (LED),

2. लॉिजक­0 और लॉिजक­1 िस�ल �दान करने के िलए ��च, �ॉक ��च,

3. लॉिजक प�र,

4. दो आवृि�यों के साथ एक �ॉक प� जनरे टर:

i. कम आवृि� (low frequency) : 1 प� / सेकंड, िस�ल म� धीमे प�रवत�न (slow changes) का

िनरी�ण (observe) करने के िलए।
ii. एक उ� आवृि� (high frequency): 1000 प� / सेकंड

5. िविभ� वो�े ज की िवधुत आपू ित� (electrical supply),

6. एकीकृत प�रपथ (IC) को �े ड बोड� पर माउं ट करने के िलए सॉकेट ��� � (socket strips),

7. �ै ड बोड� मे सिक�ट जोड़ने हे तु िविभ� रं ग के �कअप तार,

8. तारों को काटने एवं छीलने के िलए तार छीलने वाला (wire stripper).

िविभ� �कार के िडिजटल लॉिजक ट� े नर �योगशालाओ मे िडिजटल प�रपथ (digital circuit) िडजाइन करने हे तु
उपयोग िकए जाते है । िजनम� िविभ� वो�े ज की िवधुत आपू ित�, इनपु ट िस�ल दे ने के िलए ��च, लॉिजक प�र,
प�रपथ िडजाइन करने के िलए �े ड बोड� और आउटपु ट दे खने के िलए �काश उ�ज�क डायोड (LED) आिद

558
शािमल ह� जो कई िनमा� ताओं से उपल� ह� । िच� A.1 मे OMEGA manufacturer का �ैड बोड� प�रपथ लैब
(bread board circuit lab) िदखाया गया है ।

िच� A.1: िडिजटल लॉिजक ट� े नर (OMEGA manufacturer)

िडिजटल एकीकृत प�रपथो (ICs) के िलए मानक �ािफक �तीक प�रिश�-B म� िदए गए ह� , प�रिश�-C, प�रिश�-
D म� �मशः िडिजटल �योगशाला म� समा�तः उपयोग होने वाले प�रपथ (circuit),और �योगशालाओं म� उपयोग
िकए जाने वाले िडिजटल एकीकृत प�रपथो (Ics) का संि�� िववरण ह� ।

A.2 िडिजटल प�रपथ म� �ेड बोड� का उपयोग

िकसी भी प�रपथ के िडजाइन (circuit design) को अं ितम �प दे ने से पहले प�रपथ बनाने और उसका परी�ण
करने के िलए �े ड बोड� का उपयोग िकया जाता है। िच� A.2 मे िडिजटल इलै��ोिन� �योगशाला म� िडिजटल
प�रपथ को िडजाइन (circuit design) करने के िलए �े ड बोड� के उपयोग िदखाया गया है। �ेड बोड� म� दोनों शीष�
पर दो छे द वाली लाइने, जो अंदर से अलग­अलग �ैितज (horizontal) �प से जुड़े �ए होते है , बाकी म� मे
पां च छे द वाली लाइने िनरं तर संबंध के लंबवत समूहों (vertical groups) मे जुड़े होते है , पर म� मे नहीं, िजस पर
IC को लगाया (mount) जाता है । �े ड बोड� म� दोनों शीष� वाली लाइनों को �योग मे उपयोग होने वाली िवधुत के िलए
होती ह� , जो अलग­अलग आं त�रक �प से �ैितज (horizontal) �प से जुड़े होते है , पर म� मे दोनों लाइने नहीं

559
जुड़े होते है , आव�कता पड़ने पर इसे बाहर से जोड़ सकते है। िजसमे एक लाइन को लॉिजक-1 (+Vcc) और
दू सरे लाइन को लॉिजक-0 (�ाउं ड) से जोड़ते ह� । एकीकृत प�रपथ (IC) को �े ड बोड� के म� मे लगाया (mount)
जाता है िजसके दोनों तरफ पां च िनरं तर संबंध के लंबवत समूहों (vertical groups) के मा�म से ��ेक िपन तक
प�ं च जाता है। उपयोग िकए जाने वाले ��ेक एकीकृत प�रपथ (IC) को उिचत िवधुत आपू ित� दे कर, इनपु ट्स को
�क-अप तार (hookup wire) की सहायता से लॉिजक­0 और लॉिजक­1 इनपु ट िदया जाता है , और आउटपु ट
को �काश उ�ज�क डायोड (LED) के साथ लगभग 330Ω / 0.25 वाट के �ितरोध से जोड़कर आउटपु ट की
जां च करते है ।

िच� A.2: �ेड बोड� ले आउट

560
A.3 �दश�न इकाई (display unit)

A.3.1 �काश उ�ज�क डायोड ( )

�काश उ�ज�क डायोड (LED) इले��ो�ूिमनस�स (electroluminescence) के िस�ां त पर काम करते है ।

डायोड के मा�म से धारा �भािवत करने पर, अ�सं�क आवेश वाहक (minority charge carriers) और
ब�सं�क आवेश वाहक (majority charge carriers) जं�न पर पु नः संयोिजत (recombine) हो जाते है।
पु नस�योजन होने पर (on recombination) ऊजा� फोटोन के �प मे उ�िज�त होती है। अ� बाय�ड (forward
biased) मे जब PN पदाथ� (material) के जं�न पर एक पॉिज़िटव होल मे इले��ॉन भरते ह� ,तो इले��ॉन कुछ
ऊजा� खो दे ते ह� । यह ऊजा� ऊ�ा और �काश के �प म� उ�िज�त होती है । सभी PN जं�न ऐसा करते ह� ,लेिकन
गै िलयम (Gallium) से बना PN जं�न एक �� �काश �ोत (visible light source) के �प म� उपयोग करने के
िलए पया� � मा�ा म� �काश उ�िज�त करता है । ि��ल डोिपं ग की मा�ा के आधार पर,उ�िज�त �काश लाल, हरा
या पीला हो सकता है । यिद अध�चालक (semiconductor) पदाथ� गै िलयम आस�नाइड (Gallium Arsenide) है ,तो
ऊजा� को इ��ा-रे ड िविकरण के �प म� छोड़ा जाता है । गै िलयम के साथ अ� पदाथ� िमला कर �� �काश
(visible light) दे खा जाता है ।

PN जं�न की तरह, �काश उ�ज�क डायोड (LED), अ� बाय�ड (forward biased) होने पर धारा का संचालन
(conduct) करती है और �रवस� बाय�ड होने पर धारा को रोक दे ता है । �काश उ�ज�क डायोड (LED) मे �काश
का उ�ादन उसमे धारा बढ् ने से बढ़ता है । इसिलए,एक उिचत �ितरोध (resistor) हमेशा �काश उ�ज�क डायोड
(LED) के साथ �ृंखला (series) म� धारा को सीिमत (current limit) करने के िलए उपयोग िकया जाता है ।

एक अ� बाय�ड (forward biased) PN जं�न डायोड, एक िविश� लाल �काश उ�ज�क डायोड (LED) के
िलए वो�े ज ड� ॉप लगभग 1.75 वो� है । पीले और हरे रं ग की �काश उ�ज�क डायोड (LED) के िलए अ�
(forward)­बाय�ड वो�े ज उ� होता है। एक सामा� �काश उ�ज�क डायोड (LED) को उिचत �काश का
उ�ादन करने के िलए 5 mA से 20 mA के बीच, धारा की आव�कता होती है । िविश� �काश उ�ज�क डायोड
(LED) िडिजटल डाटा तािलका A.1 मे िदया गया है । ।

तािलका A.1 : िविश� �काश उ�ज�क डायोड (LED) िडिजटल डाटा ।

�म VF IF
पदाथ� रं ग
सं �ा (वो�े ज मे ) (mA मे )
1. गै िलयम आस�नाइड लाल 1.7 10
(GaAs) (red)
2. गै िलयम फा�ाइड हरा 2.2 10
(GaP) (green)
3. गै िलयम इ��यु म फा�ाइड पीला 2.4 10
(GaInP) (yellow)

561
�ोंिक ��ेक डायोड के िलए एक उ�तम धारा (maximum current) होती है ,जैसे ही यह धारा इससे अिधक
होती है , डायोड �ित�� हो जाता है । इसिलए डायोड की �ृंखला (series) मे धारा िनयं �क �ितरोध (current
limiting resistor) की ज�रत होती है ।

: धारा िनयं�क �ितरोध (current limiting resistor) का मान िनकालना

यिद गै िलयम आस�नाइड (GaAs) �काश उ�ज�क डायोड (LED) को 5 V अ� बाय�ड िवधुत आपू ित� �दान की
जाती है और इसके िलए 10 mA की धारा की आव�कता होती है । ओम के िनयमानुसार, धारा को सीिमत करने
वाले �ितरोधक का मान इस �कार �ा� िकया जा सकता है-

�ितरोध का मान = डायोड पर वो�े ज / �ितरोध मे धारा = ( 5 V ­ 1.7 V ) / 10 mA = 330 Ω

आमतौर पर �ितरोध मानक मान (standard value) मे आते है । यिद गणना िकए गए �ितरोध का उिचत मान नहीं
िमलता है , तो गणना िकए गए �ितरोध के अगले आने वाले िनकटतम बे हतर (nearest preferable) मान का चयन
करना चािहए। �काश उ�ज�क डायोड (LED) आउटपु ट �दश�न (display) करने की ब�त द� (efficient) इकाई
है , �ोंिक यह िवधुत ऊजा� को सीधे �काश ऊजा� म� प�रवित�त कर दे ता है । अ� बाय�ड (forward biased) मे
�काश उ�ज�क डायोड (LED) मे वो�े ज ड� ॉप अलग­अलग रं गों के िलए िभ� होता है ।

: �काश उ�ज�क डायोड (LED) की पहचान

िच� A.3 मे �काश उ�ज�क डायोड (LED) की पहचान करना िदखाया गया है। हम कैथोड के लीड की तार और
एनोड के लीड की तार को दे खकर ही �काश उ�ज�क डायोड (LED) की पहचान कर सकते ह� :

1. एनोड लीड की तार आम तौर पर कैथोड लीड की तार से लंबी होती है, िच� A.2 (b) मे िदखाया
गया है ।

2. पै केज का सपाट िकनारा �काश उ�ज�क डायोड (LED) के कैथोड की तरफ होता है , िच� A.2
(c) मे िदखाया गया है ।

3. म��मीटर की धना�क (positive) लीड �काश उ�ज�क डायोड (LED) के एनोड व ऋणा�क
(negative) लीड �काश उ�ज�क डायोड (LED) के कैथोड म� जोड़े , यिद �काश उ�ज�क
डायोड (LED) �काश उ�� करती है तो, �काश उ�ज�क डायोड (LED) सही है । इस प�रपथ

बनाने से पहले धारा-िनयं �क �ितरोध को �काश उ�ज�क डायोड (LED) से जोड़ना न भूल�

अ�था यह अिधक धारा के कारण LED का जं�न �ित�थ हो सकता है ।

562
 (a) (b) (c) (d)
िच� A.3: �काश उ�ज�क डायोड की पहचान (Identification of LED)

A.3.2: सात खंड �दश�न (seven­segment display)

सात खंड वाला िड��े , वा�व म� आठ अलग-अलग �काश उ�ज�क डायोड (LED) से बना होता है , िजसमे सात
खंड (seven segment) �दश�न और एक खंड (one segment) दशमलव िबंदु के िलए होता है । सात­खंड �दश�न
�ा�प का उपयोग अ� �कार के �दश�नों म� िकया जाता है और यह डे िसमल 0 से 9 तक िकसी भी सं�ा को
�दिश�त कर सकता है । िच� A.4 मे सात खंडों के �दश�न (display) का ले आउट िदखाया गया है , जहां सात
�काश उ�ज�क डायोड (LED) को a से h तक के मा�म से अं िकत (label) िकया जाता है।

िच� A.4 : सात खंड �दश�न का ले आउट

अलग­अलग �काश उ�ज�क डायोड (LED) को अ� बायिसंग (forward biasing) करके, हम डे िसमल सं�ा ‘0ʼ
से ‘9ʼ तक और वण�माला के कुछ अ�रों को �दिश�त कर सकते ह� । उदाहरण के िलए, डे िसमल ‘0ʼ को �दिश�त
करने के िलए; हम� खंड (segment) a, b, c, d, e, और f को अ� बाय�ड (forward biased) करने की ज�रत
है । डे िसमल ‘5ʼ को रोशन (light) करने के िलए, हम� खंड (segment) a, c, d, f, और g को अ� बाय�ड (forward
biased) करने की आव�कता होती है ।

सात­खं ड �दश�न (display) दो �कार के होते ह� : कॉमन एनोड (common anode) और कॉमन कैथोड
(common cathode) िजसे िच� A.5 म� िदखाया गया है । कॉमन एनोड (common anode) म� सात खं डों के
सभी एनोड (anode) एक साथ जुड़े होते ह� , और कॉमन कैथोड (common cathode) मे सभी कैथोड (cathode)
एक साथ जुड़े होते ह�। साथ ही, खंड (segment) को अं िकत (label) करने के तरीके पर भी �ान द� । एक कॉमन
एनोड (common anode) के साथ, आपको ��ेक �काश उ�ज�क डायोड (LED) और �ाउं ड के बीच एक धारा
–िनयं �क �ितरोध जोड़ना होगा। इस �ितरोध का मान और आकार, �काश उ�ज�क डायोड (LED) से िकतने

563
धारा (current) �वािहत हो रही ह� , पर िनभ�र करता है । िविश� (typical) �काश उ�ज�क डायोड (LED) मे धारा
(current) �वािहत 1mA और 50 mA के बीच होती है ।

(a) कॉमन एनोड (common anode)

(b) कॉमन कैथोड (common cathode)

िच� A.5: सात खंड �दश�न (seven segment display)

A.4 िवधुत की आपूित� (power supply)

मानक (standard) TTL लॉिजक प�रवार (logic family) म� काम करने के िलए एक िनि�त (fixed) + 5V िवधुत
आपू ित� (power supply) की आव�कता होती है , परं तु CMOS लॉिजक म� काय� करने के िलए प�रवत�नीय िवधु त
आपू ित� (power supply) चािहए होती है । सुिनि�त कर� िक आपके ट� े नर मे DC िवधुत आपू ित� एक िनि�त +5V
आउटपु ट होनी चािहए। अिधक िवधुत वो�े ज की आपू ित� एक TTL एकीकृत प�रपथ (integrated circuit) को
खराब कर सकती है । एकीकृत प�रपथ (integrated circuit) को IC बे स मे डालने या हटाने से पहले िवधुत आपू ित�
(power supply) को बंद कर दे ना चािहए ।

A.5 िडिजटल एकीकृत प�रपथ (digital integrated circuits)

A.5.1 लॉिजक प�रवार (logic families)

िडिजटल लॉिजक एकीकृत प�रपथ म� कई ट� ां िज�र,डायोड और �ितरोध शािमल हो सकते ह� । इन सभी को अं तर

स�� (interconnection) के साथ एक पू ण� प�रपथ या लॉिजक फ़ं�न बनाया जा सकता है । । एकीकृत प�रपथ

564
को एक स�ट� े ट पर बनाया जाता है और ट� ां िज�र या तो ि��ुवी (NPN या PNP ट� ां िज�र) या एक �ुवीय (FET
ट� ां िज�र इ�ािद) िडवाइस का उपयोग करके बनाया जाता है , और इसे इस �कार वग�कृत िकया जा सकता है :

A.5.1.1 ि��ुवी प�रवार (bipolar families)

1. डायोड­ट� ांिज�र लॉिजक (DTL) : यह िडज़ाइन, पहले लोकि�य (popular) �आ, अब

अ�चिलत हो गया है।

2. ट� ांिज�र­ट� ांिज�र लॉिजक (TTL) : SSI और MSI िचप का सबसे लोकि�य प�रवार।
3. एिमटर­यु ��त लॉिजक (ECL) : सबसे तेज़ लॉिजक प�रवार, का उपयोग उ� गित अनु�योगों
(high speed applications) म� िकया जाता है ।

A.5.2 MOS एक �ुवीय प�रवार (unipolar families)

1. PMOS (p­चै नल MOSFETs) : सबसे पु राना और सबसे धीमा,अब अ�चिलत होता जा रहा है ।
2. NMOS (n­चै नल MOSFETs) : LSI �े�ों पर अिधक उपयोग मे लाया जा रहा है । (µP और
मेमोरी)

3. CMOS (पूरक MOSFETs) : n ­ और p ­ चैनल MOSFETs की पु श­पु ल �व�था (push­pull

arrangement), का �ापक �प (extensively) से उपयोग िकया जाता है जहाँ िवधुत की कम
खपत ( low power cosumption) की आव�कता होती है ।

उपरो� मे दो मु� लॉिजक प�रवार है ; ट� ांिज�र­ट� ां िज�र लॉिजक (TTL) और पू रक धातु ऑ�ाइड
सेमीकंड�स� (CMOS)। इन दोनों लॉिजक प�रवारों का उपयोग िन�िल�खत �कार के एकीकृत प�रपथों
(integrated circuit) म� िकया जा सकता है। िडिजटल �योगों म� उपयोग िकए जाने वाले एकीकृत प�रपथों
(integrated circuits) को एकीकरण (integration) के आधार पर वग�कृत िकया जा सकता है , जैसे –

1. SSI (लघु पैमाने का एकीकरण : small scale integration) : इसमे 1 से 10 गे ट्स / िचप होती है।
2. MSI (म�म पैमाने का एकीकरण : medium scale integration) : इसमे 10 से 100 गे ट्स / िचप
होती है।
3. LSI (बड़े पैमाने पर एकीकरण: large scale integration) : इसमे 100 से 1000 गे ट्स / िचप होती
है ।
4. VLSI (ब�त बड़े पैमाने पर एकीकरण: very large scale integration) : इसमे 1000 से 10000
गे ट्स / िचप होती है ।
5. SLSI (सु पर ब�त बड़े पैमाने पर एकीकरण : super large scale integration) : इसमे 10000 से
आगे गे ट्स / िचप होती है ।

A.5.2 लॉिजक एकीकृत प�रपथ �ृंखला (Logic ICs series)

आम तौर पर इ�ेमाल िकए जाने वाले लॉिजक एकीकृत प�रपथ (ICs) प�रवार िन�वत ह�:

565
 1. ट� ां िज�र­ट� ां िज�र लॉिजक (TTL) मानक TTL (टाइप 74XX / 54XX)
2. CMOS (टाइप 4XXX)
3. लो पावर शोट् की TTL (टाइप 74LS / 54LS)
4. शोट् की TTL (टाइप 74एस / 54एस)
5. एिमटर­यु ��त लॉिजक (ECL) (टाइप 10,000)

सन 1964 म�, टे �ास इं ��म�ट्स ने ट� ां िज�र­ट� ां िज�र लॉिजक (TTL) पे श िकया, जो िडिजटल िडवाइस का
�ापक �प से इ�े माल िकया जाने वाला प�रवार है । TTL तेज (fast), स�ा (inexpensive) और उपयोग करने म�
सबसे आसान है। िडिजटल IC 7404 एक मानक (standard) TTL का एक उदाहरण है । वष� से, TTL के उप­
प�रवार िवकिसत िकए गए ह� िजनम� बे हतर (superior) िवशेषताएं ह� ।

A.5.2.1 मानक TTL (टाइप 74XX / 54XX)

कमिश�यल (commercial) TTL िडवाइस की सबसे लोक ि�य �ेणी (range) 74 �ृंखला (series) है , जो 00C से
700C की तापमान सीमा पर काम करती है । इन गे ट्स के िलए आव�क िवधुत आपू ित� िनम�त है :

उ�तम (maximum) : +5.25 V

िविश� (typical) : +5.00 V

�ूनतम (minimum) : +4.75 V

और सै� अनु�योग (military applications) मे उपयोग होने वाली िडवाइस की 54 �ृंखलाएं ह� , िजसकी तापमान
सीमा ­550C से 1250C पर है । इन गे ट्स के िलए आव�क िवधुत आपूित� (power supply) िन� वो�े ज है :

उ�तम (maximum) : +5.25 V

िविश� (typical) : +5.00 V

�ूनतम (minimum) : +4.75 V

उपरो� िडवाइस को कोड करने के िलए अं कों की पहली जोड़ी तापमान र� ज के िलए और दू सरी जोड़ी का उपयोग
लॉिजक फ़ं�न के िलए िकया जाता है । उदाहरण के िलए: IC 7400 के पहले दो अंक 74 �ेणी कमिश�यल तापमान
सीमा (range) को, एवं दू सरी अं कों की जोड़ी ‘00ʼ एक मानक TTL, चार (quad) 2­इनपु ट NAND गे ट को
दशा� ता है। और इसी �कार 5400 पहले दो अंक 54 िमिलटरी तापमान सीमा को एवं दू सरी जोड़ी एक मानक TTL,
चार (quad) 2­इनपु ट NAND गे ट को दशा� ता है ।

इस समूह के कई उप­प�रवार होते ह� िज�े िडवाइस कोिडं ग के म� म� अ�रों �ारा �िति�त िकया जाता ह� :

उदाहरण: 74LS00 िडवाइस कोड­LS इं िफ� अ�र ह� । उप­प�रवारों की तुलना उनकी ��िचंग गित और िवधुत
की खपत से की जाती है जैसा िक नीचे दी गई तािलका A.2 म� िदखाया गया है।

566
 तािलका A.2: TTL गेटो की 74 �ृंखलाओं के उप­प�रवार

�तीक िडवाइज़ का �कार ��िचं ग गित िवधुत की खपत

(Symbol) (Types of device) (Switching speed) (Power consumption)
74XX मानक गे ट 10 ns 10 mW
(standard gate)
C CMOS 10 ns ­
L लो पावर 33 ns 1 mW
LS लो पावर शोट् की 10 ns 2 mW
AS उ�त शोट् की (advanced schottky) 1.5 ns 22 mW
ALS उ�त कम श�� शोट् की (advanced 4 ns 1 mW
low power schoottky)
H उ� गित (high speed) 6 ns 22 mW
S शोट् की (Schottky) 3 ns 20 mW
AC उ�त CMOS (advanced CMOS) 10 ns ­
ACT उ�त CMOS­TTL compatible 10 ns ­
HC उ� गित CMOS 12 ns ­
HCT उ� गित CMOS­ TTL compatible 12 ns ­

A.5.2.2 CMOS िडवाइस

पहले CMOS प�रवार को सं�ा 4XXX से �दिश�त करते थे। CD 4000 �ृंखला एक सबसे लोक ि�य �ेणी
(range) है , जो ­ 40°C से + 85°C के तापमान सीमा पर काम करती है । उदाहरण के िलए : 4011 एक चार
(quad) 2 इनपु ट NAND गे ट है । इन गे ट्स के िलए आव�क आपू ित� वो�े ज +3 V से +15 V तक होती है ।

िडिजटल IC 4069 CMOS हे�­इ�ट� र का एक उदाहरण है । अिधकां श 4XXX IC म� उनके 74XX समक�ों की
तुलना म� एक अलग िपन आउट होता है । 4XXX �ृंखला पर पावर िपन को VCC के बजाय VDD से अं िकत िकया जाता
है । VDD की वो�े ज सीमा +3 V से +15 V तक हो सकती है, और �ाउं ड िपन को VSS अं िकत िकया जाता है ।

74HC एक सीिमत वो�े ज सीमा पर संचािलत होती है , िजसमे अिधकतम वो�े ज आपू ित� के �प मे िनिद� 6 V
होते है । दू सरी ओर, CD 4000 �ृंखला को अिधकतम 18 V िदया जाता है , इसिलए बै टरी से चलने वाले िस�म मे
CD 4000 �ृंखला का उपयोग करना आसान हो जाता है ।

A.5.2.3 TTL का CMOS सं �रण (TTL version of CMOS)

TTL िडवाइसो का मु� लाभ उनकी गित होती है , जबिक CMOS िडवाइसो का उनके �ारा कम िवधुत की खपत
(low power consumption) है । वत�मान म� उ�गित सं�रण (version) वाले CMOS िडवाइसो के काय� करने
और उनके िपन आउट TTL िडवाइसो के समान होते ह� ।

567
इसिलए CMOS एकीकृत प�रपथ (IC) TTL एकीकृत प�रपथ (IC) के िलए एक सीधा �ित�थापन (replacement) ह�
और इनकी कम िवधुत की खपत के साथ तुलनीय गित (comparable speed) है । इन िडवाइसो को इ���
अ�रों से भी कोिडत िकया जाता है ; जैसे 74HCXX = TTL का उ� गित CMOS सं�रण, CMOS संगत इनपु ट
(compatible input) के साथ और 74HCTXX = TTL का उ�गित CMOS सं�रण, TTL संगत इनपु ट के साथ

A.6 लॉिजक �र

TTL लॉिजक मे इनपु ट को , लॉिजक­1(उ� ) को +5 V और लॉिजक­0 (कम) को 0 V �ारा दशा� या जाता है ।

हालां िक, यह आदश� है , पर �वहार म�, वो�े ज की एक पू री �ृंखला होती है जो लॉिजक­1 और लॉिजक­0 का
�ितिनिध� कर सकती है । वो�े ज की एक म�वत� (indeterminate) सीमा भी होती है , जो न तो लॉिजक­1 और
न ही लॉिजक ­0 होती है ।लॉिजक �र केवल लॉिजक­1 और लॉिजक­0 का �ितिनिध� करने के िलए उपयोग
िकए जाने वाले वो�े ज की �ेणी है । CMOS + 3 V और +15 V के बीच की िवधुत वो�े ज आपू ित� पर संचािलत
िकया जा सकता है । इसिलए, CMOS के साथ लॉिजक �र TTL से ब�त अलग ह� । CMOS के साथ लॉिजक �र
उपयोग िकए गए िवधुत आपूित� की वो�े ज पर िनभ�र करते ह� , जब िक TTL मे िनि�त िवधुत आपू ित� की वो�े ज
होते ह�।

तािलका A.3: TTL और CMOS के िलए वो�े ज �र

लॉिजक �े ट TTL CMOS

लॉिजक­1 2 V से 5 V तक िवधुत आपूित� का 2/3

लॉिजक­0 0 V से 0.8 V तक िवधुत आपूित� का 1/3 या कम

म�वत� (indeterminate) 0.8 V से 2 V तक िवधुत आपूित� का 1/3 से 2/3 तक

गे ट के इनपु ट और आउटपु ट पर मौजूद वो�े ज को तािलका A.3 म� िदखाए गए �रों पर बनाए रखा जाना चािहए
और म�वत� सीमा म� िगरने की अनुमित नहीं दी जानी चािहए,अ�था गे ट सही लॉिजक फं�न नहीं दे गा।

A.7 पैकेज
िडिजटल एकीकृत प�रपथ (IC) की पैकेिजंग िन� दो �कार की होती है , िज�� िच� A.6 म� िदखाया गया है ।

1. डु अल­इन­लाइन पैकेज (DIP): SSI और MSI और VLSI म� अिधकांश TTL और MOS िडवाइस 14,
16, 24 या 40 िपनो के DIP पै क मे होते ह� । यह सबसे अिधक उपयोग िकए जाने वाला पैकेज है ।

2. �ै ट पैक: �ैट पै क एक �कार का पैकेज है िजसमे लीड एक ही सतह पर होते है । आमतौर पर उन

अनु�योगों म� उपयोग िकए जाते ह� जहां ह�े वजन की आव�कता होती है । कई सै� और अं त�र�
अनु�योग (space applications) �ैट पै क का उपयोग करते ह�। एक �ैट पै क पर िपन की सं�ा हर
िडवाइस म� अलग­अलग होती है ।

568
 िच� A.6: िडिजटल एकीकृत प�रपथ (ICs) म� िविश� पैकेिजंग िस�म

A.7.1 िपन �व�था

एकीकृत प�रपथ (IC) िपन एक िनि�त पै टन� म� �व��थत होते ह� एकीकृत प�रपथ (IC) के एक छोर पर एक नौच
(notch) होता है। नौच से िच� A.7 के अनुसार, एकीकृत प�रपथ (IC) के शीष� �� (top view) से िपन को
वामावत� �मां िकत (anticlockwise) िगनना शु� िकया जाता है । यह एकीकृत प�रपथ (IC) एक 14 ­ िपन DIP
(डु अल­इन­लाइन पै केज) है ।

डु अल­इन­लाइन पैकेज (DIP)

�ै ट पैक

िच� A.7: िपन �व�था

569
 A.7.2 पहचान

एकीकृत प�रपथ (IC) की पहचान शीष� पर अं िकत नंबर कोड �ारा की जाती है । उपसग� (prefix) िनमा� ता का कोड
है । अगले दो नंबर एकीकृत प�रपथ (IC) के प�रवार को दशा� ते ह� । यिद एकीकृत प�रपथ (IC) अ�र वण�माला
अनुसरण करते ह� , तो वे एकीकृत प�रपथ (IC) के उप प�रवार को अं िकत करते ह� । अगले नंबर एकीकृत प�रपथ
(IC) के काय� को इं िगत करते ह� , और अं ितम अ�र पै केज शैली को इं िगत करते ह� । उदाहरण के िलए,

a­ 74 / 54 �ृंखला �मांकन : DM74LS83N

b­ CMOS �ृंखला �मांकन : RCA4008 AE

एकीकृत प�रपथ (IC) पर दी गई जानकारी से ही एकीकृत प�रपथ (IC) की पहचान की जा सकती है।नंब�रं ग
िस�म, हालां िक इसे मानकीकृत (standardized) िकया गया है , िनमा� ता से िनमा� ता तक कुछ िभ�ताएं होती
ह� ।आमतौर पर, एक एकीकृत प�रपथ (IC) की सतह पर उपरो� अं कन होता है जैसा िक िच� A.8 म� िदखाया गया
है ।

एकीकृत प�रपथ (IC) नंबर को िडिजटल डाटा कोड के साथ �िमत (confuse) न हों, जो अ�र (often) एकीकृत
प�रपथ (IC) पर इस तरह की मुहर भी लगाई जाती है । जैसे IC पर सं�ा 7436 यह इं िगत करती है िक IC का
िडजाइन 1974 म� 36 व� स�ाह के दौरान िकया गया था।

िच� A.8: िडिजटल एकीकृत प�रपथ (ICs) पर पहचान िच�।

A.8 �ितरोध

�ितरोध अिधक उपयोग होने वाला एक सामा� िन��य (passive) िडवाइस म� से एक ह� , जो इले��ॉनों के �वाह
का िवरोध करने म� स�म होता ह� ।आमतौर पर, यह दो मु� �ेिणयों म� पाये जाते है :

1. रै �खक �ितरोधक (linear resistance) : जो ओम के िनयम का पालन करते ह�।

2. गै र­रै �खक �ितरोधक (non­linear resistance) : जो ओम के िनयम का पालन नहीं करते, ये तीन �कार के
होते ह� :

2.1 फोटो �ितरोधी ­ �काश संवेदनशील।

2.2 थिम��स� ­ गम� संवेदनशील।

570
 2.3 वो�े ज ­ िनभ�र �ितरोधी।

A.8.1 रै �खक �ितरोध:

रै �खक �ितरोधों के िलए प�रपथ (circuit) के �तीकों को िच� A.9 म� िदखाया गया है । �ितरोध की इकाइ ओम (Ω)
होती ह�। �ितरोध के 103 के गु णक को िन�िल�खत के सामा� उपयोग की और ले जाते ह� :

एक िकलो ओम (Kilohms) 1 KΩ = 1000 Ω

एक मेघा ओम (Megohms) 1 MΩ = 1000 kΩ = 1000 000 Ω

एक गीगा ओम (Gigaohms) 1 GΩ = 1000 MΩ = 1000 000 000 Ω

िच� A.9:: रै �खक �तीरोध के िलए प�रपथ �तीक।

कई प�रपथ आरे खों (circuit diagram) मे िनमा� ताओ के �ारा गु णक (multiplier) के दशमलव िबं दु के �थान पर
गु णक अ�र (multiplier letter) से दशा�या जाता है । उदाहरण के िलए:

6.8 Ω = 6R8 (दशमलव िबंदु के �थान पर गु णक अ�र R से दशा�या जाता है )

3300 Ω = 3.3 K Ω = 3K3 (दशमलव िबंदु के �थान पर गुणक अ�र K से दशा� या जाता है )

3300000 Ω = 3.3 M Ω = 3M3 (दशमलव िबं दु के �थान पर गु णक अ�र M से दशा� या जाता है )

इसके अलावा, �ितशत सिह�ुता (tolerance) को इं िगत करने के िलए एक अ�र �णाली का उपयोग िकया जाता
है :

F = ± 1 %; G = ± 2 %; J = 5 %; K = ± 10 %; M = ± 20 %;

A.8.2 वाट �मता

�ितरोध के बाद सबसे मह�पू ण� त� �ितरोधक की श�� रे िटं ग या वाट �मता है । एक आव�क �ितरोध के िलए,
वाट �मता की गणना इस �कार की जा सकती है :

W = VI वाट = I2R वाट = V2/ R वाट .

इलै��ोिन� म� उपयोग िकए जाने वाले �ितरोधों के �कार को 1/8 W से ऊपर की ओर रे ट िकया जाता है ।
571
 A.8.3 रं ग कोिडं ग (colour coding)

कई छोटे �ितरोधों का मान एक रं ग­कोिडत ब� ड िस�म �ारा इं िगत िकया जाता है , िजसे िच� A.10 म� िदखाया गया
है ।

तािलका A.4: �ितरोध के रं ग कोड।

तापमान गुणक असफल

सहनशीलता
(Temperature दर
रं ग मह�पूण� आकड़े गुणक
coefficient) (Fail
(Colour) (Significant figures) (Multipler) (Tolerance)
(ppm/K) rate)
(%)
(%)

काला (Black) 0 0 0 X1 ­ 250 (U)

भूरा (Brown) 1 1 1 X 10 ±1(F) 100(S) 1
लाल (Red) 2 2 2 X 100 ±2(G) 50(R) 0.1
नारं गी ­
3 3 3 X 1K 15(P) 0.01
(Orange)
पीला (Yellow) 4 4 4 X 10K ­ 25(Q) 0.001
हरा (Green) 5 5 5 X 100K ±0.5(D) 20(Z) ­
नीला (Blue) 6 6 6 X 1M ±0.25(C) 10(Z) ­
बै गनी (Violet) 7 7 7 X 10M ±0.1(B) 5(M) ­
�े टी (Grey) 8 8 8 X 100M ±0.05(A) 1(K) ­
सफेद (White) 9 9 9 X 1G ­ ­ ­
सुनहरा (Gold) ­ ­ Three X 0.1 ±5(J) ­ ­
चाँ दी (Silver) ­ ­ digit X 0.01 ±10(K) ­ ­
कोई रं ग नही ­ ­ only for ±20(M) ­ ­
5 and 6
­
band
resistor

ppm/०C ppm/K या (पाट्� स �ित िमिलयन �ित िड�ी स�टी�ेड)

(PPM = 0.0001%)

572
 िच� A.10 : �ितरोध रं ग कोिडं ग �णाली।

A.9 CMOS­ICs को सं भालने के िलए सावधािनयां

CMOS एकीकृत प�रपथों (ICs) को संभालने म� अिधक सावधानी बरतने की आव�कता होती है , �ोंिक ये
एकीकृत प�रपथ (IC) ��थर सवेदशील (static sensitive) है । आपके कपड़े पर ��थर िवधुत चाज� होने से इसकी
िपन छु ने से न� हो सकती है। CMOS एकीकृत प�रपथों (ICs) के उपयोग से पहले और उ�े ि�ं टेड सिक�ट बोड�
(PCB) पर लगाए जाने के बाद भी उिचत ह� िडिलंग ब�त मह�पू ण� है , �ोिक ये एकीकृत प�रपथों (ICs)
इले��ो�ै िटक िड�चाज� �ारा �ित�� होने की अ�िधक संभावना होती है। इसिलए िन�िल�खत िदशा िनद� शों का
पालन िकया जाना चािहए­

1. CMOS, एकीकृत प�रपथों (ICs) को एं टी �े िटक �ूबों म� या काले �वाहकीय फोम ( black conductive
foam) म� �ोर कर� । CMOS, एकीकृत प�रपथों (ICs) को �ायरो फोम म� कभी न डाल�। इ�� ए�ुिमिनयम
फॉयल म� लपे टा जा सकता है ।
2. कम आ�� ता (low humidity) वाले वातावरण म� जहां ��थर िब�­अप (static buid­up) एक सम�ा हों,
भंडारण से हटाए जाने पर CMOS, एकीकृत प�रपथों (ICs) के िपन को छूने से बच�, जब तक िक �थैितक
चाज� से बहने के िलए सावधानी नहीं बरती गई हो।
3. िस�ल लागू होने से पहले CMOS प�रपथ म� DC वो�े ज लागू कर� ।
4. DC आपू ित� बं द होने से पहले िस�ल �ोतों को हटा द� ।
5. सिक�ट से CMOS िडवाइस डालने या हटाने से पहले स�ाई वो�े ज को ��च ऑफ कर द� ।
6. सभी अ�यु � इनपु ट हमेशा लॉिजक के आधार पर या VSS या VDD से जुड़े होने चािहए। �ोिटं ग इनपु ट के
प�रणाम ��प दोषपू ण� ऑपरे शन हो सकता है ।

573
A.10 लॉिजक िचप का परी�ण

A.10.1 लॉिजक �ोबस (logic probes)

इनका उपयोग परी�ण के तहत प�रपथ म� लॉिजक �र का पता लगाने के िलए िकया जाता है। अिधकां श जां चों के
साथ, उ� अव�था (high state), कम अव�था (low state), एक �ंिदत अव�था (pulsating state) और एक
लॉिजक �रों के बीच का वो�े ज का िस�ल होता है ; यानी खराब या अिनि�त लॉिजक �र (intermediate logic
state), �ोबस (probes), TTLऔर CMOS िडवाइस के बीच िविभ� आपू ित� वो�े ज के अं तर की जां च करता है ।

लॉिजक �ोबस के कई िनमा� ता ह� और इसके सही संचालन और उपयोग को िनधा� �रत करने के िलए आपको �ोबस
मै नुअल का अ�यन करना चािहए।

A.11 लॉिजक प�र (logic pulser)

लॉिजक प�र का उपयोग प� को लॉिजक प�रपथ म� इं जे� करने के िलए िकया जाता है । इं जे�ेड प� म� एक
गे ट पर मौजूदा आउटपु ट को ओवरराइड करने के िलए पया� � करं ट होता है । उदाहरण के िलए, यिद TTL गे ट
आउटपु ट लॉिजक­0 (�ाउं ड) है , तो प�र लॉिजक �े ट को बदलते �ए, आउटपु ट को लॉिजक­1 (+5V) तक
बदलेगा। एकीकृत प�रपथों (ICs) को नुकसान होने से बचाने के िलए, प� की अविध को लगभग 1.5 माइ�ो
सेकंड तक सीिमत रखना चािहए।

एक वािण��क (commercial) प�र धारा को िसंिकंग (sinking) या सौरिसंग (sourcing) को स�म (enable)
�काश उ�ज�क डायोड (LED) रोशनी करने म� कम से कम 100 mA की धारा होनी चािहए।

प�र आमतौर पर परी�ण के तहत प�रपथ (circuit under test) �ारा (लॉिजक िचप) संचािलत होता है । प� के
बीच, प�र म� लगभग 300 िकलोओम का उ� �ितरोध होता है। यह सभी लॉिजक प�रवारों को सामा� �प से
काय� करने की अनुमित दे गा, भले ही प�र जां च यु ��याँ परी�ण के तहत प�रपथ के संपक� म� हों। प�र का
संचालन या तो एक शॉट, केवल एक प� या एक सतत मोड हो सकता है , जो प� की एक िनरं तर प� ट� े न �दान
करता है ।

लॉिजक प�र का उपयोग लॉिजक �ोब के साथ संयोजन म� िकया जा सकता है । प�र का उपयोग गे ट के इनपु ट
पर लॉिजक �े ट म� बदलाव करने के िलए िकया जाता है , और �ोब का उपयोग आउटपु ट म� बदलाव का पता लगाने
के िलए िकया जाता है । आजकल गे ट की जां च के िलए लॉिजक प�र और �ोब का इ�े माल िकया जा रहा है ।

A.12 सम�ा िनवारण यु ��याँ (troubleshooting tips):

यिद आपका लॉिजक प�रपथ ठीक से काम नहीं कर रहा हो तो, इन िबं दुओ ं पर िवचार कर� :

1. Vcc और �ाउं ड: म�ीमीटर की सहायता से IC के िवधुत आपू ित� िपनों की जां च कर� । यिद IC को
िवधुत आपूित� नहीं िमल रही तो, गलती का पता लगाने के िलए िवधुत आपू ित� एवं वाय�रं ग की जां च कर� ।

574
 2. इनपुट: ��ेक इनपु ट अपने अपे ि�त (expected) �र पर होता है , को जां चने के िलए सीधे एकीकृत
प�रपथों (ICs) के िपन पर ही िडिजटल म�ीमीटर का उपयोग कर� । िकसी भी िवसंगित को ठीक कर� ।
चूं िक ये इनपु ट सीधे ��च या िवधुत आपू ित� बसों से आपूित� करते ह� , इसिलए TTL के िलए लॉिजक­1,
+5V के करीब और लॉिजक­0 �ाउं ड के करीब होना चािहए।

3. आउटपुट: एकीकृत प�रपथों (ICs) के आउट पु ट िपनों की जां च करने के िलए िडिजटल म�ीमीटर का
उपयोग कर� , TTL के िलए लॉिजक­1 के िलए 2.4 V से 5 V, लॉिजक­0 के िलए 0 V से 0.4 V। यिद हम
उपरो� चरण­1 और चरण­2 की जाँ च सही पाई जाती है , और चरण 3 मे नही ं , तो या तो एकीकृत
प�रपथों (ICs) खराब है या आउटपु ट से जुड़ी कोई चीज़ उसे लोड कर रही है।

4. िपनआउट: �ा आप अपने एकीकृत प�रपथों (ICs) के िलए सही िपन आउट का उपयोग कर रहे ह� ?
उ� हे तु मानक िडिजटल डाटा बुक (standard digital data book) की मदद ले।

5. सोच� और काय� कर�

i. आप िकसी प�रपथ को एकदम शु� करके उसे सही नहीं कर सकते। शु� करने से पहले
उपयोग होने वाले एकीकृत प�रपथों (ICs), घटको की जां च करे । अपने सािथयो एवं लैब पाट� नर
के साथ इस पर चचा� कर� ।
ii. �क अप तारों को कभी­कभी �े डबोड� म� ब�त दू र धकेल िदया जाता है तािक उनके इ�ुलेशन
िवधुत कने�न को रोक सके। आपको अपने िडिजटल म�ीमीटर से ऐसी ��थित को ट� ै क करने
म� स�म होना चािहए।
iii. सच म� कोिशश करने के बाद भी अगर आप समझ न पा रहे हो तो, गु � जी से पू छ लेने मे
संकोच न करे ।

A.13 �योगशाला सु र�ा िनयम (laboratory safety rules)

�ान म� रखने के िलए यहां कुछ सामा� िनयम िदए गए ह� जो आपके �योगशाला स�ों( sessions) को आपके और
आपके आस­पास काम करने वालों के िलए सुरि�त बनाएं गे । आपके �िश�क (instructor) के पास कुछ
अित�र� िविश� िनयम हो सकते ह� जो आपकी �योगशाला पर लागू होते हों।

1. अपनी �योगशाला म� और उसके आस­पास उपल� अि�शामकों (fire extinguisher) से अवगत

रह� । जािनए अि�शामक कहां ह� और उनका उपयोग कैसे करना है ।
2. मु� िवधुत के िड�ने� ��च से अवगत रह� िजनका उपयोग �योगशाला म� आउटलेट म� िबजली
को रोकने के िलए िकया जा सकता है।
ह�डिलंग एकीकृत प�रपथो ं (ICs) : िडिजटल एकीकृत प�रपथों( ICs) नाजुक िडवाइस होते ह� , यह
रफ और लापरवाह ह� डिलंग से आसानी से खराब हो सकते ह� । एकीकृत प�रपथों (ICs) के साथ काम
करते समय िन�िल�खत सावधािनयां बरती जा सकती ह� ।

i. सो�र या िडसो�र कने�न के िलए �ूनतम मा�ा म� गम� (heat) का उपयोग कर� ।
575
 ii. एकीकृत प�रपथों (ICs) को हटाने से पहले उसके उ�ुखीकरण (orientation) को पेपर ने
नोट कर� । बे हतर होगा की आप एकीकृत प�रपथों (ICs) का एक �ेच बनाकर अपने पास
रखे और एकीकृत प�रपथों (ICs) के नौच की ��थित को नोट करे ।
iii. िकसी भी एकीकृत प�रपथों (ICs) को हटाने या बदलने से पहले उपकरण की िवधुत आपू ित�
(power supply) को बंद कर द� ।
iv. एकीकृत प�रपथों (ICs) को लगाने और हटाने की िलए , हमेशा उिचत एकीकृत प�रपथों (ICs)
इं सश�न (insertion) और �रमूवर (remover) टू ल का उपयोग कर� ।

3. अिधकां श िडिजटल प�रपथ लॉिजक­1 (+5 वो�) पर काम करते ह� । कम वो�े ज �र (low
voltage level) होने के कारण के हम काम करने म� लापरवाह हो जाते ह� । िफर भी दे खभाल इस
�कार की जानी चािहए:

i. आभूषण िवधुत धारा के सुचालक होते ह� । यिद आपके गहने धारा पथ (current path) का
िह�ा बन जाते ह� तो गं भीर सम�ा हो सकती है ।
ii. यिद आपका िस�ल जनरे टर और DC िवधुत की आपू ित� का जमीन (ground) से अलग नहीं है ,
तो ऑिसलो�ोप �ाउं ड केवल उनके सामा� जमीन से जुड़ा होगा, िफर प�रपथ (circuit) को
संशोिधत िकया जाएगा और भारी धाराएं �वािहत हो सकती ह� ।
iii. यिद इले��ोलाइिटक कैपे िसटर को �ुवीयता उलट (polarity reversed) कर लगाया जाता है
तो, वे गम� हो सकते ह� और फट सकते ह� । यहाँ , अपने काम पर �ान दे ने की अित
आव�कता है ।

4. घटकों (components) की सो��रं ग या अनसो��रं ग के दौरान सुर�ा च�ा पहन�। आं ख� अ�र

सो��रं ग या अनसो��रं ग लगाने वाले काम के ब�त करीब होती ह� । आं ख म� सो�र का छींटा न
केवल बे हद दद� नाक है, ब�� इससे आपकी �ि� (vision) को भी नुकसान हो सकता है ।
5. �� धुएं म� सां स लेने से बचने के िलए एक अ�ी तरह हवादार �े� (ventilated area) म�
सो��रं ग या अनसो��रं ग करे ।
6. कटर से काटे जाने के िलए एक लीड के िसरे को पकड़कर अपनी आं खों और अपने आस­पास के
लोगों की आं खों की र�ा कर� ।
7. �योगशाला म� इधर­उधर खेलने के �लोभन (temptation) से बच�। अपने सािथयों के साथ खे लने
के िलए �योगशाला म� कोई जगह नहीं है ।

A.14 �योगशाला मैनुअल का उपयोग (use of laboratory manual)

��ेक �योगशाला मैनुअल म� िविभ� �योग करने के िलए तैयार िकए गए िनद� श होते ह� । ��ेक �योग के िलए
उ�े �ों को िविश� श�ों म� िलखा जाता है । उपकरण / उपकरणों की सूची और आव�क घटक िदए होते ह� ।
छा�ोंको उपयु � �प से एकीकृत प�रपथों (ICs) की सं�ा और उपयोग िकए गए एकीकृत प�रपथों (ICs) के िलए
उिचत िवधु त आपू ित� का चयन करना आव�क है ।
576
एकीकृत प�रपथों (ICs) का चयन करने के बाद, छा�ों को िनमा� ता का नाम नोट करना होगा। ऐसा करने से , वे िवशेष
उपकरणों और उपकरणों के साथ काम करने वाली फम� के नाम से प�रिचत हो जाएं गे।

��ेक �योग के िलए लॉिजक प�रपथ आरे ख िदया होता है । यह संभव है िक मैनुअल म� दशा� ए गए उपकरण /
उपकरणो का �योग �योगशाला म� उनकी अनुपल�ता के कारण या िकसी अ� कारण से नहीं िकया जा सकता
है । उस ��थित म�, एक वैक��क �व�था (alternative arrangement) की आव�कता हो सकती है िजसके िलए
िश�क से परामश� िकया जाना चािहए। ऐसे मामले म�, लॉिजक प�रपथ आरे ख म� संशोधन िकया जाना चािहए और
�भारी िश�क �ारा जाँ च की जानी चािहए।

�े �ण (observations) हमेशा सारणीब� (tabular) �प म� िकए जाने चािहए। आउटपु ट की अपे �ा (expected)
के साथ तुलना की जानी चािहए।

A.15 िश�क के िलए िदशा िनद� श (guidelines for the teacher)

1. �योगशाला काय� के िलए एक समय­सारणी तैयार की जानी चािहए। छा�ों को उन �योगों के बारे म�
पहले से सूिचत िकया जाना चािहए जो उ�� िकसी िवशेष ितिथ पर करने के िलए आव�क होंगे तािक
वे तैयार होकर आ सक�।
2. �योगशाला स� शु� होने से पहले छा�ों के पास मैनुअल उपल� होने चािहए।
3. �योगशाला काय� के िलए िव�ािथ�यों को छोटे समूहों म� बाँ टा जाने चािहए ।
4. छा�ों को �योग करने से पहले उसके सूचना सीट (instruction sheet) को अ�ी तरह से पढ़ने के
उ�ािहत करना चािहए तािक वे �योग करने के िलए पया�� (sufficient) पृ �भूिम (background)
का �ान �ा� कर सक�।

A.16 खतरे (hazards)

�योगशाला काय� के िलए धैय� (patience) और कड़ी मेहनत (hard work) की आव�कता होती है । �योगशाला मे
शां त रहे । । �योगशाला से ज�ी घर जाने के कारण ज�ी – ज�ी �योग करने की �वृित से बच�। अपना पू रा �ान
�योगता�क काय� पर लगाए।

577
 प�रिश�­B

मानक �ािफक �तीक

Standard Graphic Symbols

सामा� उपयोग मे �ाथिमक लॉिजक गे ट के िलए �ितको (symbols) के दो सेट थे। दोनों ANSI (American
National Standards Institute) / IEEE (Institute of Electrical and Electronics Engineer) मानक 91­
1984 और इसके पू रक ANSI / IEEE मानक 91A­1991 मे प�रभािषत ह� । बाद मे IEEE और IEC
(International Electro technical Commission) ने लॉिजक �तीकों (logic symbols) की एक �णाली
िवकिसत की है , जो आं त�रक प�रपथो (internal circuits) को िदखाए िबना इनपु ट और आउटपु ट के बीच
संबंध को दशा�ने का एक साधन �दान करता है । इस मानक को उ�ोग (industry), सरकार (government)
और पे शेवर संगठनों (professional organizations) �ारा अनुमोिदत (approved) िकया गया है और यह
अं तररा��ीय मानकों (international standards) के अनु�प है ।

मानक ��ेक िवशेष लॉिजक फ़ं�न (each particular logic function) का �ितिनिध� (represent) करने
के िलए एक आयताकार आकार की �प रे खा और एक सामा� �तीक का उपयोग करता है । िच� B.1 म� गे ट
के िलए आयताकार आकार का �ािफक �तीक: ि�िटश­�तीक (british symbol), िच� B.2 मे गे ट के िलए
आयताकार आकार का �ािफक �तीक: IEC �तीक (symbol),और गे ट्स के िलए सामा� �तीक :ANSI
�तीक को िच� B.3 मे िदखाया गया ह� ।

िच� B.1 : गेट्स के िलए आयताकार­आकार �ािफक �तीक (ि�िटश­�तीक)

578
 िच� B.2: गेट्स के िलए आयताकार­ आकार �ािफक �तीक (IEC �तीक)

िच� B.3: गेट्स के िलए सामा� �तीक (ANSI Symbol)

IC 7483 और IC 74LS 283 : 4 ­ िबट समानां तर योजक (4­bit parallel adder) के िलए मानक �ािफक
�तीकों को िच� B.4 म� िदखाया गया है ।

579
 िच� B.4: आयताकार आकार का �ािफक �तीक 4­िबट समानांतर योजक

IC 74151और IC 74157 : म�ी�े�स� (multiplexers) के िलए मानक �ािफक �तीक को िच� B.5 म�
िदखाया गया ह� ।

िच� B.5: म�ी�े�स� के िलए �ािफक �तीक

तािलका B.1 मे िडिजटल इले��ॉिनक लॉिजक प�रपथ म� उपयोग िकए जाने वाले कुछ सामा� यो�ता �तीकों
का िववरण िदया जा रहा है । एक सामा� यो�ता �तीक �ितिनिध� िकए गए िडवाइस �ारा िकए गए मूल
काय� को प�रभािषत करता है।
580
 तािलका B.1: सामा� यो�ता �तीक (common qualifying symbol)
�तीक िववरण
& AND फं�न

�1 OR फं�न

1 बफर या NOT फं�न

=1 EX­OR फं�न

MUX म�ी�ै �स� (multiplexers)

DMUX िडम�ी�ै�स� (demultiplexers)

X/Y कोडर, िवसंकेतक (decoder) या कोड प�रवत�क (converter)

� एडर (adder)

� गु णक

Magnitude प�रमाण तुलिन�

Comparator
ALU अं कगिणतीय लॉिजक इकाई

SRG िव�थापन रिज�र (shift register)

CTR काउं टर (counter)

RCTR �रपल काउं टर (ripple counter)

िच� B.6 मे IC 74155 (दो­ 1 × 4 DEMUX) को मानक �ािफक �तीक �ारा िदखाया गया है ।

िच� B.6: IC 74155 के िलए मानक �ािफक �तीक िजसे 3×8 िडकोडर के �प म� जोड़ा �आ है।
581
 िच� B.7 मे D लैच / ��प­�ॉप के िलए मानक �ािफक �तीक िदया गया है।

िच� B.7 : D लैच / ��प­�ॉप के िलए �ािफक �तीक

िच� B.8 मे ��� / अतु�कािलक सेट और रीसेट के साथ IC 7476 और 7474 के िलए मानक �ािफक
�तीक को िदखाया गया है ।

िच� B.8: अतु�कािलक इनपुट के साथ ��प­�ॉप के िलए �ािफक �तीक

582
िच� B.9 मे IC 74175 (चार­ D ��प­�ॉप) की सहायता से 4 ­ िबट रिज�र के िलए मानक �ािफक �तीक

िच� B.9: चार­िबट रिज�र के िलए �ािफक �तीक

िच� B.10 मे IC 74194 {ि�­िदशा�क िव�थापन रिज�र (bidirectional shift register) समानां तर भार
(parallel load) के साथ} को मानक �ािफक के �प मे �दिश�त िकया गया है ।

िच� B.10 : समानांतर लोड के साथ ि�­िदशा िव�थापन रिज�र के िलए �ािफक �तीक

583
 िच� B.11 मे IC 74195, एक िव�थापन रिज�र (shift register) समानां तर भार के साथ के िलए मानक
�ािफक �तीक है ।

िच� B.11: समानांतर लोड के साथ एक िश� रिज�र के िलए �ािफक �तीक

िच� B.12 और B.13 मे �रपल काउं टर IC 7493 और IC 74161 (4­िबट बाइनरी काउं टर) समानां तर लोड के
साथ के िलए मानक �ािफक �तीकों का �ितिनिध� करते ह�।

िच� B.12: 4­िबट अतु�कािलक काउं टर के िलए �ािफक �तीक

584
िच� B.13: समानांतर लोड के साथ 4­िबट बाइनरी काउं टर के िलए �ािफक �तीक

585
 प�रिश�­C
िडिजटल �योगशालाओं म� �यु � प�रपथ
Circuits used in digital laboratory

िडिजटल इलै��ोिन� �योगशाला मे समा�तः �योग करने के िलए िन�िल�खत प�रपथो का उपयोग िकया
जाता है ।

1. +5V िविनयिमत िवधुत आपू ित� (+5V regulated power supply),

2. िडिजटल लॉिजक ��च,
3. लॉिजक मॉिनटर,
4. �ॉक प� जनरे टर.

इस प�रिश� मे उपरो� प�रपथ के बारे मे संि�� िववरण िदया जा रहा है । िच� C.1 मे TTL िडवाइस के िलए
िवधुत आपू ित� +5 V DC का प�रपथ िडजाइन िकया है । TTL िडवाइस को +5 V संचालन (operating)
वो�े ज की आव�कता होती है । इस प�रपथ को िडजाइन करने के िलए िद�कारी प�रपथ (DC circuit) के
बाद एकीकृत प�रपथ (IC) 7805, जो एक तीन­टिम�नल िविनयिमत एकीकृत प�रपथ (regulator IC) है , का
उपयोग िकया गया है , जो एक ए��यर तक के भार (load) को संभालने के िलए काफी पया� � होती है ।

िच� C.1: TTL िडवाइस के िलए +5 V िविनयिमत िवधुत आपूित� (+5V regulated power supply)

िच� C.2 मे चार िडिजटल लॉिजक ��च है, िजनको डबल पोल िसंगल �ू (DPST) ��च की सहायता से बनाया
गया है । लॉिजक­1 को िच� C.1 के +5 V DC आउट से जोड़ दे ते है, और लॉिजक­0 को �ाउं ड से। डबल पोल
िसंगल �ू ��च की सहायता से िडिजटल प�रपथ के इनपु ट पर लॉिजक­0 और लॉिजक ­1 इनपु ट दे सकते है ।

िच� C.3 मे ��च डीबाउं िसंग का लॉिजक प�रपथ है , जो िकसी भी इनपु ट से अवां िछत इनपु ट शोर
(unwanted input noise), धीमे काय� को बार­बार िट� गर (slow function from triggering) और

586
अित�र� सं�मण (extra transition) होने से रोकता है । िकसी भी िवधुत प�रपथ मे ��च बाउं िसंग एक बड़ी
सम�ा नहीं है, लेिकन यह िडिजटल लॉिजक प�रपथ पर सम�ा पैदा कर सकता है । इसिलए हम सिक�ट से
बाउं िसंग हटाने के िलए ��च डीबाउं िसंग सिक�ट का उपयोग करते है , िजसे और िच� C.3 मे िडजाइन िकया
गया है ।

िच� C.2: चार­िडिजटल लॉिजक ��च

िच� C.3: डी बाऊंस ��च

िच� C.4 मे दो लॉिजक मॉिनटर के प�रपथ का आरे ख को िडजाइन िकया गया है । जब लॉिजक मॉिनटर के
इनपु ट पर िवधुत वो�े ज 2 V से �ादा होती है , तो �काश उ�ज�क डायोड (LED) �काश उ�िज�त करना
शु� कर दे ती है , और जब लॉिजक मॉिनटर का इनपु ट वो�े ज 2.4 V हो जाता है तो �काश उ�ज�क डायोड
(LED) सबसे अिधक �काश उ�िज�त करने लगती है। जब लॉिजक मॉिनटर का इनपु ट वो�े ज 2 V या 2 V से
कम होने लगता है तो �काश उ�ज�क डायोड (LED) �काश उ�िज�त नहींकर पाती है । इसिलए �योगो मे
�काश उ�ज�क डायोड (LED) को उिचत �काश उ�िज�त करने वाली इनपु ट वो�े ज से ही जोड़ना चािहए।

एक िडिजटल बफर कुछ नहीं करता है �ोिक इसकी आउटपु ट ��थित इसकी इनपु ट के बराबर होती है । पर
िडिजटल इले��ॉिन� मे इसके कई उपयोग है , जैसे यह िडिजटल �वध�न (amplification) �दान करता है ।
दू सरे श�ो मे बफस� का उपयोग िडिजटल िस�ल के श�� �वध�न (power amplification) के िलए िकया जा
सकता है �ोिक इनके पास उ� “ फैन­आउट” �मता होती है ।

587
 एक सिक�ट के �ितबाधा (impedance) को दू सरे के �ितबाधा को �भािवत (affecting) करने से रोकने के िलए
िडिजटल बफस� का उपयोग अ� गे ट को एक दू सरे से अलग (isolate) करने के िलए िकया जाता है । बफर
हमे एक से अिधक लॉिजक गे ट को दू सरे के आउटपु ट से जोड़ना या LED को उ� धारा लोड मे ��च करने ,
की अनुमित दे ता है । ।

िच� C.4: दो आउटपुट का लॉिजक मॉिनटर

िच� C.5: 4­बफस� LEDs

एक सिक�ट के �ितबाधा (impedance) को दू सरे के �ितबाधा को �भािवत (affecting) करने से रोकने के िलए
िडिजटल बफस� का उपयोग अ� गे ट को एक दू सरे से अलग (isolate) करने के िलए िकया जाता है । बफर

588
हमे एक से अिधक लॉिजक गे ट को दू सरे के आउटपु ट से जोड़ना या LED को उ� धारा लोड मे ��च करने ,
की अनुमित दे ता है । ।

LED को पू री तरह से चमकने के िलए अ�ी मा�ा मे धारा की आव�कता होती है , िजसे सामा� लॉिजक
एकीकृत प�रपथ (IC) िवत�रत नहीं कर सकते है । हालां िक उपयोग िकए जाने वाला बफर LED की श�� पर
िनभ�र करता है । एक SMD LED कम िवधुत की खपत (consume) करता है , िजसे सामा� बफर के साथ
�या� (sufficient) �प से संचािलत (driven) िकया जा सकता है। अगली उ� पावर सफेद LED के िलए
िवशेष बफस� की आव�कता होती है िजनहे LED ड� ाईवर कहा जाता है । उ� पावर वाले LED ड� ाईवर मे ,
गम� दू र करने के िलए िहट िसंक लगे होते है । िच� C.5 मे 4­ बफस� LED का सिक�ट िडजाइन िकया गया है।

िच� C.6 से C.8 तक �ॉक प� जनरे टर के प�रपथ िडजाइन िकए गए है । िच� C.6 मे �ॉक प� जनरे टर
को IC555 के उपयोग से िडजाइन िकया गया है , और िच� C.7 मे टाइमर �ॉक प� जनरे टर धना�क
(positive) और ऋणा�क (negative) �ॉक जनरे टर �ॉक प� जनरे टर IC555 के साथ NAND गे ट के
उपयोग से िडजाइन िकया गया है । िच� C.8, मे IC­72555 का उपयोग करके �ॉक प� जनरे टर के िलए
प�रपथ का आरे ख (diagram) बना है ।

िच� C.6: 555 टाइमर प�रपथ

589
 िच� C.7: IC 555 और IC 7403 का उपयोग करके धना�क और ऋणा�क �ॉक जनरे टर

िच� C.8: IC­72555 का उपयोग करते �ए �ॉक प� जनरे टर

590
 प�रिश�­D
िडिजटल एकीकृत प�रपथो का संि�� िववरण
Brief Description of Digital Integrated Circuits

िडिजटल एकीकृत प�रपथ बाइनरी मान (लॉिजक­0 और लॉिजक­1) जैसे अलग­अलग संकेतो (discrete
signals) पर काम करते है । यह प�रपथ िडजाइन करने मे आसान और िकफायती होते है । इनको मु�तः दो
भागो मे वग�कृत िकया जाता है : 1. �ीधुब� (Bipolar), और 2. एकधुब�य (Unipolar)।

1. �ीधुब� (Bipolar): �ीधुब� (Bipolar), को भी दो भागो मे बाँट सकते है :

a. संतृ� (Saturated), और
b. असंतृ� (Unsaturated)।
a. सं तृ� (Saturated):
b. रे िस�र ट� ां िज�र लॉिजक (RTL),
c. डायोड ट� ां िस�र लॉिजक (DTL),
d. डाइरै � क�ड ट� ां िज�र लॉिजक (DCTL),
e. इं टे�टे ड इं ज�न लॉिजक (I2L),
f. हाइ ट� े शो� लॉिजक (HTL),
g. ट� ां िज�र-ट� ां िज�र लॉिजक (TTL)।
b. असं तृ� (Unsaturated):
i. शोट् की ट� ां िज�र ट� ां िज�र लॉिजक (Schottky TTL),
ii. ए��टर क�ड लॉिजक (ECL)।
2. एक धुब�य (Unipolar):
a. p­चैनल धातु-ऑ�ाइड सेमीकंड�र फी� इफै� ट� ां िज�र (PMOS : p­ channel
MOSFET),
b. n­चैनल धातु-ऑ�ाइड सेमीकंड�र फी� इफै� ट� ां िज�र (NMOS : n­ channel
MOSFET), और
c. कॉ���म�ट�ी धातु-ऑ�ाइड सेमीकंड�र फी� इफै� ट� ां िज�र (CMOS
(Complementary MOSFET)।

TTL (ट� ां िज�र-ट� ां िज�र लॉिजक) को लंबे समय से उपयोग मे लाया जा रहा है और इसे मानक माना जाता
है । ECL का उपयोग केवल उ� गित संचालन (high speed operation) की आव�कता वाले �णाली
(system) म� िकया जाता है । MOS को उ� घटक घन� (high component density) वाले प�रपथ मे

591
 �योग िकया जाता है। और CMOS(पू रक धातु-ऑ�ाइड-अध�चालक) को कम िवधुत की खपत होने के कारण
�ापक �प से बड़े पै माने म� उपयोग िकए जा रहे ह� । CMOS लॉिजक MOS की तुलना म� ब�त कम िवधुत की
खपत करता है । लॉिजक िविभ� वािण��क एकीकृत प�रपथ (commercial integrated circuits) मे
उपल� होते ह� । सारे लॉिजक प�रवार मे से ECL सबसे तेज लॉिजक प�रपथ है , पर यह �ादा पावर खपत
(consume) करता है । और CMOS सबसे धीमा लॉिजक प�रपथ है , पर यह कम िबजली की खपत करता है ।
लेिकन TTL की गित (speed) और िवधुत की खपत म�म (medium) होती है । CMOS कम िवधुत की खपत
के कारण VLSI िडज़ाइन मे आव�क हो रहा है , जबकी TTL, ECL अपने उपयोग मे कमी कर रहे है।
TTL एकीकृत प�रपथ (IC) को आमतौर पर 5400 और 7400 �ृंखला जैसे सं�ा�क पदनामों �ारा �िति�त
िकया जाता है। 5400 �ृंखला (Series) के �ापक संचालन (operating) तापमान सीमा (­55oC से +125oC)
के कारण यह सै� मे उपयोग होने वाले उपकरणो के िलए उपयु � होता है । जबकी 7400 �ृंखला (Series)
इसके औ�ोिगक तापमान सीमा (0oC से +70oC) के कारण इनका उपयोग औ�ोिगक / �साियक और
�योगशाला मे िकया जाता है।
74XX �ृंखला लॉिजक प�रवार के िलए कुछ मानक पू ण� उ�तम रे िटं ग और िविनद� श नीचे िदए गए ह� :
तािलका D.1: TTL लॉिजक प�रवारों के ल�ण (characteistics of TTL logic families)
Parameters Sub Standard LS ALS S AS
Family
VCC 5 V±5% 5 V±5% 5 V±10% 5 V±5% 5 V±10%
GND 0 Volt
TTL Logic VOH 2.7 Volt
Levels VIH 2.0 Volt
VOL 0.4 Volt
VIL 0.8 Volt
Frequency < 35 MHz <40MHz <70MHz <125MHz <200MHz
low current
output TTL 16mA 20mA 8mA 20mA
Minimum
circuit
output
High
drive
current
current 48mA 24mA 24/48mA 64mA 48/64mA
output TTL
circuit
low current
output TTL 40 20 20 50 50
circuit
Fan­out
High
capability *
current
120 60 60/120 160 120/160
output TTL
circuit
Operating free­air
00 C to + 700 C
temperature range
Storage Temperature
­ 650 C to + 1500 C
Range

592
*LS-TTL लोड की सं�ा को एक उदाहरण के �प म� लेते �ए

VOH : �ूनतम आउटपु ट वो�े ज �र एक TTL उपकरण (device) एक उ� िस�ल �दान करे गा।
VIH : �ूनतम इनपु ट वो�े ज �र को उ� िस�ल माना जाना चािहए।
VOL : अिधकतम आउटपु ट वो�े ज �र एक उपकरण िन� िस�ल �दान करे गा।
VIL : अिधकतम इनपु ट वो�े ज �र को अभी भी िन� िस�ल माना जाना चािहए।

��ेक TTL एकीकृत प�रपथ (IC) के िलए, जैसे 7404, 74LS01, 74AS04, 74F04, 74ALS04, उनकी िपन
�व�था और लॉिजक फलन (function) समान ह� , लेिकन प�रपथ मे गित और िबजली की खपत म� उनका
मह�पू ण� अं तर है ।

िवशेष िववरण:

I. लॉिजक वो�े ज �र (logic voltage level)

आपूित� वो�े ज
तकनीकी लॉिजक प�रवार
(Supply Voltage)
(Technology) (Logic Families)
VCC
7400,74S,
74LS,
5V TTL
74ALS,
74F,74H
74ABT,
5V BiCMOS
74BCT
74HCT,
5V CMOS (TTL I/O) 74AHCT,
74ACT
74HC,
3.3 V, 5 V CMOS 74AHC,
74AC

लॉिजक का �र सि�य­उ� िस�ल सि�य­ (low) िस�ल

(Logic level) (Active­High Signal) (Active­Low Signal)
लॉिजक उ�
1 0
(Logical high)
593
 लॉिजक
0 1
(Logical low)
II. बाइनरी िस�ल का �तीिनिध� (Binary Signal Representation)
III. इनपुट / आउटपुट िस�ल िविश�ता (input/output Signal Specification)

पैरामीटर TTL CMOS

�ाउं ड के सापे � मे 0 वो� और �ाउं ड के सापे � मे 0 वो� और
0.8 वो� के म� मे। 1.5 वो� के म� मे
(low)
(between 0 v and 0.8 volt (between 0 v 1.5 volt with
इनपुट िस�ल
with respect to ground) respect to ground)
Input signal
�ाउं ड के सापे � मे 2 वो� और �ाउं ड के सापे � मे 3.5 वो� और
उ� 5 वो� के म� मे । 5 वो� के म� मे
(high) (between 2 v and 5 volt with (between 3.5 v and 5 volt
respect to ground) with respect to ground)
आम तौर पर 0 वो� और 0.4 आम तौर पर 0 वो� और 0.05
वो� के बीच की सीिमत सीमा वो� के बीच की सीिमत सीमा
तक िसिमत है । तक िसिमत है ।
(Low) (typically restricted to (typically restricted to
narrower limit of between narrower limit of between 0
आउटपुट 0V and 0.4 V) and 0.05 V)
िस�ल
आम तौर पर 2.4 वो� और 5 आम तौर पर 4.95 वो� और 5
Output
Signal वो� के बीच की सीिमत सीमा वो� के बीच की सीिमत सीमा
उ� तक िसिमत है । तक िसिमत है ।
(High) (typically restricted to (typically restricted to
narrower limit of between narrower limit of between
2.4 and 5 V) 4.95 and 5 V)

IV. तापमान की सं चािलत सीमा (Operating Temperature Ranges)

TTL
74XX Series:
0°C से + 70°C
हालां िक कुछ उप प�रवारों मे (sub­ families)
-40°C से + 125°C तक की िव�ा�रत सीमा होती
है । (although some sub families have an
extended range of -40°C से + 125°C)
CMOS
पारं प�रक CMOS उपकरण (device) ­55°C से +
125°C तापमान की सीमा मे काम करते है।
(Conventional CMOS devices work over a
temperature range of -55°C to + 125°C)

594
54XX Series:
-55°C से + 125°C

�योिगक काय� मे �यु � िडिजटल एकीकृत प�रपथो (DICs) का संि�� िववरण नीचे िदया जा रहा है :

1. 7400: चार, 2­इनपुट NAND गेट्स

सं ि�� िववरण:
7400 एक 14­िपन एकीकृत प�रपथ है , िजसम� चार, 2­इनपुट NAND गे ट ह� , ��ेक गे ट लॉिजक NAND
फलन (function) का पालन करता है । ��ेक एकीकृत प�रपथ (IC) मे दो िपने िवधुत आपू ित� के िलए
आरि�त होती ह� । ये गे ट िडिजटल प�रपथ के मूलभूत काय� को �दान करने के िलए उपयोगी ह� ।
पैकेज: 14 िपन DIL / (14 िपन�ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

2. 7401: चार, 2­इनपुट NAND गेट्स (ओपन कले�र आउटपुट)

सं ि�� िववरण:
7401 एक 14 ­ िपन एकीकृत प�रपथ (IC) है , िजसम� खुले कले�र (open collector) आउटपु ट के साथ
चार, 2­इनपु ट NAND गे ट शािमल ह� । ये उन अनु�योगों (applications) के िलए अिभ�े त (intended) ह�
जहां TTL "टोटे म पोल" आउटपु ट संिव�ास (configuration) की आव�कता नहीं है । इस एकीकृत
प�रपथ (IC) का उपयोग सि�य­ (active low) वायड� ­OR या सि�य­उ� वायड� ­AND फलन
(function) को अ� ओपन­कले�र आउटपु ट से जोड़कर लागू करने के िलए िकया जाता है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

595
 Vcc: आपूित� वो�े ज; GND: �ाउं ड

3. 7402: चार, 2­इनपुट NOR गेट्स

सं ि�� िववरण:
7402 एकीकृत प�रपथ (IC) एक हाई­�ीड चार, 2­इनपु ट NOR गे ट है , जो कम िबजली अप�य (low
power dissipation) पर उ� गित �ा� करने के िलए िसिलकॉन­गे ट CMOS तकनीक का उपयोग
करता है । इस एकीकृत प�रपथ (IC) म� चार �तं� (independent) गे ट ह� , िजनम� से ��ेक NOR
लॉिजक का काय� करता है।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

4. 7403: चार (quad), 2­इनपुट NAND गेट्स (ओपन कले�र आउट पुट)

सं ि�� िववरण:
7403 एकीकृत प�रपथ (IC) पै केज म� चार �तं� धना�क ­ लॉिजक, ओपन कले�र, NAND गे ट ह� ।
एक गे ट के आउटपु ट को उसी एकीकृत प�रपथ (IC) या िकसी अ� एकीकृत प�रपथ (IC) के भीतर दू सरे
के इनपु ट से तब तक जोड़ा जा सकता है जब तक वे एक ही �ाउं ड को साझा करते हों।
पैकेज: 14 िपन DIL

596
 Vcc: आपूित� वो�े ज; GND: �ाउं ड

5. 7404: हे � इ�ट� र (NOT) गेट्स

सं ि�� िववरण:
7404 सबसे अिधक इ�े माल िकया जाने वाला 14 ­ िपन NOT गे ट है । इसम� छ: NOT गे ट होते ह� , जो
इनपु ट लॉिजक को उलटा (invert) करने की ि�या करते ह�। एक NOT गे ट का आउटपु ट उसकी इनपु ट
लॉिजक ��थित का पू रक (compliment) होता है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

6. 7405: हे � इं वट� र गेट, ओपन­कले�र आउटपुट के साथ

सं ि�� िववरण:
7405 एकीकृत प�रपथ (IC) पै केज मे छ: पॉिज़िटव लॉिजक NOT गे ट ओपन कले�र आउटपु ट के साथ
होते है । ओपन­कले�र आउटपु ट को उिचत लॉिजक संचालन के िलए पु ल­अप �ितरोधों की आव�कता
होती है।

597
 चूं िक 7405 के गे ट्स के आउटपु ट ओपन – कले�र है , इसिलए उ�े अलग­अलग गे ट की आव�कता
के िबना लॉिजक �प से अलग­अलग लॉिजक �ॉक बनाने के िलए सीधे एक साथ बां धा जा सकता है ।
पैकेज: 14 िपन �ा��क DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

7. 7406: हे � इं वट� र बफर / ड�ाईवर 30V, ओपन­कले�र आउटपुट के साथ

सं ि�� िववरण:
7406 एकीकृत प�रपथ (IC) मोनोलीिथक हे �­ इं वट� र बफस� / ड� ाइवर उ�­�रीय सिक�ट (जैसे MOS),
या उ� वत�मान लोड चलाने के िलए इं टरफ़ेस के िलए उ�­वो�े ज ओपन �े�र आउटपु ट की सुिवधा
दे ते है । यह उपकरण (device) अिधकां श TTL प�रवारों के साथ संगत (compatible) है ।
पैकेज: 14 िपन �ा��क DIL / (14 िपन �ैट)

V cc: आपूित� वो�े ज; GND: �ाउं ड

8. 7407: उ� वो�े ज ओपन कले�र आउटपुट के साथ हे � बफर

सं ि�� िववरण:
इस एकीकृत प�रपथ (IC) 7407 मे छ् : �तं� गे ट है , िजनमे से ��ेक बफर फं�न करता है। ओपन­
�े�र आउटपु ट उिचत लॉिजक संचालन के िलए पुल­अप �ितरोधों की आव�कता होती है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

598
 Vcc: आपूित� वो�े ज; GND: �ाउं ड

9. 7408: चार, 2­इनपुट AND गेट्स

सं ि�� िववरण:
7408 पै केज म� चार �तं� 2­इनपु ट AND गे ट शािमल ह� । AND गे ट एक िडिजटल लॉिजक गे ट है िजसम�
दो या दो से अिधक इनपु ट और एक आउटपु ट होता है। AND गे ट का उ� आउटपु ट तभी होता है जब
सभी इनपु ट उ� हों।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

10. 7409: चार, 2­इनपुट AND गेट ओपन ­ �े�र आउटपुट के साथ

सं ि�� िववरण:
599
 7409 पैकेज म� चार, �तं� 2­इनपु ट AND गे ट शािमल ह� । ओपन­�े�र आउटपु ट उिचत लॉिजक
संचालन के िलए पु ल­अप �ितरोधों की आव�कता होती है।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

11. 7410: तीन, 3­ इनपुट NAND गेट्स

सं ि�� िववरण:
एकीकृत प�रपथ (IC) 7410 म� तीन �तं� 3­इनपु ट पॉिजिटव NAND गे ट शािमल ह� , िज�� उ�ृ�
�दश�न (excellant performance) के साथ HF / 50MHz िवशेष �रग (specialized rig) के �प म�
िडज़ाइन िकया गया है ।
पैकेज: 14 िपन DIL / (14 िपन�ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

12. 7411: तीन, 3­इनपुट AND गेट्स

सं ि�� िववरण:
इस एकीकृत प�रपथ (IC) म� तीन �तं� धना�क लॉिजक, तीन­इनपु ट AND गे ट होते ह� , ��ेक लॉिजक
AND फं�न करता है।
पैकेज: 14 िपन DIL / (14 िपन �ैट)
600
 Vcc: आपूित� वो�े ज; GND: �ाउं ड

13. 7412: तीन, 3­इनपुट NAND गेट ओपन­�े�र आउटपुट के साथ

सं ि�� िववरण:
7412 IC पै केज म� तीन �तं� धना�क लॉिजक (positive logic), तीन इनपु ट NAND गे ट्स शािमल ह� ।
िपन 14 और 7 तीनों लॉिजक गे टों के िलए िवधुत श�� (electric power) �दान करते है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

14. 7413: दो, 4­इनपुट NAND गेट (��ट िट� गरस)

सं ि�� िववरण:
IC 7413 मे, दो, 4­इनपु ट NAND गे ट ��ट िट� गरस (schmitt triggers) है। लेिकन ��ट िट� गर
गितिविध के कारण इसके दो दहलीज �र (threshold level) एक पॉिज़िटव और दू सरा नेगेिटव िस�ल के
िलए होता है ।

601
 पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड; NC: कोई कने�न नही ं

15. 7414: ��ट िट� गरस के साथ हे �­इं वट� र

सं ि�� िववरण:
इस IC के अं दर छ :�तं� NOT गे ट है , िजनमे से ��ेक लॉिजक NOT गे ट फं�न करता है । ��ेक
िह�ै �रसीस इनपु ट है , जो शोर �ितरोधक �मता )noise)resistivity capacity) को बढ़ाकर इनपु ट
को बदल दे ता है । यह तेजी से बदलते �ये िस�ल को धीरे धीरे बदलता है ।­
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

16. 7420: दो, 4­इनपुट NAND गेट

सं ि�� िववरण:

602
IC 7420 मे, दो, चार (quad) इनपु ट NAND गे ट है , जो NOT, और AND गे ट का एक संयोजन है , और
��ेक लॉिजक NAND गे ट का संचालन करता है ।
पैकेज: 14 िपन DIL / (14 िपन�ैट)

V cc: आपू ित� वो�े ज; GND: �ाउं ड; NC: कोई कने �न नही ं
17. 7421: दो, 4­इनपुट AND गेट्स

सं ि��िववरण:
IC 7421 म�, दो �तं� चार ­ इनपु ट AND गे ट शािमल ह� , िजनम� से ��ेक लॉिजक AND गे ट का काय�
करता है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड; NC: कोई कने�न नही ं

18. 7423: ए�प�डेबल दो, 4­इनपुट NOR गेट स�म / �� ोब के साथ

सं ि�� िववरण:
603
 IC 7423, स�म / �� ोब इनपु ट के साथ एक TTL को िव�ार करने वाली (expendable) IC है , िजसमे
दो, 4 ­ इनपु ट धना�क (positive) NOR गे ट है। स�म / �� ोब इनपु ट चार सामा� इनपु ट के साथ
AND'ed है।
पैकेज: 16 िपन DIL / (16 िपन �ैट)

िपन िव�ास:
गे ट­1: िव�ार इनपु ट 1X 1 16 +VCC

1A 2 15 1G गे ट­1: एने�
गे ट­1: इनपु ट
1B 3 14 2D
गे ट­2: इनपु ट
1C 5 13 2C
गे ट­1: इनपु ट
1D 6 12 2G गे ट­2: एने�

गे ट­1: िव�ार इनपु ट 1X 15 11 2B

गे ट­2: इनपु ट
गे ट­1: आउटपु ट 1Y 7 10 2A

GND 8 9 2Y गे ट­2: आउटपु ट

Vcc: आपू ित� वो�े ज; GND: �ाउं ड

स�म (enabled) / �� ोब इनपुट (G), X और X expendable इनपुट:

604
फं�न तािलका:

इनपुटस आउटपुट
A B C D G Y
1 x x x 1 0
x 1 x x 1 0
x x 1 x 1 0
x x x 1 1 0
0 0 0 0 x 1
x x x x 0 1

यह िडवाइस (device) िव�ार यो� है और िन� बू िलयन फं�न का काय� करती है।
1Y � 1G (1A � 1B � 1C � 1D) � X , और
2Y � 2G (2 A � 2 B � 2C � 2 D)
जहां : X = NTE 7460 का आउटपु ट

19. 7430: एकल, 8­इनपुट NAND गेट

सं ि�� िववरण:
IC 7430 एक 8 इनपु ट वाली NAND गे ट की एकीकृत प�रपथ (IC)है । यह गे ट िडिजटल एकीकृत
प�रपथ �णाली (DIC system) के काया� �यन (implementation) म� उपयोग िकए जाने वाले बु िनयादी
काय� (basic functions) को �दान करने के िलए ब�त उपयोगी है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

605
 20. 7432: चार, 2­इनपुट OR गेट
सं ि�� िववरण:
IC 7432 एक बे िसक लॉिजक OR गे ट की एकीकृत प�रपथ (IC)है , िजसम� चार �तं� OR गे ट होते ह�। यह
गे ट िडिजटल एकीकृत प�रपथ �णाली के काया� �यन (implementation) म� उपयोग िकए जाने वाले
बु िनयादी काय� (basic functions) को �दान करने के िलए ब�त उपयोगी है।
पैकेज: 14 िपन DIL / 14 िपन �ैट ।

Vcc: आपूित� वो�े ज; GND: �ाउं ड

21. 7441: BCD­से­डे िसमल िवसंकेतक (Decoder) / ड�ाइवर (ओपन­कले�र)

सं ि�� िववरण:
IC 7441 एक BCD­से ­डे िसमल िन� आउटपु ट िवसंकेतक (low output decoder) है , िजसे िवशे ष �प
से को�­ऋणा� सूचक (cold­cathode indicator) को चलाने के िलए िडज़ाइन िकया गया है । यह
िडवाइस (device) अ� �कार के कम­धारा िडवाइस (low current device) को चलाने म� भी स�म
(enabled) है । यह एक मोनोलीिथक BCD­से­डे िसमल िवसंकेतक (decoder) है । डीकोड की जाने
वाली BCD को चार इनपु ट लाइनों पर लागू िकया जाता है ।
पैकेज: 16 िपन DIL / (16 िपन �ैट)

606
िपन िव�ास:
आउटपु ट (D8) 1 16 आउटपु ट (D0)
आउटपु ट (D9) 2 15 आउटपु ट (D1)
इनपु ट (A) 3 14 आउटपु ट (D5)
इनपु ट (D) 4 13 आउटपु ट (D4)
+VCC 5 12 GND
इनपु ट (B) 6 11 आउटपु ट (D6)
इनपु ट (C) 7 10 आउटपु ट (D7)
आउटपु ट (D2) 8 9 आउटपु ट (D3)
V cc: आपूित� वो�े ज; GND: �ाउं ड; DCBA: सि�य उ� BCD इनपुट, A =LSB है , D0 से
D9: सि�य (active low) दशमलव आउटपुट

22. 7445: BCD­से­डे िसमल िवसंकेतक(Decoder) / ड�ाइवर (ओपन कले�र: 30V

आउटपुट)

सं ि�� िववरण:
यह एकीकृत प�रपथ, BCD­से­डे िसमल िन� आउटपु ट िवसंकेतक (low output decoder) / ड� ाइवर है ।
िजसम� आठ NOT गे ट और चार इनपु ट NAND गे ट शािमल ह� । NAND गे ट्स को BCD इनपु ट िडिजटल
डाटा (data) उपल� कराने के िलए NOT जोड़े (NOT pair) म� जुड़े �ए ह�। BCD इनपु ट लॉिजक का पू ण�
िडकोिडं ग (full decoding) यह सुिनि�त करता है िकसी भी अमा� बाइनरी इनपु ट ��थितयों के िलए
सभी आउटपु ट बंद रह� ।
पैकेज: 16 िपन DIL / (16 िपन �ैट)

607
 िपन िव�ास:

0­आउटपु ट (D0) 1 16 +VCC

1­आउटपु ट (D1) 2 15 इनपुट (A)
2­आउटपु ट (D2) 3 14 इनपुट (B)
3­आउटपु ट (D3) 4 13 इनपुट (C)
4­आउटपु ट (D4) 5 12 इनपुट (D)
5­आउटपु ट (D5) 6 11 9­आउटपुट (D9)
6­आउटपु ट (D6) 7 10 8­आउटपुट (D8)
GND 8 9 7­आउटपुट (D7)
Vcc: आपू ित� वो�े ज; GND: �ाउं ड; DCBA :सि�य उ� BCD इनपुट, A, LSB है, D0 से D9: सि�य िन� डे िसमल
आउटपु ट

23. 7446 / 7447: BCD­से­सेवन सेगम�ट िवसंकेतक (Decoder) / ड�ाइवर (ओपन­

कले�र)

सं ि�� िववरण:
यह एकीकृत प�रपथ (IC) , BCD­से­सात खंड िड��े िवसंकेतक / ड� ाइवर (seven segment display
decoder / driver), सि�य िन� आउट पु ट के साथ है । एकीकृत प�रपथ (IC) को केवल LED की धारा
को िनयं �ण करने के िलए करं ट िनयं �क �ितरोध के अलावा िकसी बाहरी घटक की आव�कता नहीं
होती है। एकीकृत प�रपथ (IC) के आउटपु ट म� पू री तरह से �रपल ��िकंग होती है और इसके िलए िकसी
बाहरी ड� ाइवर ट� ां िज�र की आव�कता नहीं होती है । इसम� ऑटोमैिटक लीिडं ग / या ट� े िलंग­एज, जीरो
��िकंग कंट� ोल (RBI और RBO) शािमल है। इन िडवाइस (device) का लै� परी�ण िकसी भी समय
िकया जा सकता है जब BI / RBO मोड उ� लॉिजक �र पर हो।

पैकेज: 16 िपन DIL / (16 िपन �ैट)

608
िपन िव�ास:
इनपु ट (B) 1 16 +VCC
इनपु ट (C) 2 15 f
ल�प टे � 3 14 g
BI/RBO 4 13 a
RBI 5 12 b
इनपु ट (D) 6 11 c
इनपु ट (A) 7 10 d
GND 8 9 e

Vcc: आपूित� वो�े ज; GND: �ाउं ड; DCBA : सि�य उ� BCD इनपुट, a से g तक: सात सेगम�ट
िड��े के सात LED, BI/RBO: ��िकंग इनपुट /�रपल ��िकंग आउटपुट, RBI: �रपल ��िकंग इनपुट

24. 7448: BCD­से ­ सेवन सेगम�ट िवसंकेतक / ड�ाइवर

सं ि�� िववरण:
7448 एक BCD­से­सात खंड िवसंकेतक / ड� ाइवर है , िजसका उपयोग BCD �ा�प म� िडकोड िकए गए
नंबरों को �दिश�त करने के िलए िकया जाता है । सात­खंड, सात LED पर आधा�रत िडवाइस ह� , िजसमे
सात­खंड के िलए सात इनपु ट िपन होते ह� । इस एकीकृत प�रपथ (IC) का उपयोग कॉमन कैथोड
(common cathode) िव�ास (configuration) के िलए िकया जाता है ।
पैकेज: 16 िपन DIL/ (16 िपन �ैट)

609
 िपन िव�ास:

इनपु ट (B) 1 16 +VCC

इनपु ट (C) 2 15 f

LT 3 14 g

BI / RBO 4 13 a

RBI 5 12 b

इनपु ट (D) 6 11 c

इनपु ट (A) 7 10 d

GND 8 9 e

Vcc: आपूित� वो�े ज; GND: �ाउं ड; DCBA: सि�य उ� BCD इनपुट, a से g: सि�य िन�
सात से गम�ट िड��े के सात LED

25. 7449: BCD­से­सात सेगम�ट िवसंकेतक / ड�ाइवर (ओपन­कले�र)

सं ि�� िववरण:
IC 7448, BCD­से­सात­खंड िवसंकेतक (decoder) और ड� ाइवर, कॉमन कैथोड ( common cathode)
संिव�ास (configuration) के िलए है । यह पैकेज पॉिज़िटव लॉिजक BCD इनपु ट �ीकार करता है , और
इसे सात­खंड �दश�न को उिचत पै टन� मे बदलता है । उ� आउटपु ट का उ�े � सात खंडो को अ�ी
रोशनी �दान करना है।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

610
िपन िव�ास:
इनपुट (B) 1 14 +VCC
इनपुट (C) 2 13 आउटपुट (f)
BI 3 12 आउटपुट(g)
इनपुट (D) 4 11 आउटपुट(a)
इनपुट (A) 5 10 आउटपुट (b)
आउटपुट (e) 6 9 आउटपुट (c)
GND 7 8 आउटपुट (d)
V cc: आपूित� वो�े ज; GND: �ाउं ड

26. 7472: AND गेटेड J­K ��प­�ॉप

सं ि�� िववरण:
यह एकीकृत प�रपथ (IC) िसंगल AND गे टेड JK मा�र / �े व ��प­�ॉप है । इस एकीकृत प�रपथ
(IC) मे केवल एक ही ��प �ॉप है , िजसम� J और K इनपुट पर लॉिजक करने के िलए गे िटं ग का उपयोग
िकया जाता है। इसमे अलग से सि�य �ीसेट और ��यर इनपु ट �ॉक को ओवरराइड करते ह�
और ��प �ॉप को सीधे िकसी भी �े ट म� सेट करने की अनुमित दे ते ह� ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

िपन िव�ास:

NC 1 14 +VCC
CLR 2 13 PRE
इनपुट (J1) 3 12 CLK (�)
इनपुट (J2) 4 11 इनपुट (K3)
इनपुट (J3) 5 10 इनपुट (K2)
आउटपुट ( Q ) 6 9 इनपुट (K1)
GND 7 8 आउटपुट (Q)

611
 27. 7473: दो , JK ��प­�ॉप

सं ि�� िववरण:
74LS73 एकीकृत प�रपथ (IC) मे दो, J K ��प �ॉप है , जो अलग­अलग JK इनपु ट, �ॉक और ���
��यर (direct clear) इनपु ट के साथ है। 7473 एक नेगेिटव �ॉक प� िट� गर ��प­�ॉप है । इसमे
सि�य ­ अतु�कािलक ��यर इनपु ट �दान िकया गया है । इसे उ� गित िनयं �ण (high speed
control) और िगनती अनु�योगों (counting applications) के िलए �योग िकया जाता है।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

िपन िव�ास:

CLK1 (�) 1 14 इनपु ट (J1)

CLR1 2 13 आउटपु ट ( Q1 )
इनपु ट (K1) 3 12 आउटपु ट (Q1)
+VCC (आपूित� 4 11
GND (�ाउं ड)
वो�े ज)
CLK2 (�) 5 10 इनपु ट (K2)
CLR 2 6 9 आउटपु ट (Q2)
इनपु ट (J2) 7 8 आउटपु ट ( Q2 )

612
28. 7474: दो, D­टाइप ��प­�ॉप

सं ि�� िववरण:
IC 7474 एक पॉिज़िटव एज­िट� गर िडवाइस है । जहां आउटपु ट Q केवल �ॉक इनपु ट िट� गर प� के
पॉिज़िटव एज पर ही बदलेगा। इसमे दो, D ��प­�ॉप का उपयोग िकया गया है । पॉिज़िटव एज िट� गर
�ॉक प� पर ही D ��प­�ॉप के िडिजटल डाटा इनपु ट Q आउटपु ट म� �थानां त�रत होता है ।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

िपन िव�ास:
1CLR 1 14 +VCC
इनपु ट (1D) 2 13 2CLR

1CLK ( � ) 3 12 इनपु ट (2D)

1PRE 4 11 2CLK ( � )

आउटपु ट (1Q) 5 10 2PRE

आउटपु ट ( 1Q ) 6 9 आउटपु ट (2Q)

GND 7 8 आउटपु ट ( 2Q )

V cc: आपूित� वो�े ज; GND: �ाउं ड

613
 29. 7475: चार, 2­िबट पारदश� लैच (transparent latch)

सं ि�� िववरण:
एकीकृत प�रपथ (IC) 7475 म� चार पारदश� डी­लैच ह� , िजसमे दो अलग–अलग कॉमन इनेबल इनपु ट
है , एक लैच 1 और 2 के िलए (EN 1­2), और लैच 3 और 4 के िलए (EN 3­4) होता है ।
पैकेज: 16 िपन DIL / (14 िपन �ैट)

िपन िव�ास:

आउटपु ट ( Q1 ) 1 16 इनपु ट (J1)

इनपु ट (D1) 2 15 आउटपु ट (Q2)
इनपु ट (D2) 3 14 आउटपु ट ( Q2 )
EN 3­4 4 13 EN 1­2
+VCC 5 12 GND
इनपु ट (D3) 6 11 आउटपु ट ( Q3 )
इनपु ट (D4) 7 10 आउटपु ट (Q3)
आउटपु ट ( Q4 ) 8 9 आउटपु ट (Q4)
V cc: आपूित� वो�े ज; GND: �ाउं ड

614
30. 7476: दो, JK ��प­�ॉप

सं ि�� िववरण:
एकीकृत प�रपथ (IC) 7476, दो, JK ��प­�ॉप, �ॉक, �ीसेट और ��यर इनपु ट के साथ एक नेगेिटव
एज िट� गर मा�र­�े व ��प �ॉप है। ��प �ॉप को सेट (preset) और रीसेट (clear) करने के िलए
दो सि�य अतु�कािलक (asynchronous) इनपु ट, �ीसेट (PRE) और ��यर (CLR) ह� ।
पैकेज: 16 िपन DIL / (16 िपन �ैट)

िपन िव�ास:

CLK1 (�) 1 16 इनपु ट (K1)

PRE1 2 15 आउटपु ट (Q1)
CLR1 3 14 आउटपु ट ( Q1 )
इनपु ट (J1) 4 13 GND
+VCC 5 12 इनपु ट (K2)
CLK2 (�) 6 11 आउटपु ट (Q2)
PRE2 7 10 आउटपु ट ( Q2 )
CLR 2 8 9 इनपु ट (J2)
V cc: आपूित� वो�े ज; GND: �ाउं ड

615
 31. 7482: 2­िबट बाइनरी योजक (binary adder)

सं ि�� िववरण:
एकीकृत प�रपथ (IC) 7482 एक 14­लीड DIP पै केज म� 2­िबट बाइनरी पू ण� योजक (full adder) है , जो
दो­िबट बाइनरी सं�ाओं को जोड़ने का काय� करता है ।
पैकेज: 14 िपन DIL

िपन िव�ास:

आउटपु ट (S0) 1 14 इनपु ट (A1)

इनपु ट (A0) 2 13 इनपु ट (B1)

इनपु ट (B0) 3 12 आउटपु ट (S1)

+VCC 4 11 GND

इनपु ट (Cin) 5 10 आउटपु ट (Cout)

NC 6 9 NC

NC 7 8 NC
Vcc: आपू ित� वो�े ज; GND: �ाउं ड

616
32. 7483: 4­िबट बाइनरी समानांतर योजक (parallel adder)

सं ि�� िववरण:

एकीकृत प�रपथ (IC) 7483 एक 4­िबट समानां तर पू ण� योजक है , िजसम� लुक­फ़ॉरवड� कैरी प�रपथ के
साथ चार इं टर कने�ेड पू ण� योजक (full adder) होते ह� ।

पैकेज: 14 िपन DIL

िपन िव�ास:

इनपु ट (A3) 1 16 इनपु ट (B3)

आउटपु ट (S2) 2 15 आउटपु ट (S3)
इनपु ट (A2) 3 14 आउटपु ट (Cout)
इनपु ट (B2) 4 13 इनपु ट (Cin)
+VCC (िवधुत आपूित� ) 5 12 GND (�ाउं ड)
आउटपु ट (S1) 6 11 इनपु ट (B0)
इनपु ट (B1) 7 10 इनपु ट (A0)
इनपु ट (A1) 8 9 आउटपु ट (S0)

617
 33. 7485: 4­िबट प�रमाण तु लिन� (magnitude comparator)

सं ि�� िववरण:

एकीकृत प�रपथ (IC) 7485 एक 4­िबट प�रमाण तुलिन� है , िजसका उपयोग सीधे बाइनरी सं�ाओं की
तुलना के िलए िकया जाता है। कै�ेिडं ग इनपु ट के उपयोग के मा�म से यह िडवाइस पू री तरह से
िव�ार यो� है ।

पैकेज: 16 िपन DIL

िपन िव�ास:

इनपु ट (B3) 1 16 +VCC

A>B 2 15 इनपु ट (A3)
कै�ेिडं ग A=B 3 14 इनपु ट (B2)
इनपु ट A<B 4 13 इनपु ट (A2)

A>B 5 12 इनपु ट (A1)

आउटपु ट A=B 6 11 इनपु ट (B1)
A<B 7 10 इनपु ट (A0)
GND 8 9 इनपु ट (B0)
Vcc: आपू ित� वो�े ज; GND: �ाउं ड

618
34. 7486: चार, EX­OR गेट्स

सं ि�� िववरण:
एकीकृत प�रपथ (IC) 7486 मे, चार (quad), 2­इनपु ट Ex­OR गे ट है । इस एकीकृत प�रपथ (IC) म�
आं त�रक गे ट कम पावर के शोट् की ट� ां िज�र (low power schottky transistor) से बने होते ह�।
पैकेज: 14 िपन DIL/ (14 िपन �ैट)

V cc: आपूित� वो�े ज; GND: �ाउं ड

35. 7490: BCD काउं टर

सं ि�� िववरण:
IC 7490, एक अतु�कािलक CLK (↓): नेगेिटव एज िट� ग�रं ग दशक काउं टर की एकीकृत प�रपथ है ,
िजसम� चार, मा�र­�े व ��प­�ॉप आं त�रक �प से एक िडवाइड­बाय­2 और दू सरी िडवाइड­बाय­5
काउं टर ह� । MOD­10 (दशक काउं टर) बनाने के िलए िडवाइड­बाय­2 का पॉिज़िटव आउटपु ट िडवाइड­
बाय­5 के �ॉक इनपु ट से जोड़ना होता है । अतु�कािलक रीसेट की सहायता से इसे MOD–3 से
MOD–9 तक के काउं टरों को िडजाइन करने के िलए काउं टरों को रीसेट करने के िलए गे िटं ग �दान की
गई है।
पैकेज: 24 िपन DIL / (24 िपन �ैट)

619
 िपन िव�ास:

CLKB (�) 1 14 CLKA (�)

MR1 2 13 NC

MR2 3 12 आउटपु ट (QA)

NC 4 11 आउटपु ट (QD)

+VCC ( िवधुत आपूित�) 5 10 GND (�ाउं ड)

MS1 6 9 आउटपु ट (QB)

MS2 7 8 आउटपु ट (QC)

गे टड रीसे ट इनपुट MR1, और MR2 एवं गे टड से ट इनपुट MS1 और MS2 (आं त�रक �प 2 इनपुट
NAND से जुड़े) सि�य उ� इनपु ट और सि�य िन� आउटपुट है । िकसी भी �े ट को सेट या रीसेट करने
के िलए दोनों इनपुट को लॉिजक­ 1 इनपुट दे ना होगा।

36. 7491: एक 8­िबट �िमक­इन �िमक­आउट िव�थापन रिज�र

सं ि�� िववरण:
यह एकीकृत प�रपथ (IC) एक मोनोलीिथक �िमक­इन, �िमक­आउट (SISO), 8­िबट िव�थापन
रिज�र (8­bit shift register) है , जो TTL प�रपथ का उपयोग कर, आठ RS मा�र­�े व ��प­�ॉप,
इनपु ट गे िटं ग और नेगेिटव एज िट� गर �ॉक प� है । पहले ��प­�ॉप के इनपु ट िडिजटल डाटा (data)
को गे टेड (2­इनपु ट NAND) इनपु ट A और B �ारा िनयं ि�त िकया जाता है और िव�थापन रिज�र (shift
register) के पहले िबट म� पू रक इनपु ट बनाने के िलए एक आं त�रक इ�ट� र (NOT) गे ट होता है । एकीकृत
प�रपथ (IC) मे डाटा को िव�थापन करने के िलए ��ेक ��प­�ॉप मे एक कॉमन �ॉक �दान की गयी
है ।
पैकेज: 14 िपन DIL/ (14 िपन �ैट)

620
िपन िव�ास:
NC 1 14 आउटपु ट ( Q )
NC 2 13 आउटपु ट (Q)
NC 3 12 इनपु ट (A)
NC 4 11 इनपु ट (B)
+VCC (िवधुत आपूित�) 5 10 GND (�ाउं ड)
NC 6 9 CLK (�)
NC 7 8 NC

37. 7492: िडवाइड­बाय­12 काउं टर

सं ि�� िववरण:
एकीकृत प�रपथ (IC) 7492 एक अतु�कािलक 4­िबट �रपल काउं टर है , िजसम� चार dc –यु ��त मा�र­
�े व ��प �ॉप आं त�रक �प से जुड़े होते ह� , और काउं टर मे दो MOD काउं टर: िडवाइड­बाय­2 और
िडवाइड­बाय­6 है , िजनको जोड़कर िडवाइड­बाय­12 काउं टर बनाते है । यह काउं टर पू री तरह से
�ो�ाम करने यो� है । यह हाई­�ीड काउं टर �ॉक A इनपु ट पर 0 से 40 MHz और �ॉक B इनपु ट
पर 0 से 20 MHz की काउं ट आवृित (frequency) �ीकार करता है ।
पैकेज: 14 िपन DIL/ (14 िपन �ैट)

िपन िव�ास:
CLKB (�) 1 14 CLKA (�)

NC 2 13 NC

NC 3 12 आउटपु ट (QA)

NC 4 11 आउटपु ट (QB)

+VCC (िवधुत आपूित�) 5 10 GND (�ाउं ड)

इनपु ट (MR1) 6 9 आउटपु ट (QC)

इनपु ट (MR2) 7 8 आउटपु ट (QD)

621
 38. 7493: 4­िबट अतु �कािलक बाइनरी काउं टर

सं ि�� िववरण:
एकीकृत प�रपथ 7493 एक 4­िबट अतु�कािलक नेगेिटव एज िट� ग�रं ग बाइनरी काउं टर है , िजसम� चार
मा�र­�े व J K ��प­�ॉप होते ह� , इसमे MOD­2 और MOD­8 अप­काउं टर �तं� (independent)
�प है । बाइनरी काउं टर बनाने के िलए MOD­2 अप­काउं टर का पॉिज़िटव आउटपु ट MOD­8 के
�ॉक इनपु ट से जोड़ना होता है ।
पैकेज: 14 िपन DIL

39. 7495: 4­िबट �िमक / समानांतर­इन, समानांतर­आउट िव�थापन रिज�र

सं ि�� िववरण:
IC 74LS95 �िमक, समानां तर तु�कािलक संचालन (synchronous operation) नेगेिटव एज िट� गर,
और मोड के साथ 4­िबट िव�थापन रिज�र (shift register) है । �िमक िव�थापन (serial shift) अलग
�ॉक इनपु ट और समानां तर लोड (parallel load) कंट� ोल इनपु ट �ारा सि�य होते है।
पैकेज: 14 िपन DIL / (14 िपन �ैट)

622
िपन िव�ास:
िस�रयल इनपु ट 1 14 +VCC (िवधुत आपूित�)

इनपु ट (A) 2 13 आउटपु ट (QA)

इनपु ट(B) 3 12 आउटपु ट (QB)

इनपु ट(C) 4 11 आउटपु ट (QC)

इनपु ट(D) 5 10 आउटपु ट (QD)

MOD 6 9 CLK1 (�) दायाँ िव�थापन

GND (�ाउं ड) 7 8 CLK2 (�) बायाँ िव�थापन

40. 74138: 1 से 8 िडम�ी�ै�स�

सं ि�� िववरण:
एकीकृत प�रपथ 74138 एक 3 से 8 लाइन का िवसंकेतक (decoder) है , जो मु� �प से िडिजटल डाटा
इनपु ट िपन के �प म� एक स�म (enabled) इनपु ट िपन की मदद से 1 से 8 लाइन डीम�ी�े ��ं ग
अनु�योगों के िलए उपयोग िकया जाता है । इसका मु� काय� अनु�योगों को डीकोड या अ�था
डीम�ी�े ��ं ग करना है । इसमे तीन सि�य स�म ( low enabled) इनपु ट िपन: G2A, G2B, और
G1A ह� । G2A और G2B सि�य इनपु ट (active low input), G1 एक सि�य उ� (active high)
िपन है , जो उ� िस�ल होने पर ही सि�य होती है । इनम� से िकसी एक िपन का उपयोग
आव�कतानुसार िडिजटल डाटा इनपु ट के �प म� िकया जा सकता है ।
पैकेज: 16 िपन DIL

623
 िपन िव�ास:

इनपुट (A) 1 16 +VCC (िवधुत

कंट� ोल आपूित�)
इनपुट्स इनपुट(B) 2 15 आउटपुट ( Y0 )
इनपुट(C) 3 14 आउटपुट ( Y1 )
इनपुट( G2A ) 4 13 आउटपुट ( Y2 )
एने � इनपुट्स इनपुट( G2B ) 5 12 आउटपुट ( Y3 ) डाटाआउटपुट्स
इनपुट(G1) 6 11 आउटपुट ( Y4 )
डाटा आउटपु ट आउटपुट ( Y7 ) 7 10 आउटपुट ( Y5 )
GND (�ाउं ड) 8 9 आउटपुट ( Y6 )

41. 74139: दो, 1 से 4 िडम�ी�ै�स�

सं ि�� िववरण:
एकीकृत प�रपथ 74139 म� दो अलग­अलग 2 x 4 िवसंकेतक (decoder) शािमल ह� । इस एकीकृत
प�रपथ मे सि�य स�म (active low enabled) इनपु ट का उपयोग डीम�ी�े ��ंग अनु�योगों म�
िडिजटल डाटा (data) लाइन के �प म� िकया जाता है । यह िवशेष �प से हाई­�ीड मेमोरी िडकोडस�
और िडिजटल डाटा ट� ां सिमशन िस�म के िलए िडज़ाइन िकया गया है ।
पैकेज: 14 िपन DIL

624
िपन िव�ास:

इनपु ट( G1 ) 1 16 +VCC

इनपु ट(A1) 2 15 इनपु ट( G2 )

इनपु ट(B1) 3 14 इनपु ट(A2)

आउटपु ट ( 1Y0 ) 4 13 इनपु ट(B2)

आउटपु ट ( 1Y1 ) 5 12 आउटपु ट ( 2Y0 )

आउटपु ट ( 1Y2 ) 6 11 आउटपु ट ( 2Y1 )

आउटपु ट ( 1Y3 ) 7 10 आउटपु ट ( 2Y2 )

GND 8 9 आउटपु ट ( 2Y3 )

Vcc: आपू ित� वो�े ज; GND: �ाउं ड

42. 74147: डे िसमल से BCD �ाथिमकता संकेतक (priority encoder)

सं ि�� िववरण:
एकीकृत प�रपथ 74147 डे िसमल से BCD उ�तम­ऑड� र �ाथिमकता संकेतक (highest priority
encoder) है , जो यह सुिनि�त करने के िलए इनपु ट की केवल (highest order) के िडिजटल डाटा लाइन
ही ए�ोडे ड होने की �ाथिमकता दे ता है ।
पैकेज: 16 िपन DIL

625
 िपन िव�ास:
इनपु ट( D4 ) 1 16 +VCC

इनपु ट( D5 ) 2 15 NC

इनपु ट( D6 ) 3 14 आउटपु ट ( D )

इनपु ट( D7 ) 4 13 इनपु ट( D3 )

इनपु ट( D8 ) 5 12 इनपु ट( D2 )

आउटपु ट ( C ) 6 11 इनपु ट( D1 )

आउटपु ट ( B ) 7 10 इनपु ट( D9 )

GND 8 9 आउटपु ट ( A )
Vcc: आपू ित� वो�े ज; GND: �ाउं ड;

D1 से D9: सि�य िन� इनपुट डे िसमल िडिजटल डाटा (data)। A, B, C, और D: सि�य िन�
बाइनरी आउटपुट जहां A, LSB है।

43. 74148: ऑ�ल­से­बाइनरी �ाथिमकता संकेतक (priority encoder)

सं ि�� िववरण:
एकीकृत प�रपथ 74148 एक ऑ�ल से बाइनरी उ�तम­ऑड� र �ाथिमकता संकेतक (highest
priority encoder) ह� । एकीकृत प�रपथ मे अं दर स�म EI इनपु ट और EO आउटपु ट है । िजंनका उपयोग
करके ऑ�ल का ए�ट� शन करते ह�।
पैकेज: 16 िपन DIL

626
िपन िव�ास:
इनपु ट( D4 ) 1 16 +VCC

इनपु ट( D5 ) 2 15 आउटपु ट ( EO )

इनपु ट( D6 ) 3 14 आउटपु ट ( GS )

इनपु ट( D7 ) 4 13 इनपु ट( D3 )

इनपु ट( EI ) 5 12 इनपु ट( D2 )

आउटपु ट ( C ) 6 11 इनपु ट( D1 )

आउटपु ट ( B ) 7 10 इनपु ट( D0 )

GND 8 9 आउटपु ट ( A )
Vcc: आपू ित� वो�े ज; GND: �ाउं ड

44. 74150: 16 X 1 म�ी�ै�स�

सं ि�� िववरण:
एकीकृत प�रपथ 74150 एक सोलह लाइन से एक लाइन वाला (16 x 1) म�ी�े�र, सि�य उ�
इनपु ट (active high input) और , सि�य िन� आउटपु ट (active low output) ह� । इनके साथ­साथ
इसम� सि�य स�म ( active low enable) इनपु ट है , जो (low) होने पर म�ी�ै�स� को
स�म करता है ।
पैकेज: 24 िपन DIL

627
 िपन िव�ास:
डाटा इनपु ट (D7) 1 24 +VCC
डाटा इनपु ट (D6) 2 23 डाटा इनपु ट (D8)
डाटा इनपु ट (D5) 3 22 डाटा इनपु ट (D9)
डाटा इनपु ट (D4) 4 21 डाटा इनपु ट (D10)
डाटा इनपु ट (D3) 5 20 डाटा इनपु ट (D11)
डाटा इनपु ट (D2) 6 19 डाटा इनपु ट (D12)
डाटा इनपु ट (D1) 7 18 डाटा इनपु ट (D13)
डाटा इनपु ट (D0) 8 17 डाटा इनपु ट (D14)
एने� इनपु ट( EI ) 9 16 डाटा इनपु ट (D15)
आउटपु ट ( Y ) 10 15 कंट� ोल इनपु ट (A)
कंट� ोल इनपु ट (D) 11 14 कंट� ोल इनपु ट (B)
GND 12 13 कंट� ोल इनपु ट (C)
Vcc: आपू ित� वो�े ज; GND: �ाउं ड

45. 74151: 8 X 1 म�ी�ै�स�

सं ि�� िववरण:
TTL74151 एक हाई­�ीड 8­इनपु ट िडिजटल म�ी�ै �स� है , जो आठ इनपु ट डाटा िबट मे से एक िबट
िडिजटल डाटा का चयन करने की �मता �दान करता है । इस IC मे सि�य उ� आउटपु ट (active high
output) और , सि�य आउटपु ट (active low output) की सुिवधा ह� । इसके साथ­साथ सि�य
स�म (active low enable) इनपु ट है , जो केवल (low) होने पर ही म�ी�ै�स� को स�म
करता है ।
पैकेज: 16 िपन DIL

628
िपन िव�ास:
इनपु ट(D3) 1 16 +VCC

इनपु ट(D2) 2 15 इनपु ट(D4)

इनपु ट(D1) 3 14 इनपु ट(D5)

इनपु ट(D0) 4 13 इनपु ट(D6)

आउटपु ट (Y) 5 12 इनपु ट(D7)

आउटपु ट ( Y ) 6 11 इनपु ट(A)

इनपु ट( EI ) 7 10 इनपु ट(B)

GND 8 9 इनपु ट(C)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

46. 74153: दो, 4 X 1 म�ी�े�स�

सं ि�� िववरण:
एकीकृत प�रपथ 74153 ब�त उ� गित (very high speed) वाला दो अलग­अलग सि�य उ�
इनपु ट, और सि�य उ� आउटपु ट वाला 4 x 1 म�ी�ै �स� ह� । दोनों के िलए एक ही चयन
इनपु ट लाइं स (A, और B: सि�य उ� बाइनरी िडिजटल डाटा चयन इनपु ट जहां A , LSB), और
अलग–अलग सि�य स�म (active low enable) इनपु ट ह�।
पैकेज: 16 िपन DIL

629
 िपन कने�न:
एने� इनपु ट( E1 ) 1 16 +VCC

कंट� ोल इनपु ट(B) 2 15 इनपु ट( E2 )

डाटा (data)इनपु ट(1D3) 3 14 कंट� ोल इनपु ट(A)

डाटा (data)इनपु ट(1D2) 4 13 डाटा (data)इनपु ट(2D3)

डाटा (data)इनपु ट(1D1) 5 12 डाटा (data)इनपु ट(2D2)

डाटा (data)इनपु ट(1D0) 6 11 डाटा (data)इनपु ट(2D1)

आउटपु ट (Y1) 7 10 डाटा (data)इनपु ट(2D0)

GND 8 9 आउटपु ट (Y2)

Vcc: आपू ित� वो�े ज; GND: �ाउं ड

47. 74154: 1 x 16 िडम�ी�ै�स� / िवसंकेतक

सं ि�� िववरण:
IC 74LS154 एकीकृत प�रपथ म�, 4­लाइन­से­16­लाइन िवसंकेतक और (1 x 16 DMUX) के �प मे
�योग िकया जा सकता ह� । िवसंकेतक के �प मे Enable और Data िपन को लॉिजक­0 करना होता है।,
और िडम�ी�ै�स� के िलए Enable िपन को लॉिजक­0, और Data को DEMUX के डाटा इनपु ट की
तरह उपयोग करते है ।
पैकेज: 24 िपन DIL

630
िपन िव�ास:
आउटपुट ( Y 0 ) 1 24 +VCC (आपूित� वो�े ज)
आउटपुट ( Y1 ) 2 23 कंट� ोल इनपुट (A)
आउटपुट ( Y 2 ) 3 22 कंट� ोल इनपुट (B)
आउटपुट ( Y 3 ) 4 21 कंट� ोल इनपुट (C)
आउटपुट ( Y 4 ) 5 20 कंट� ोल इनपुट (D)
आउटपुट ( Y 5 ) 6 19 एने � इनपुट( EN2 )
आउटपुट ( Y6 ) 7 18 एने � इनपुट( EN1)
आउटपुट ( Y 7 ) 8 17 आउटपुट ( Y15 )
आउटपुट ( Y8 ) 9 16 आउटपुट ( Y14 )
आउटपुट ( Y 9 ) 10 15 आउटपुट ( Y13 )
आउटपुट ( Y10 ) 11 14 आउटपुट ( Y12 )
GND (�ाउं ड) 12 13 आउटपुट ( Y11 )

48. 74157: चार (quad), 2 X 1 म�ी�े�स�

सं ि�� िववरण:
एकीकृत प�रपथ 74HC157 मे, चार 2 X 1 म�ी�ै �स� है । ��ेक MUX म� दो सि�य उ� इनपु ट
(active high input) डाटा िपन, एक सि�य उ� कंट� ोल इनपु ट और आउटपु ट होते ह� । स�म
इनपु ट (low enable input) सि�य होने पर ही यह चयन इनपु ट �ारा िडिजटल डाटा का चयन करते
है ।
पैकेज: 24 िपन DIL

631
 िपनिव�ास:
कंट� ोल इनपु ट(S0) 1 16 +VCC (आपूित� वो�े ज)

डाटा इनपु ट(1A) 2 15 एने� इनपु ट( EN )

डाटा इनपु ट(1B) 3 14 डाटा )इनपु ट(4A)

आउटपु ट (1Y) 4 13 डाटा इनपु ट(4B)

डाटा इनपु ट(2A) 5 12 आउटपु ट (4Y)

डाटा इनपु ट(2B) 6 11 डाटा इनपु ट(3A)

आउटपु ट (2Y) 7 10 डाटा इनपु ट(3B)

GND (�ाउं ड) 8 9 आउटपु ट (3Y)

49. IC 74160 / 74161 / 74162 / 74163: 4­िबट दशक / बाइनरी काउं टर

सं ि�� िववरण:
एकीकृत प�रपथ 74160 / 74161 / 74162 / 74163, 4­िबट दशक / बाइनरी काउं टर एकीकृत प�रपथ
74 XXYY एकीकृत प�रपथ �ृंखला का एक िह�ा है । इसमे काम करने वाली वो�े ज की एक िव�ृ त
�ृंखला होती है , के साथ CMOS, NMOS और TTL के साथ सीधे इं टरफेस है । एकीकृत प�रपथ (IC) का
आउटपु ट हमेशा TTL मे आता है िजससे अ� TTL िडवाइस और माइ�ोकंट� ोंलर के साथ काम करना
आसान हो जाता है । यह आकार मे छोटा है , परं तु गित ब�त तेज है जो इसे हर तरह के उपकरण मे
िव�सनीय बनाती है ।
पैकेज: 16 िपन DIL

632
िपनिव�ास:
इनपु ट(CLR) 1 16 +VCC (आपूित� वो�े ज)

इनपु ट(CP) 2 15 आउटपु ट (RC)

डाटा इनपु ट(A) 3 14 आउटपु ट (QA)

डाटा इनपु ट(B) 4 13 आउटपु ट (QB)

डाटा इनपु ट(C) 5 12 आउटपु ट (QC)

डाटा इनपु ट(D) 6 11 आउटपु ट (QD)

एने� इनपु ट (ENP) 7 10 एने� इनपु ट (ENT)

GND (�ाउं ड) 8 9 इनपु ट (Load)

50. 74164: 8­िबट �िमक­इन, समानांतर­आउट िव�थापन रिज�र

सं ि�� िववरण:
एकीकृत प�रपथ 74LS164 िडिजटल डाटा के �िमक इनपुट और िडिजटल डाटा के समानां तर आउटपु ट
(SIPO) के साथ एक हाई­�ीड पॉिज़िटव एज िट� गर िव�थापन रिज�र (shift register) है। �िमक इनपु ट
पर िडिजटल डाटा दो इनपु ट AND गे ट के मा�म से फीड िकया जाता है ।
पैकेज: 24 िपन DIL

633
 िपन िव�ास:
िस�रयल इनपु ट (A) 1 14 +VCC

िस�रयल इनपु ट (B) 2 13 आउटपु ट (QH)

आउटपु ट (QA) 3 12 आउटपु ट (QG)

आउटपु ट (QB) 4 11 आउटपु ट (QF)

आउटपु ट (QC) 5 10 आउटपु ट (QE)

आउटपु ट (QD) 6 9 CLR

GND 7 8 CLK (�)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

A और B (�िमक इनपुट): ये �िमक िडिजटल डाटा इनपुट िपन ह� । CLK(↑): यह इनपुट सि�य पॉिज़िटव एज िट� गर
िपन है । 𝐂𝐋𝐑
������: इस सि�य इनपुट िपन का उपयोग मा�र रीसेट के काय� को करने के िलए िकया जाता है । QA से
QH: ये 8­िबट् स समानां तर डाटा (parallel data) आउटपुट िपन ह� , जो समानांतर �प से िडिजटल डाटा �दान करने
के िलए उपयोग िकए जाते ह� , VCC: पॉिज़िटव िवधुत आपूित� है , और GND: िवधुत आपूित� का �ाउं ड टिम�नल।

51. 74165: 8­िबट �िमक / समानांतर­इन, समानांतर­आउट िव�थापन रिज�र

सं ि�� िववरण:
IC 74LS165, पू रक आउटपु ट के साथ 8­िबट समानां तर लोड (parallel load) या �िमक­इन रिज�र
है । ( S / L ) इनपु ट (low) होने पर समानां तर डाटा (parallel data) अतु�कािलक �प से लोड
िकया जाता है । S / L इनपु ट उ� होने पर , �ॉक के पॉिज़िटव एज िट� गर होने पर डाटा �िमक िश��ं ग
होता है । 2­इनपु ट OR �ॉक का उपयोग दो �तं� �ॉक �ोतों को संयोिजत करने के िलए िकया जाता
है ।
पैकेज: 16 िपन DIL

634
िपन िव�ास:

इनपुट ( S / L ) 1 16 +VCC

CLK (�) 2 15 CLK INHIBIT (�)

समानां तर इनपु ट (E) 3 14 समानां तर इनपु ट (D)

समानां तर इनपु ट (F) 4 13 समानां तर इनपु ट (C)

समानां तर इनपु ट (G) 5 12 समानां तर इनपु ट (B)

समानां तर इनपु ट (H) 6 11 समानां तर इनपु ट (A)

आउटपु ट ( Q H ) 7 10 �िमक इनपु ट

GND 8 9 आउटपु ट (QH)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

8­िबट �िमक­इन रिज�र मे डाटा िव�थापन के िलए, S / L इनपु ट उ� (high) होना चािहए।

दो �ॉक इनपु ट को दो इनपु ट OR गे ट से जोड़ा गया है , एक को �ॉक िस�ल दे कर और

दू सरे को �ॉक अवरोध (inhibit) के �प म� इ�े माल िकया जाता है। हालां िक, डबल �ॉिकंग
से बचने के िलए, �ॉक के उ� होने पर अवरोध िस�ल (inhibit signal) केवल उ� जाना

चािहए। अ�था, बढ़ते अवरोध िस�ल बढ़ते �ॉक के िकनारे के समान �िति�या का कारण
बन�गे। ��प­�ॉप �िमक संचालन के िलए पॉिज़िटव एज िट� गर ह� । �िमक इनपु ट िडिजटल

डाटा िकसी भी समय बदल सकता है , बशत� िक अनुशंिसत (recommended) सेटअप और

हो� समय �ॉक के पॉिज़िटव एज के संबंध रखते हो।
CLK(↑) और CLKINH(↑): पॉिज़िटव एज िट� गर �ॉक इनपुट, SI: �िमक िडिजटल डाटा इनपु ट,

S / L : अतु�कािलक लोड (सि�य िन� इनपु ट लोड) और सि�य उ� िव�थापन (active

high shift) इनपु ट, A से H: समानां तर िडिजटल डाटा (parallel data) इनपु ट, QH: �िमक

सि�य उ� आउटपु ट, 𝐐𝐇
�����: �िमक सि�य आउटपु ट।

635
 52. IC74168 / 74169 : 4­िबट ि�सेटटे बल तु �कािलक मोडु लो काउं टर

सं ि�� िववरण:
IC 74168 / 74169 एक 4­िबट ि�सेटटे बल (presettable) तु�कािलक काउं टर की IC है। IC 74168
मोड ­10 अप / डाउन, और IC 74169 तु�कािलक मोड ­16 अप / डाउन बाइनरी काउं टर ह� । इसमे
कोई रीसेट िपन नहीं होती ह� , तो इसे रीसेट करने के िलए तु�कािलक ि�सेट (synchronous preset)
�ारा पै रेलल इनपु ट डे टा मे 0000 डे टा दे कर अगली �ॉक मे रीसेट करते ह� । IC 74168 / 74169 मे दो
स�म िपन CET और CET ह� , जो सि�य (active low) पर ही स�म होती ह� ।
इसमे U/ D इनपु ट िपन का उपयोग काउं िटं ग की िदशा (अप / डाउन) के िलए िकया जाता ह� । यिद
U/ D इनपु ट लॉिजक ­1 हो, तो काउं टर अप काउं िटं ग और लॉिजक­0 पर डाउन काउं िटं ग करे गा। इन
एकीकृत प�रपथ (IC) मे सि�य िन� �रपल कैरी (RC) इनपु ट िपन, जो सामा� �प से हमेशा उ� रहती ह�
को काउं टर मे िबट नंबर बढाने के िलए दू सरी 4 ­ िबट एकीकृत प�रपथ (IC) को स�म करने के िलए काम
आती ह�। यह काउं टर मे अिधकतम और �ूनतम िगनती प�चने पर सि�य (active low) होकर
दू सरे 4­िबट एकीकृत प�रपथ (IC) को स�म कर काउं ट करना शु� कर दे ती ह�।
पैकेज: 16 िपन DIL

तािलका 9.9 (a) : IC74168 / 74169 का काया��क िववरण (functional description)

PL CEP CET U CP सं चालन िवधा

D
(operating mode)
0 x x x लोड �ीसेट इनपु ट ��प­�ॉप
� डे टा ।
1 1 x x x काउं ट को रोक दे गा।
1 x 1 x x काउं ट को रोक दे गा, और RC को
अवरोध करे गा।
1 0 0 1
� अप काउं ट करे गा।

636
 िपन िव�ास:
अप डाउन कंट� ोल इनपु ट( U / D ) 1 16 +VCC (आपूित� वो�े ज)
CLK (�) 2 15 टिम�नल काउं ट/�रपल कैरी आउटपु ट ( RC )
समानां तर डाटा इनपु ट(A) 3 14 ��प­�ॉप आउटपु ट (QA)
समानां तर डाटा इनपु ट इनपु ट(B) 4 13 ��प­�ॉप आउटपु ट (QB)
समानां तर डाटा इनपु ट इनपु ट(C) 5 12 ��प­�ॉप आउटपु ट (QC)
समानां तर डाटा इनपु ट इनपु ट(D) 6 11 ��प­�ॉप आउटपु ट (QD)
काउं ट एने� समानां तर इनपु ट ( CEP ) 7 10 काउं ट एने� ि�क�े इनपु ट ( CET )
GND (�ाउं ड) 8 9 समानां तर (parallel) एने� इनपु ट ( PL )

तािलका 9.9 (b) : IC74168 / 74169 : स� तािलका (Truth table)

IC 74168 ( CP = � )
U काउं टर आउटपुट
PL CEP CET CP
D QD QC QB QA
अप काउं टर
1 0 0 1 � 0 0 0 0
0 0 0 0 � 0 0 0 1
अप काउं ट करना शु � कर दे गा और डे िसमल 9 तक काउं ट करे गा।
1 0 0 1 � 1 0 0 1
डाउन काउं टर
1 0 0 0 � 1 0 0 1
डाउन काउं ट करना शु � कर दे गा
1 0 0 0 � 1 0 0 1
1 0 0 0 � 0 1 1 1
... ... ... ... ... ... ... ... ...
1 0 0 0 � 0 0 0 0
74169 (CP= � )
U काउं टर आउटपु ट
PL CEP CET CP
D QD QC QB QA
अप काउं टर
1 0 0 1 � 0 0 0 0
1 0 0 1 � 0 0 0 1
अप काउं ट करना शु � कर दे गा और डे िसमल 15 तक कौत
करे गा
1 0 0 1 � 1 1 1 1
डाउन काउं टर
1 0 0 0 � 1 1 1 1
डाउन काउं ट करना शु � कर दे गा और डे िसमल 0 तक काउं ट करे गा
1 0 1 0 � 0 0 0 0

637
 53. 74180: 9­िबट समता जिन� / परी�क

सं ि�� िववरण:
एकीकृत प�रपथ 74180 एक सवा� ि�क (universal), मोनोलीिथक, 9­िबट (8­िबट िडिजटल डाटा के िलए
और 1­ िबट् समता िबट) समता जिन� (parity generator) / परी�क (parity checker) है। इसम� सम /
िवषम आउटपु ट और िनयं �ण इनपु ट शािमल ह� , जो सम (even) या िवषम (odd) समता अनु�योगों म�
संचालन की सुिवधा �दान करते है। इस एकीकृत प�रपथ म� A से H तक आठ समता (parity) इनपु ट और
दो कै�ेिडं ग सम और िवषम इनपु ट शािमल ह� । दो आउटपु ट सम और िवषम आउटपु ट ह� । समता जिन�
(parity generator) या परी�क (checker) प�रपथ को लागू करने म�, अ�यु � समता (unused parity)
िबट् स को लॉिजक­0 से जोड़ा जाना चािहए, और कै�ेिडं ग इनपु ट एक समान नहीं होने चािहए।
पैकेज: 14 िपन DIL

िपन िव�ास:

डाटा इनपु ट (G) 1 14 +VCC (आपूित� वो�े ज)

डाटा इनपु ट (H) 2 13 डाटा इनपु ट (F)

सम इनपु ट 3 12 डाटा इनपु ट (E)

िवषम इनपु ट 4 11 डाटा इनपु ट (D)

Σ सम आउटपु ट 5 10 डाटा इनपु ट (C)

Σ िवषम आउटपु ट 6 9 डाटा इनपु ट (B)

GND (�ाउं ड) 7 8 डाटा इनपु ट (A)

A से H: डाटा इनपुट, सम इनपुट और िवषम इनपुट: दो एकीकृत प�रपथ (IC) को कै�ेड करने के िलए
आव�क होने पर कै�ेिडं ग इनपुट का उपयोग िकया जाता है।

638
 54. IC­74190 / 74191: 4­िबट ि�सेटेबल तु �कािलक मोडु लो काउं टर

सं ि�� िववरण:
IC 74190 / 74191, एक 4 ­ िबट ि�सेटेबल (presettable) तु�कािलक काउं टर है । IC 74190 मोड ­
10 अप / डाउन, और IC 74191 तु�कािलक मोड ­16 अप / डाउन बाइनरी काउं टर ह�। ि�सेटेबल
इसके ि�सेट िपन को पै रेलल लोड (PL) को सि�य (active low) से पू व� िनधा� �रत सं�ा लोड की जा
सकती ह�।
इनपु ट D/ U िपन IC 74190 / 74191 मे काउं ट अप और डाउन करने के िलए �योग मे होती ह� । इसमे
सि�य उ� (TC) टिम�नल काउं ट (कैरी) आउटपु ट ह� , जो काउं टर के अिधक और कम काउं ट होने पर
आउटपु ट िस�ल प�रवित�त हो जाता ह�। यह सामा�त: लॉिजक­0 होता ह� और अिधक और कम काउं ट की
��थित मे लॉिजक­1 हो जाता ह� ।

पैकेज: 14 िपन DIL

िपन िव�ास:

समानां तर (parallel) डाटा इनपु ट(B) 1 16 +VCC

��प­�ॉप आउटपु ट (QB) 2 15 समानां तर (parallel) डाटा इनपु ट(A)
��प­�ॉप आउटपु ट (QA) 3 14 इनपु ट �ॉक CLK (�)
एने� आउटपु ट (फेन­इन=3) ( CE ) 4 13 �रफल �ॉक आउटपु ट ( RC )
कंट� ोल इनपु ट( D/ U ) 5 12 टिम�नल काउं ट TC : MAX / MIN
��प­�ॉप आउटपु ट (QC) 6 11 डाटा लोड इनपु ट ( PL )
��प­�ॉप आउटपु ट (QD) 7 10 समानां तर (parallel) डाटा इनपु ट(C)
GND 8 9 समानां तर (parallel) डाटा इनपु ट(D)
Vcc: आपूित� वो�े ज; GND: �ाउं ड

639
 55. IC­74192 / 74193: तु �कािलक, 4­िबट ि�सेटटे बल तु �कािलक काउं टर

सं ि�� िववरण:
IC 74192 / 74193 एक 4 ­ िबट ि�सेटटे बल (presettable) तु�कािलक पॉिज़िटव एज िट� गर काउं टर
ह� । IC 74192 मोड ­10 अप / डाउन बाइनरी काउं टर, और IC 74193 मोड ­16 अप / डाउन ह� ।
ि�सेट िपन �ारा पै रेलल लोड (PL) को सि�य (active low) इनपु ट दे कर एक िनधा� �रत िगनती लोड
की जाती ह� । IC 74192 / 74193 मे काउं ट अप और काउं ट डाउन करने के िलए अलग­अलग �ॉक
इनपु ट िपन ह� । दोनों मे अलग­अलग टिम�नल काउं ट अप और टिम�नल काउं ट डाउन ह� , जो 4 ­ िबट से
अिघक अप / डाउन काउं टर को िडजाइन करने के िलए उपयोगी होते ह� । मा�र रीसेट िपन पू रे एकीकृत
प�रपथ को रीसेट करने के िलए �दान िकया जाता ह� ।
पै रेलल इनपु ट िपन A से D पर बां िछत बाइनरी नंबर ि�सेट लोड इनपु ट को सि�य (active low)
करके �ीसेट िकया जाता ह� । यिद इनकी आव�कता न हो तो इ�े खाली छोड़ िदया जाता ह� । एकीकृत
प�रपथ (IC) मे रीसेट इनपु ट सि�य उ� होता ह� , इसिलए यह सामा� संचालन (िगनती) के िलए सि�य
(active low) होना चािहए।

पैकेज: 14 िपन DIL

िपन िव�ास:

समानां तर (parallel) डाटा इनपु ट(B) 1 16 +VCC (आपूित� वो�े ज)

��प­�ॉप आउटपु ट (QB) 2 15 समानां तर (parallel) डाटा इनपु ट (A)
��प­�ॉप आउटपु ट (QA) 3 14 अतु�कािलक ��यर ( CLR )
काउं ट डाउन �ॉक प� इनपु ट (CPD) 4 13 टिम�नल काउं ट डाउन आउटपु ट ( TCD )
काउं ट अप �ॉक प� इनपु ट (CPU) 5 12 टिम�नल काउं ट अप आउटपु ट ( TCU )
��प­�ॉप आउटपु ट (QC) 6 11 अतु�कािलक समानां तर लोड ( PL )
��प­�ॉप आउटपु ट (QD) 7 10 समानां तर (parallel) डाटा इनपु ट(C)
GND (�ाउं ड) 8 9 समानां तर (parallel) डाटा इनपु ट(D)
640
 56. 74194: 4­िबट ि�­िदशा�क सवा�ि�क िव�थापन रिज�र

सं ि�� िववरण:
एकीकृत प�रपथ 74LS194, ि�िदशा िव�थापन रिज�र (bidirectional shift register) है , िजसम� इनपु ट
डाटा को समानां तर इनपु ट, समानां तर आउटपु ट (PIPO), दायाँ ­िव�थापन (shift right) और बायाँ ­
िव�थापन (shift left) िव�थापन (shift) करने की सुिवधा होती है । इसमे रीसेट (CLR) सि�य उ� इनपु ट
है ।
जब दोनों कंट� ोल इनपु ट S1 और S0 उ� (high) होते है , तब जो डाटा ��प �ॉप मे होता है एक �ॉक
प� के बाद आउटपु ट मे आ जाता है। इसे PIPO िव�थापन (shift) कहते है । जब कंट� ोल इनपु ट S1
(low) और S0 उ� (high) हो, तो डाटा �ॉक के �े �ेक पॉिज़िटव एज िट� गर के साथ दायाँ िव�थापन
(shift right) होता रहता है । कंट� ोल इनपु ट S1 उ� (high) और S0 (low) हो, तो िडिजटल डाटा
तु�कािलक �प से बाईं ओर िव�थापन (shift left) होता है । जब दोनों कंट� ोल इनपु ट S1 और S0 िन�
(low) होते है , तो डाटा मे कोई प�रवत�न नहीं होता इसे बफर रिज�र कहते है।

पैकेज: 14 िपन DIL

िपन िव�ास:
इनपु ट ( CLR ) 1 16 +VCC (आपूित� वो�े ज)
SRSI (shift right serial input) 2 15 ��प­�ॉप आउटपु ट (QA)
समानां तर डाटा (parallel) इनपु ट (A) 3 14 ��प­�ॉप आउटपु ट (QB)
समानां तर (parallel) डाटा इनपु ट (B) 4 13 ��प­�ॉप आउटपु ट (QC)
समानां तर डाटा (parallel) इनपु ट (C) 5 12 ��प­�ॉप आउटपु ट (QD)
समानां तर (parallel) डाटा इनपु ट (D) 6 11 �ॉक इनपु ट: CLK (�)
SLSI (shift left serial input) 7 10 कंट� ोल (S1)
GND (�ाउं ड) 8 9 कंट� ोल (S0)

641
 57. 74195: सवा�ि�क 4­िबट �िमक/ समानांतर­इन, समानांतर­आउट िव�थापन
रिज�र

सं ि�� िववरण:
IC 74195, 16­लीड �ा��क DIP �कार पै केज म� 4­िबट समानां तर ए�े स िव�थापन रिज�र (shift
register) है। इसम� समानां तर इनपु ट, समानां तर आउटपु ट (PIPO), िस�रयल इनपु ट J, K �िमक इनपु ट,
िव�थापन/लोड कंट� ोल (shift) / load) इनपु ट और एक सि�य उ� रीसेट इनपु ट (ओवर राइिडं ग ��यर)
है । इनपु ट ड� ाइव आव�कताओं को कम करने के िलए सभी इनपु ट बफ़र िकए गए ह� ।
िव�थापन /लोड कंट� ोल इनपु ट S / L डाटा को लोिडं ग ओर िव�थापन मे �योग िकया जाता है। िस�रयल
डाटा ��प �ॉप इनपु ट J K �ारा िकया जाता है।
पैकेज: 14 िपन DIL

िपन िव�ास:

इनपु ट( CLR ) 1 16 +VCC (आपूित� वो�े ज)

िस�रयल डाटा इनपु ट (J)
िस�रयल डाटा इनपु ट ( K )
समानां तर डाटा इनपु ट (A)
समानां तर डाटा इनपु ट (B)
समानां तर डाटा इनपु ट (C)
समानां तर डाटा इनपु ट (D)
GND (�ाउं ड)
2 15 ��प­�ॉप आउटपु ट (QA)
3 14 ��प­�ॉप आउटपु ट (QB)
4 13 ��प­�ॉप आउटपु ट (QC)
5 12 ��प­�ॉप आउटपु ट (QD)
6 11 ��प­�ॉप आउटपु ट ( Q D )
7 10 �ॉक इनपु ट: CLK (�)
8 9 िव�थापन /लोड कंट� ोल इनपु ट ( S / L )

642
58. 74198: 8­िबट ि�­िदशा�क सवा�ि�क िव�थापन रिज�र

सं ि�� िववरण:
यह 8­िबट ि�­िदशा�क यू िनवस�ल िव�थापन रिज�र (bidirectional universal shift register)
एकीकृत प�रपथ ह� । इसम� �िमक­से ­�िमक, �िमक­से­समानां तर, समानां तर­से �िमक और
समानां तर­से ­समानां तर डाटा �थानां तरण ( data transfer) होता है । एक तु�कािलक मा�र रीसेट
इनपु ट अ� सभी इनपु ट को ओवर राइड करते �ए और रिज�र को ��यर (reset) करता है। नीचे
तािलका मे मोड़ कंट� ोल समझाया को गया है ।

रीसे ट इनपुट �ॉक इनपुट कंट� ोल इनपुट

�िति�या (response)
CLR CLK S1 S0

0 � x x अतु�का�रक रीसेट (00000000)

1 � 0 0 डाटा को हो� रखता है

1 � 0 1 डाटा बाएँ िव�थापन (shift left)

1 � 1 0 डाटा दाएँ िव�थापन (shift right)

1 � 1 1 समानां तर लोड

पैकेज: 24 िपन DIL

643
 िपन िव�ास:
कंट� ोल इनपु ट (S0) 1 24 +VCC (आपूित� वो�े ज)
SRSI 2 23 कंट� ोल इनपु ट (S1)
कंट� ोल इनपु ट (A) 3 22 SLSI
आउटपु ट (QA) 4 21 कंट� ोल इनपु ट (H)
कंट� ोल इनपु ट (B) 5 20 आउटपु ट (QH)
आउटपु ट (QB) 6 19 कंट� ोल इनपु ट (G)
कंट� ोल इनपु ट (C) 7 18 आउटपु ट (QG)
आउटपु ट (QC) 8 17 कंट� ोल इनपु ट (F)
कंट� ोल इनपु ट (D) 9 16 आउटपु ट (QF)
आउटपु ट (QD) 10 15 कंट� ोल इनपु ट (E)
�ॉक इनपु ट: CLK (�) 11 14 आउटपु ट (QE)
GND (�ाउं ड) 12 13 इनपु ट( CLR )
SRSI: दायाँ िव�थापन �िमक इनपु ट(shift right serial input), SLSI: बायाँ िव�थापन �िमक
इनपु ट (shift left serial input, A से H: िडिजटल डाटा इनपु ट, QA से QH: िडिजटल डाटा
आउटपु ट।

59. 74199: 8­िबट �िमक / समानांतर­इन,समानांतर­आउट िव�थापन रिज�र

सं ि�� िववरण:
यह 8­िबट िव�थापन रिज�र अिधकां श अ� TTL लॉिजक प�रवारों के साथ संगत ह�। यह एक 8­िबट
िव�थापन रिज�र है जो िन� मोड म� संचािलत होने म� स�म है । �ॉक के दो इनपु ट मे से एक को �ॉक
िस�ल दे कर और दू सरे को �ॉक अवरोध (inhibit) के �प म� इ�े माल िकया जाता है। हालां िक, डबल
�ॉिकंग से बचने के िलए, �ॉक के उ� होने पर अवरोध िस�ल (inhibit signal) केवल उ� जाना
चािहए। अ�था, बढ़ते अवरोध िस�ल बढ़ते �ॉक के िकनारे के समान �िति�या का कारण बन�गे।

इनपुट

आउटपुट
इनपुट कंट� ोल CLK �िमक समानांतर
INHIBIT �ॉक
( CLR ) ( S/ L ) J K (A………H) QA QB QC …QH0

0 X X X X X X 0 0 0 0

1 X 0 0 X X X QA0 QB0 QCO QH0

1 0 0 � X X a…h a b c h

1 1 0 � 0 1 X QA0 QB0 . QCO QG0

644
�मशः

इनपुट

आउटपुट
इनपुट कंट� ोल CLK �िमक समानांतर
INHIBIT �ॉक
( CLR ) ( S/ L ) J K (A………H) QA QB QC …QH0

1 1 0 � 0 0 X 0 QAn QBn QGn

1 1 0 � 1 1 X 1 QAn QBn QGn

1 1 0 � 1 0 X QA n QAn QBn QGn

1 0 1 � X X X QA0 QB0 QCO QH0

पैकेज: 24 िपन DIL

िपन िव�ास:
इनपु ट ( K ) 1 24 +VCC

इनपु ट (J) 2 23 कंट� ोल इनपु ट ( S/ L )

कंट� ोल इनपु ट (A) 3 22 कंट� ोल इनपु ट (H)

आउटपु ट (QA) 4 21 आउटपु ट (QH)

कंट� ोल इनपु ट (B) 5 20 कंट� ोल इनपु ट (G)

आउटपु ट (QB) 6 19 आउटपु ट (QG)

�मशः
645
 कंट� ोल इनपु ट (C) 7 18 कंट� ोल इनपु ट (F)

आउटपु ट (QC) 8 17 आउटपु ट (QF)

कंट� ोल इनपु ट (D) 9 16 कंट� ोल इनपु ट (E))

आउटपु ट (QD) 10 15 आउटपु ट (QE)

CLK INHIBIT (�) 11 14 इनपु ट ( CLR )

GND 12 13 �ॉक इनपु ट: CLK (�)

Vcc: आपूित� वो�े ज; GND: �ाउं ड

60. 74279: चार, SR लैच

सं ि�� िववरण:
IC 74LS279 म� सि�य (active low) इनपु ट के साथ चार �तं� (four independent) सेट­
रीसेट लैच शािमल ह� । चार म� से दो लैच म� एक अित�र� S इनपु ट ANDed �ाथिमक S इनपु ट के साथ
है । िकसी भी S इनपु ट पर (low), जबिक R इनपु ट उ� (high) है , को लैच म� सं�हीत (store)
िकया जाएगा और संबंिधत Q आउटपु ट पर उ� (high) के �प म� िदखाई दे गा । R इनपु ट पर
(low) , जबिक S इनपु ट उ� (high) है , Q आउटपु ट को (low) कर दे गा। R और S इनपु ट के एक
साथ से उ� ( low to high) सं�मण के कारण Q आउटपु ट अिनि�त हो जाता है । दोनों इनपु ट
वो�े ज �र पर िट� गर (voltage level trigger) ह� और इससे �भािवत नहीं होते है ।
पैकेज: 14 िपन DIL

646
िपन िव�ास:
इनपु ट( 1R ) 1 16 +VCC

इनपु ट( 1S1 ) 2 15 इनपु ट( 4S1 )

इनपु ट( 1S2 ) 3 14 इनपु ट( 4R )

आउटपु ट (1Q) 4 13 आउटपु ट (4Q)

इनपु ट( 2R ) 5 12 इनपु ट( 3S2 )

इनपु ट( 2S ) 6 11 इनपु ट( 3S1 )

आउटपु ट (2Q) 7 10 इनपु ट( 3R )

GND 8 9 आउटपु ट (3Q)

Vcc : आपूित� वो�े ज; GND : �ाउं ड

61. 74280: 9­िबट समता जिन� / परी�क

सं ि�� िववरण:
IC 74S280 एक MSI प�रपथ है , जो 9­िबट समता जिन� (parity generator) / परी�क (parity
checker) के �प म� काय� करती है । यिद इनपु ट ‘Aʼ से ‘Iʼ तक की सं�ा उ� है , तो सम (even)
आउटपु ट उ� हो जाता है और िवषम (odd) आउटपु ट (low) हो जाता है । सम­समता जिन�
(even parity generator) के �प म� उपयोग करने के िलए, समता िबट उ�� करने के िलए Σ िवषम
आउटपु ट का उपयोग कर� । ये उपकरण (device) अिधकांश अ� TTL प�रपथ के साथ पू री तरह से संगत
ह� ।
पैकेज: 14 िपन DIL

647
 िपन िव�ास:

इनपु ट (G) 1 14 +VCC

इनपु ट (H) 2 13 इनपु ट (F)

NC 3 12 इनपु ट (E)

इनपु ट (I) 4 11 इनपु ट (D)

Σसम आउटपु ट 5 10 इनपु ट (C)

Σ िवषम आउटपु ट 6 9 इनपु ट (B)

GND 7 8 इनपु ट (A)

Vcc : आपू ित� वो�े ज; GND : �ाउं ड; NC : कोई कनै�न नही ं

648
 प�रिश�­E
�ंथ सूची
Bibliography

A : िकताब� (Books)

1. R. J. Tocci, Digital System: Principles and Applications, Prentice­Hall Publication, 1977.

2. Michaels, Adrian, Digital IC Equivalents and Pin Connections, Bernard Babani
Publishing, London, 1977.
3. Fredrick W. Hughes, Digital Electronics (Theory and Experiment), Prentice­Hall, 1986.
4. Owen Neville Bishop, Digital Electronics Projects for Beginners, PC Publishing, 1990.
5. James Bignell and Robert Donovan, Digital Electronics (Fourth Edition), Delmar
Thosmson Learning, 2001.
6. R. P. Jain, M. M. S. Anand, Digital Eletronics Practice Using Integrated Circuits, Tata
McGraw­Hill, 2001.
7. रा�ल मिण उपा�ाय, िडिजटल इलै��ॉिन� �योगा�क काय� सिहत, जय �काश नाथ प��केश�,
मे रठ (यू 0पी0) ­2001
8. Virebdra Kumar, Digital Electronics Theory and Experiments, New Age International
Publishers, 2002.
9. M.V. Subramanyam, Switching Theory and Logic Design, Laxmi Publication, 2005.
10. Balch, Complete Digital Design, McGraw­Hill Education (India), Pvt. Ltd, 2005.
11. Roert Dueck, Ken Reid, Digital Electronics, Cengage Learning, 2011.
12. M. Morris Mano, Michael D. Ciletti, Digital Design: With an Introduction to the
Verilog HDL, Pearson Publication, 2012.
13. A. Anand Kumar, Fundamentals of Digital Circuits, PHI Publication, 2014.
14. ममता अ�वाल , िडिजटल इले��ािनकी, दीपक �काशन, िद�ी, 2016.
15. V.S.Bist, A.S.Bahuguna, and Sunil Semwal, Experiments in Digital Electronics, Neel
Kamal Prakashan, Shahdara, Delhi­32, 2021.
16. रा�ल वाधवा, िडिजटल इलै��ािन�, एिशयन प��शस� , मुज़�रनगर, 2021.
17. के.के. नेलीवाल, िडिजटल इले��ॉिन�, यू िनविस�टी बू क हाउस �ाइवेट िलिमटे ड, जयपु र, राज�थान,
2022.

B : िडिजटल डाटा मैनुअल (Digital Data Manuals)

1. MOTOROLA: Integrated Circuit data book, 1968

2. BEL Semiconductors Data Manuals, Bharat Electronics Ltd., Bangalore, 1975.
3. TEXAS: The TTL data book for Design Engineers, 1976.
4. NATIONAL: TTL Data Book, 1976.

649
 5. Condensed Data Book on Linear and Digital Integrated Circuits, General Radio Co.,
Calcutta.
6. SIGNETIC Logic : TTL Data Manual, 1978.
7. A.M. Hoebeek, Digital IC Equivalents, Tech Publication, B1­47, SIM LIM TOWER
Singapore­0820,1986.
8. CMOS Data Book, BPB Publication, New Delhi,1992.
9. Texas Instruments: Digital Logic Pocket Data Book, 2007.

C : िलं� (links)

1. https://alldatasheet.com
2. https://www.electroniq.net/other­electronic­software/ic­databook.html
3. https://circuitverse.org/users/63092
4. https://www.ti.com/lit/ug/scyd013b/scyd013b.pdf
5. https://datasheetspdf.com/datasheet/search

650
 प�रिश�- F
श� सूचक
Words index

English िह�ी पृ� सं�ा

A
Absorption Law अवशोषण िनयम 103,110
Active high input सि�य उ� इनपुट 49, 55, 238, 500, 507, 527,
631
Active Low enable सि�य स�म 232, 234, 246, 250, 265, 303
Active low output सि�य आउटपुट 55, 251, 253, 500, 527, 628
Addend यो� 161, 162, 169
Adder योजक 161, 162, 164
Addition जोड़ , योग 16, 183, 186
Advantage of Demultiplexer िडम�ी�े �र के फायदे 263
Advantage of Multiplexer म�ी�े�र के फायदे 248
Algorithm गिणतीय सवालो को हल करने की �णाली 20, 21, 327
Alphabet वण�माला 25, 101
Alternate symbol वै क��क �तीक 55
Ambiguity अ��ता 283
Amplification �वध�न 587
AND gate AND गेट 49
AND operation AND संचालक 101
Arithmetic operation अंकगिणतीय संचालन 58
Arithmetic overflow अंकगिणत अित �वाह 25
Arithmetic: 1ʼs complement अंकगिणत: 1ʼs पूरक 282
Arithmetic: 2ʼs complement अंकगिणत: 2ʼs पूरक 184
Associative Law सहचय� िनयम 106
Asynchronous counter अतु�कािलक counter 447
Asynchronous Input अतु�कािलक इनपुट 392
Asynchronous Sequential अतु�कािलक अनु �िमक प�रपथ 357
Circuit
Augend योजक 161,169
B
Background पृ�भू िम 577
Basic Gates �ाइमरी गेट्स, बुिनयादी गेट 49,101
BCD adder BCD योजक 25,187
Bias exponent बायस �ितपादक 12, 13
Bidirectional ि�िदशीय 447
Bidirectional Shift Register ि�िदशीय िव�थापन रिज�र 447
Binary number ि�अंक 2
Binary Parallel adder बाइनरी समानां तर योजक 170

651
 Binary to decimal बाइनरी से डे िसमल 3, 6
Binary to gray code बाइनरी से �े 27
Binary to hexadecimal बाइनरी से हे�ाडे िसमल 5
Binary to octal बाइनरी से ऑ�ल 5
Bipolar �ी धु ब� 565, 591
Boolean algebra बूिलयन बीजगिणत 101, 102
Boolean constant बूिलयन ��थरां क 101
Boolean functions बूिलयन काय� 101
Boolean theorems बूिलयन �मेय 115
Boolean variable बूिलयन चर 101
Borrow उधार 18, 23, 176, 178
Brief description सं ि�� वण�न 591
C
canonical format कनोिनकल �प 117, 120, 162
Carry look­ahead adder कैरी लुक­अहेड़ योजक 171, 173, 174
Carry Propagation कैरी का �सार 172
circuit प�रपथ 1, 48, 90, 107
Code Converter कोड प�रवत�क 327
Codes कोडस 25
Combination Circuit सं योजन प�रपथ 160
Common Anode कॉमन एनोड 274, 563
Common Cathode कॉमन कैथोड 274, 563
Commutative law �म िविनमेय िनयम 103, 105, 115
Comparator तुलनाकारी, तुलिन� 160, 190
Compatible devices सं गत उपकरणो 500, 507, 521, 524
Compatible input सं गत इनपुट 568
Compliment पू रक 8
Components घटक 558, 567
Conduct सं चालन 561
Configuration सं िव�ास 490, 595, 609, 610
Connection सं बंध 100, 359
Consume खपत 63
Control िनयं�ण 68
Controlled Inverter िनयंि�त इ�ट� र 182
Convenient logic सु िवधाजनक लॉिजक 264
Converter प�रवत�क 327
Count िगनती 47, 479
Counting गणना 501, 506
Coupled यु��त 359, 362
Current धारा 272
Current limiting resistor धारा िनयं�क �ितरोध 92, 100, 221
Cyclic Code च�ीय कोड 328
D
Data Selector डाटा चयनक 231, 234

652
Data Storage डे टा भंडारण 371, 378, 455
De Morganʼs theorem डीमॉग�न का �मेय 112, 113
De Multiplexer डीम�ी�े �र 248
De Multiplexer tree डीम�ी�े �र वृ� 258
Decade Counter दशक काउं टर 493, 497, 499, 501
Decimal Point दशमलव िब�दु 3
Decimal to binary डे िसमल से बाइनरी 5
Decimal to hexadecimal डे िसमल से हे�ाडे िसमल 6
Decimal to octal डे िसमल से ऑ�ल 5
Decoder िवसंकेतक 264
Decoder tree िवसंकेतक वृ� 266
Degenerate Form अप�यी �प 86
Demultiplexer applications िडम�ी�े �र के अनु �योग 263
Derived operation �ु�� संचालन 101
Description िववरण 174, 235, 249, 264
Desired वां िछत 402
Device उपकरण 47
D­flip­flop D­��प­�ॉप 373
Diagram आरे ख 169, 176, 178, 194
Difference अंतर 18, 177, 178
Digit अंक 21
Disable अ�म बनाना 50, 61, 74
Disadvantage of िडम�ी�े �र के नु कसान 263
Demultiplexer
Disadvantage of Multiplexer म�ी�े�र के नु कसान 248
Display devices िड�ली साधन 271
Distributive Law िवतरण िनयम 103, 107, 115
Distributor िवतरक 249
Divide­by­five पाँ च खं डो म� िवभािजत कर� 499
Divide­by­two दो खं डो म� िवभािजत कर� 374, 497
Dividend भा� 23
Division भाग, िवभाजन 23
Divisor भाजक 23, 46
Donʼt care condition डौंट–केयर की ��थित 137
Dot matrix display डॉट मेिट� � िड��े 281
Driven सं चािलत 589
E
Effect �भाव 273
Efficiency द�ता 248, 263
Efficient द� 562
Electrical supply िवधु त आपूित� 91, 94, 558
Enabled स�म 242, 249, 251, 264
Encoder सं केतक 282
Entries �िवि�यां 47
Equivalent समतु� 7, 9, 16, 427
653
 Essential prime implicant इस�िसयल �ाइम इ��ीक�ट 135, 140
Evaluation जां च 190
Even parity िवषम समता 342, 343, 647
Even­parity generator सम­समता जनरे टर 647
Excitation Table उ�ेजना तािलका 399, 401, 513, 515
Execution िन�ादन 510
EX­NOR gate EX­NOR गेट 61
EX­OR gate EX­OR गेट 58
Expected अपे ि�त 575, 577
Explicit Normalization ए��ीसीट मानकीकरण 11, 13, 15
Exponent घटक 11, 12, 16
Expression �ंजक 401, 403, 514, 516
Extensively �ापक �प 565
F
Fast तेज 174, 272, 566
Feedback �िति�या 458
Fire extinguisher अि�शामकों 575
Fixed Point िनि�त िब�दु 11
Fixed point number िनि�त िब�दु सं�ा 11
Flip­flop ��प­�ॉप 356
Floating खाली 11
Floating point representation �लोिटं ग पॉइं ट �ितिनिध� 11, 16
Format ��प, �ा�प 7, 8, 9
Forward bias अ� बायस 561, 562, 563
Fractional part िभ�ा�क भाग 1, 6, 20, 29
Free electrons मु� इले��ोन् 272
Frequency आवृि� 540, 592, 621
Frequency count आवृित की िगनती 536
Frequency division आवृित िवभाजन 374, 497, 536
Full adder पू ण� योजक 161, 164
Full subtraction पू ण� घटाना 178
Function फलन 48, 101
Function table काय� तािलका 175, 242, 359, 364
Functional काया� �क 500, 502, 507, 521
Functional description काया� �क िववरण 523, 530, 554, 636
G
Gray code �े कोड 26, 27
Gray to binary �े से बाइनरी 27
H
Half adder आधा योजक 161, 164
Half subtraction आधा घटाना 176
Hardware यं�साम�ी 270, 327
Hexadecimal हे�ाडे िसमल 3
Hexadecimal to binary हे�ाडे िसमल से बाइनरी 6
Hexadecimal to decimal हे�ाडे िसमल से डे िसमल 6
654
High उ� 631, 635, 641, 646
Higher priority उ� �ाथिमकता 283
Highest Priority encoder उ� �ाथिमकता संकेतक 285, 625, 626
Highest value उ� सं�ा 21, 39, 41, 43
Horizontal line �ैितज रे खा 90
Humidity आ�� ता 573
I
Idempotent law िनरं कुश िनयम 103, 109, 110, 115
Impedance �ितबाधा 48
Implementation काया� �यन 301, 307, 309, 605
Implementation table काया� �यन तािलका 235, 236, 241, 301
Implicant इ��ीक�ट 134
Implicit Normalization इम�ीसीट मानकीकरण 11, 14, 15
Independent �तं� 49, 50, 53, 55
Indeterminate म�वत� 568
Indicate सं केत दे ना 190
Inexpensive स�ा 566
Information सू चना 190, 356, 358, 455
Integer पू णा� क 1, 6, 7
Integrated circuits एकीकृत प�रपथों 327, 449, 497
Integration एकीकरण 565
Interconversion अंतर�पांतरण 5, 11, 27,
Internal circuit diagram आं त�रक प�रपथ आरे ख 497, 505, 529, 531
Invalid अमा� 26, 28, 137, 329, 359
Isolate अलग 588
J
J­K flip­flop J­K ��प­�ॉप 375
Johnson counter जॉनसन काउं टर 458
K
Karnaugh map simplification करनौघ मैप सरलीकरण 124
L
Label अंिकत 563
Least significant bit अ�तम साथ�क ि�अंक 1
Left बायाँ 108, 448
Level �र 1, 47
Level sensitive �र संवेदनशील 380
Life time जीवन काल 272
Light emitting diode �काश उ�ज�क डायोड 272
Limited speed सीिमत गित 496
Limiting िनयं�क 92, 98, 225, 433
liquid crystal display �व ि��ल िड��े 272, 281
Logic लॉिजक (तक�) 47, 48
logic circuit for Boolean लॉिजक प�रपथ का बुिलयन िव�लेषन 58, 118
analysis

655
 Logic operation लॉिजक संचालन 101
Logical लॉिजक संगत 120
Loss �ित 272
low कम 1, 647
Lowest priority कम �ाथिमकता 283
Lowest Priority encoder सबसे कम �ाथिमकता संकेतक 283, 285, 286
Lowest value छोटी सं�ा 21, 39
M
Magnitude प�रमाण 190, 194, 581, 618
Magnitude comparator प�रमाण तुलिन� 190
Many into one ब�त मे से एक 231
Master–slave flip­flop मा�र­�ेव ��प­�ॉप 384
Material पदाथ� 561
Maximum अिधकतम 566
Maxterms मै�टम� 117, 123
Medium scale integration म�म पैमाने का एकीकरण 174, 231, 248, 565
Minterms िमनटम� 122, 138, 152
Minuend �वक� 176
Miscellaneous िविवध 90, 95
Mode तरीके 50
Modified सं शोिधत 28
Most अिधकतम 1
Most significant bit साथ�कतम ि�अंक 1
Multiplexer म�ी�े�र 231
Multiplexer tree म�ी�े�र वृ� 246
Multiplicand गुणनख�, गु� 22
Multiplication गुणन 22, 29, 31, 33
Multiplier गुणां क 571
Multiply गुणा करना 107
N
NAND gate NAND गेट 63
NAND operation NAND संचालन 102
Nature �कृित 327
Nearest preferable िनकटतम बेहतर 562
Negative ऋणा�क 15, 562, 589
Negative edge triggering ऋणा�क एज िट� ग�रं ग 381, 382
Non­ weighted Code गैर भा�रत कोड ­ 25, 26
NOR gate NOR गेट 63, 70
NOR operation NOR संचालन 102
NOT gate NOT गेट 55
NOT operation NOT संचालन 102
Number सं�ा 1
Number system सं�ा �णाली 1
O
Observation Table �े�ण तािलका 93
656
Observe िनरी�ण 558
Octal ऑ�ल 3
Octal to binary अ�क से बाइनरी 5
Octal to decimal अ�क से डे िसमल 5
Odd parity िवषम समता 342, 343
Operation सं चालन 16, 34, 52
OR gate OR गेट 52
OR operation OR संचालन 101
Organizations सं गठनों 578
Other compatible devices अ� संगत उपकरणो 500, 502, 507, 521
Overflow अित �वाह 45
P
Parallel adder समानांतर योजक 170, 171
Parallel input parallel output समानांतर इनपुट समानांतर आउटपुट 445
Parallel input serial out समानांतर इनपुट �िमक आउटपुट 444
Parallel subtraction समानांतर घटाना 182
Parity bit समता िबट 342
Parity checker समता परी�क 344
Parity generator समता जनरे टर 343
Partial आं िशक 22
Patience धै य� 577
Position weight ��थित वजन 2, 3, 4, 5
Positive धना�क 9
Positive edge triggering धना�क एज िट� ग�रं ग 381
Possible combination सं भािवत संयोजनों 47
Power dissipation पावर अप�य 89
Power loss पावर की �ित 272, 273
Precautions सावधािनयां 94
Preferable बेहतर 563
Present state वत�मान �ेट 356, 362, 364, 369
prime implicant �ाइम इ��ीक�ट 135
Priority encoder �ाथिमकता संकेतक 283
Processed सं सािधत 342
Product गुणनफल 29, 30, 31, 112
Product of sum योग का गुणनफल 120
Professional organizations पे शेवर संगठनों 578
programmable logic device �ो�ामेबल लॉिजक िडवाइस 190, 196
Propagation delay �सार मे िबलंब 356
Propagation time �सार अविध 383
Q
Qualifying Symbol अह�क �तीक 581
Quine­Mc Cluskey method ��नमै�ु�ी­ िविध 137
Quotient भागफल 23, 24, 29, 31, 33
R
Race around condition रे स अराउं ड कंडीशन 383
657
 Recombination पु नः संयोजन 272
Redundancy theorem रीडनडे नसी �मेय 112
Redundant prime implicant �रड् नड� ट �ाइम इ��ीक�ट 136
Reflective परावत�क 26, 328
Regulator power supply िनयामक िवधुत आपूित� 586
Reliable िव�सनीय 197
Remainder शे षफल 6, 23, 24, 29
Repeat पु नरावृि�, दोहराना 424, 425, 459
Representation �ितिनिध� 7
Resistor­ transistor logic �ितरोध –ट� ं िज�र लॉिजक 591
Ring counter �रं ग काउं टर 457
Ripple counter �रपल काउं टर 479, 480, 484, 489
Ripple effect �रपल �भाव 488
S
Saturated सं तृ� 591
Scattering फैलना 272
Scientific Notation वै�ािनक संकेतन 11
Selection lines चयन लाइने 231, 249
Self­complementary �यं पूरक 328
Self­Complementary Code आ� पूरक कोड 328
Semiconductor अध� चालक 561
Sensitive सं वेदनशील 573, 584
Sequence अनु �म 47, 479
Sequence generator अनु �म जनरे टर 537, 539
Sequential अनु �िमक 28, 168, 171, 356, 479
Sequential circuit अनु �िमक प�रपथ 356, 439, 479
Serial binary adder �िमक बाइनरी योजक 168
Serial input parallel output �िमक इनपुट समानां तर आउटपुट 443
Serial input serial output �िमक इनपुट �िमक आउटपुट 441
Seven segment display सात खं ड िड��े 274
Shift register िव�थापन रिज�र 378, 439
Simplified expressions सरलीकृत अिभ���यों 164, 172, 399
Signal सं केत 1, 25
Small scale integration लघु पैमाने का एकीकरण 565
Space applications अंत�र� अनु �योग 568
Standard Representation मानक �ितिनिध� 120
State अव�था 373, 374, 421
State diagram �े ट आरे ख 373, 374, 421
State table �े ट तािलका 421, 422, 428, 462
Storage भं डारण 371, 378
Store सं�हीत 455, 592
Sum of product उ�ाद का योग 120
Supply voltage आपूित� वो�े ज 55, 415, 500, 502
Synchronous तु�कािलक 508
Synchronous counter तु�कािलक काउं टर 508
658
Synchronous input तु�कािलक इनपुट 392, 509
Synchronous sequential circuit तु�कािलक अनु �िमक प�रपथ 357
System �णाली 1
Sign and Magnitude format साइ� और प�रमाण �ा�प 7, 8, 9, 10
Symbol �तीक 25
standard and canonical format मानक और कनोिनकल �प 117
Simplification of Boolean बूिलयन अिभ��� का सरलीकरण 123
expression
selective prime implicant �े��व �ाइम इ��ीक�ट 136

T
Tabular method सारणीब� िविध 137
Temporary अ�थाई 455
Temporary storage अ�थायी भंडारण 455
T­flip­flop T­��प­�ॉप 377
Time measurement समय माप 536
Time period समय काल 383
Tolerate सहन 89
Traffic control system यातायात िनयं�ण �णाली 536
Transfer �थानां तरण 643
Transposition theorem �थानातरण �मेय 103, 111, 112
Tree topology वृ� टोपोलोजी 246
Truncated sequence ट� नकेटे ड अनु �म 490
Truth table स� तािलका 16, 18, 47, 52
Twisted ring counter �ी�े ड �रं ग काउं टर 450
Two­level binary decoder दो–लेवल बाइनरी िवसंकेतक 269
Typical िविश� 564
U
Uncertain अिनि�त
Undesirable अिनि�त 368
Unipolar एक धुब�य 565
Unit Distance code समान दू री कोड 26
Universal gate सवा� ि�क गेट 47, 63
Universal shift register) सवा� ि�क िव�थापन रिज�र 447
Unsaturated असं तृ� 591
V
Valid मा� 25
Value मान, प�रणाम 10, 12, 21, 39
Variable चर 48, 60, 101, 105, 107
Ventilated area हवादार �े� 576
Vertical लं बवत 90
Vision �ि� 576
Visual display communication �� �दश�न संचार 327
W
Weighted Code भा�रत कोड 25, 527

659
 Widely �ापक �प 375
Others
1ʼs compliment format 1ʼs पू रक �ा�प 8, 9, 10, 28
2ʼs compliment format 2ʼs पू रक �ा�प 8, 9, 10, 13
1ʼs compliment 1ʼs पूरक जोड़ना / घटाना 182
adder/subtraction
2ʼs compliment 2ʼs पूरक जोड़ना / घटाना 184
adder/subtraction

660