KHOA CÔNG NGHỆ THÔNG TIN

BỘ MÔN ĐIỆN TỬ - VIỄN THÔNG

KỸ THUẬT XUNG - SỐ

Biên soạn: Đoàn Thị Thanh Thảo

Phạm Văn Ngọc

Lưu hành nội bộ

THÁI NGUYÊN 2010

Phần 1: Kỹ thuật xung

1
 Chương 1:

KHÁI NIỆM CHUNG

1. Tín hiệu xung và tham số:

1.1. Định nghĩa

Các tín hiệu điện áp hay dòng điện biến đổi theo thời gian được chia thành 2
loại cơ bản là tín hiệu liên tục và tín hiệu rời rạc (gián đoạn).
Tín hiệu liên tục còn gọi là tín hiệu tuyến tính hay tương tự. Tín hiệu rời rạc
gọi là tín hiệu xung hay số
Tiêu biểu cho tín hiệu liên tục là tín hiệu sin, như hình 1, với tín hiệu sin ta có
thể tính được biên độ của tín hiệu tại từng thời điểm khác nhau.
V

Vp
+ + + + +
- - - - - t
-Vp

Hình 1.1: Tín hiệu hình sin

Ngược lại tiêu biểu cho tín hiệu rời rạc là tín hiệu vuông, dạng tín hiệu như
hình 2, biên độ của tín hiệu chỉ có 2 giá trị mức cao V H và mức thấp VL, thời gian
chuyển mức tín hiệu từ mức cao sang mức thấp và ngược là rất ngắn coi như bằng 0

V V

VH
VH
VL

t t
VL
a) b)

Hình 1.2: a, xung vuông điện áp > 0. b, xung vuông điện áp đều nhau
Tín hiệu xung không chỉ có tín hiệu xung vuông mà còn có mốt số dạng tín hiệu
khác như xung tam giác, răng cưa, xung nhọn, xung nấc thang có chu kỳ tuần hoàn
theo thời gian với chu kỳ lặp lại T.

2
 u u

t t
A: xung tam giác B. Xung nhọn (vi phân)

u u

t t
C. Xung răng cư a
D. xung nấc thang
(hàm mũ - tích phân)

Hình 1.3: Các dạng tín hiệu xung:

Trong nhiều trường hợp xung tam giác có thể coi là xung răng cưa
Các dạng xung cơ bản trên rất khác nhau về dạng sóng, nhưng có điểm chung là
thời gian tồn tại xung rất nhắt, sự biến thiên biên độ từ tấp lên cao (xung nhọn) và từ
cao xuống thấp (nấc thang, tam giác) xảy ra rất nhanh
Định nghĩa: Tín hiệu xung điện áp hay xung dòng điên là những tín hiệu có thời gian
tồn tại rất ngắn, có thể so sánh với quá trình quá độ trong mạch điện mà chúng tác
dụng.

1.2. Các tham số cơ bản của tín hiệu xung:

Tín hiệu xung vuông như hình 1 là một tín hiệu xung vuông lý tưởng, thực tế
khó có 1 xung vuông nào có biên độ tăng và giảm thẳng đứng như vậy:
u

Um
0.9Um Δu
u tx
Um
t ng Um 0.1Um
0 T 0 tđ
t t tr ts t
tx
A, xung vuông lý tưởng B, xung vuông thự c tế

Hình 1.4 Dạng xung

3
 Xung vuông thực tế với các đoạn đặc trưng như: sườn trước, đỉnh, sườn sau.
Các tham số cơ bản là biên độ Um, độ rộng xung tx, độ rộng sườn trước ttr và sau ts,
độ sụt đỉnh ∆u
- Biên độ xung Um xác định bằng giá trị lớn nhất của điện áp tín hiệu xung có
được trong thời gian tồn tại của nó.
- Độ rộng sườn trước ttr, sườn sau ts là xác định bởi khoảng thời gian tăng và
thời gian giảm của biên độ xung trong khoảng giá trị 0.1Um đến 0.9Um .
- Độ rộng xung Tx xác định bằng khoảng thời gian có xung với biên độ trên mức
0.1Um (hoặc 0.5Um).
- Độ sụt đỉnh xung ∆u thể hiện mức giảm biên độ xung tương tứng từ 0.9Um
đến Um.
Với dãy xung tuần hoàn ta có các tham số đặc trưng như sau:
- Chu kỳ lặp lại xung T là khoảng thời gian giữa các điểm tương ứng của 2
xung kế tiếp, hay là thời gian tương ứng với mức điện áp cao tx và mức điện
áp thấp tng
T = tx + tng (1)
- Tần số xung là số lần xung xuất hiện trong một đơn vị thời gian.
1
F= (2)
T

- Thời gian nghỉ tng là khoảng thời gian trống giữa 2 xung liên tiếp có điện nhỏ
hơn 0.1Um (hoặc 0.5Um).
- Hệ số lấp đầy γ là tỷ số giữa độ rộng xung tx và chu kỳ xung T
tx
γ= (3)
T

Do T = tx + tng vậy ta luôn có γ < 1

- Độ rỗng của xung Q là tỷ số giữa chu kỳ xung T và độ rộng xung tx.

T
Q= (4)
tx

* Trong kỹ thuật xung - số người ta sử dụng phương pháp số đối với tín hiệu
xung với quy ước chỉ có 2 trạng thái phân biệt

4
 - Trạng thái có xung (tx) với biên độ lớn hơn một ngưỡng UH gọi là trạng thái
cao hay mức “1”, mức UH thường chọn cỡ từ 1/2Vcc đến Vcc.
- Trạng thái không có xung (tng) với biên độ nhỏ hơn 1 ngưỡng UL gọi là trạng
thái thấp hay mức “0”, UL được chọn tùy theo phần tử khóa (tranzito hay IC)
- Các mức điện áp ra trong dải UL < U < UH được gọi là trạng thái cấm

2. Các dạng điện áp đơn giản và phản ứng của mạch điện RC – RL đối với
dạng xung.
Trong lý thuyết về mạch lọc người ta chia mạch lọc thành 2 loại là mạch lọc
thụ động và mạch lọc tích cực, các mạch lọc thụ động dùng các phần tử cơ bản R-L-
C còn được chia thành một số loại
Theo linh kiện có mạch lọc RC, RL, LC
Theo tần số chọn lọc có: mạch lọc thông thấp, mạch lọc thông cao, mạch lọc
thông dải và mạch lọc chặn dải tùy theo các sắp xếp của từng loại linh kiện trong
mạch mà ta sẽ được các mạch lọc tương ứng.

2.1. Khái niệm

- Để xác định điện áp đầu ra của mạch điện tuyến tính ura(t) khi đầu vào tác
dụng một điện áp uvào(t) có dạng phức tạp ta có thể áp dụng nguyên lý xếp chồng để
xác định điện áp lối ra phụ thuộc vào điện áp lối vào.
- Khi tín hiệu lối vào phức tạp ta phân tích thành dạng tín hiệu đơn giản lối vào
rồi từ đó ta tính kết quả tại đầu ra của từng thành phần tín hiệu đơn giản ura(1)(t),
ura(2)(t), … cuối cùng ta thực hiện lấy tổng tín hiệu ra tại ta được tín hiệu ra ura(t)
- Những dạng xung cơ bản là dạng xung hình chữ nhật, hình thang, hình tam
giác, hình chuông, dạng e mũ.
- Tín hiệu vào có thể là tổng của tín hiệu điện áp hay dòng điện của dạng xung
dưới đây
a.
u
E

t0 t

Là dạng tín hiệu xung vuông đột biến

5
  E khi t >= t 0
U(t) = E.1(t0) = 
0 khi t < t 0

Trong đó hàm 1(t) là hàm xung đơn vị hay hàm đóng mạch tại thời điểm t = t0 (t0

1 khi t >= t 0
> 0) ta có 1(t0) = 1(t – t0) = 0 khi t < t
  0

b.
u
α = arctg (k )
t0 t

Dạng điện áp biến đổi theo quy luật đường thẳng

k (t − t 0 ) khi t >= t 0
U(t) = k(t – t0).1(t0) = 
 0 khi t < t 0

Với hệ số góc α = arctg (k )

c.
u
E

t0 t

Dạng điện áp biến đổi theo quy luật hàm số mũ

U(t) = E[1 – exp(-α(t – t0)].1(t0)

 E[1 − exp(−α (t − t 0 ))] khi t >= t 0

= khi t >= t 0
 0

d. Ví dụ: một số trường hợp thay đổi dạng xung phức tạp thành dạng xung đơn
giản
* Dạng xung vuông

1 khi t1 <= t <= t 2 u Tx

U(t) =  1
 khi t < t1 or t > t 2
t1 t2 t
1 2
U(t) = u (t) + u (t) với u
1
1
U (t)

1 khi t >= t1 t1 t2 t
U1(t) = 1(t0) = 
0 khi t < t1 -1
U2(t)

6
 − 1 khi t >= t 2
U2(t) = -1(t0) = 
0 khi t < t 2
u

a2
* Dạng xung hình thang a1
t1 t2 t3 t4 t
1 2 3 4 u
u(t) = u (t) + u (t) + u (t) + u (t) U1(t) U4(t)
a1
k (t − t1 ) t >= t1 α 1= arctg (k ) a1 t3 t4 a2
t1 t2 a1 a2 t
Trong đó u1(t) = 
 0 t < t1 U3(t)
U2(t)

− k (t − t 2 ) t >= t 2 α 1= arctg (k )
U2(t) = 
 0 t < t2

h(t − t 3 ) t >= t 3 α 2 = arctg (h)

U2(t) = 
 0 t < t3

− h(t − t 4 ) t >= t 4 α 2 = arctg (h)

U2(t) = 
 0 t < t4

* Dạng hàm mũ
U(t) = u1(t) + u2(t) với u

 E (1 − exp(−α (t − t1 )))1(t ) khi t >= t1 t1 t2

U1(t) =  t
 0 khi t < t1 u

t2

− E (1 − exp(−α (t − t 2 )))1(t ) khi t >= t 2 t1 t

U (t) = 
2

 0 khi t < t 2

 0 t < t1
 E (1 − exp(−α (t − t ))) t1 <= t <= t 2
Ta có u(t) = 
1

 E exp(−α (t − t1 )) t 2 <= t <= t 3


 0 t >= t 3

* Dạng răng cưa.

 k (t − t1 ) t1 <= t <= t 2 u

u(t) =  E exp(− β (t − t 2 )) t 2 <= t <= t 3
a
 0 t 3 <= t u
t1 t2 t3 t
u1(t)

U(t) = u1(t) + u2(t) + u2(t) trong đó: t3

a
t1 t2 a t
U1(t) = k(t – t1) t >= t1 u3(t)

u2(t)
U2(t) = -k(t – t2) t >= t2

7
 U3(t) = -E(1 – exp(-β(t – t2))) t >= t2

2.2. Mạch lọc RC:

Cơ bản có mạch lọc thông thấp và mạch lọc thông cao

R V0

V0
Vi
2
Vi

fC f
A. Mạch lọc thông thấp B. Đáp ứ ng tần số

Hình 1.5: Mạch lọc RC và đáp ứng xung của mạch lọc
1
- Tần số cắt của mạch lọc là FC = (5) tương ứng với điện áp
2π RC
Vi
V0 = V0 là biên độ điện áp lối ra, Vi là biên độ điện áp lối vào
2

1
RC ∫
- Điện áp lối ra của mạch lọc thông thấp là v0 (t ) = vi (t )dt (6)

dvi (t )
- Điện áp lối ra của mạch lọc thông cao là v0 (t ) = RC (7)
dt

- Trong đó v0(t), vi(t) là điện áp tín hiệu lối ra và lối vào tại thời điểm t

2.3. Mạch RL
Người ta có thể dùng điện trở R kết hợp với cuộn cảm L để tạo thành các
1
mạch lọc thay cho tụ C, do tích chất của L và C ngược nhau ZL = jω L , ZC = do
jω C
đó khi dùng mạch lọc thông thấp, thông cao RL thì cách mắc ngược lại với mạch RC

8
 L R

V0 V0
Vi R Vi
L

B. Mạch l ọc thông cao

A. Mạch lọc thông thấp

Hình 1.6: Mạch lọc thông thấp, thông cao dùng RL

R
Đáp ứng tần số như mạch lọc RC. Tần số cắt của mạch lọc là FC = (8)
2π L

R
L∫
Điện áp lối ra của mạch lọc thông thấp là v0 (t ) = vi (t )dt (9)

L dvi (t )
Điện áp lối ra của mạch lọc thông cao là v0 (t ) = (10)
R dt

3. Phản ứng của mạch lọc RC đối với các xung đơn

3.1. Điện áp lấy ra trên điện trở (mạch vi phân)

V0
Vi i R

Hình 1.7: Mạch RC điện áp lấy ra trên R

Tín hiệu lối vào là vi(t) tuần hoàn với chu kỳ T, tần số góc là ω = 2π T , tín hiệu
lối ra là v0(t)
2 2

Trở kháng của mạch là Z = R 2 + 

1   1 
 = R 1+   (11)
 ωC   ω RC 

1
Khi đó đặt FC = là tần số cắt của mạch
2π RC

9
 vi (t )
Dòng điện trong mạch là i (t ) = (12)
Z

vi (t )
vR (t ) = R.i (t ) =
2
 1 
1+  
 ω RC 

Điện áp lối ra biến thiên sau khoảng thời gian ∆t là từ t0 đến t1 là

1 dvi (t )
∆v0 (t ) =
 1  dt
2
(13)
1+  
 ω RC 

Khi đó ta có lối vào là tín hiệu xung vuông thì lối ra là tín hiệu xung vi phân

vi v0 v0

t t t

A. Tín hiệu vào B. Tín hiệu ra

Các tín hiệu ra v ớ i RC thay đổi

HHình 1.8: Đáp ứng xung lối vào và ra của mạch RC lối ra trên R

Tín hiệu lối vào là Sin thì tín hiệu lối ra là sin sớm pha 900
vi (t ) = Asin(ω t) thì tín hiệu lối ra là

1 1
v0 (t ) = ω Acos(ωt ) = ω A sin(ωt + 900 )
2 2
 1   1 
1+   1+  
 ω RC   ω RC 

3.2. Tín hiệu lấy ra trên tụ điện:

V0

Vi

10
 Hình 1.9: Mạch RC lối ra trên C

Tín hiệu lối vào là vi(t) tuần hoàn với chu kỳ T, tần số góc là ω = 2π T , tín hiệu
lối ra là v0(t)
2 2

Trở kháng của mạch là Z = R 2 + 

1   1 
 = R 1+  
 ωC   ω RC 

1
Khi đó đặt FC = là tần số cắt của mạch
2π RC

vi (t )
Dòng điện trong mạch là i (t ) =
Z

q (t ) 1 1
vC (t ) = = i (t )dt = vi (t )dt
Điện áp lối ra trên tụ là C C  1 
2

RC 1 +  
 ω RC 

Điện áp lối ra thay đổi khoảng thời gian ∆t là

1
vC (t ) = 2 ∫ v (t )dt
i
 1 
RC 1 +  
 ω RC 

Vi V0 V0

t t t
A. xung lối vào B. xung lối ra khi tích RC thay đổi

Hình 1.10: Đáp ứng xung lối ra của mạch RC lối ra trên C
1
v0 (t ) = A sin(ωt − 900 )
vi (t ) = Asin(ω t) thì tín hiệu lối ra là  1 
2

ω RC 1 +  
 ω RC 

4. Chế độ khóa của tranzito

4.1. Các yêu cầu cơ bản:

Tranzito làm việc ở chế độ khóa hoạt động như một khóa điện tử đóng mở
mạch với tốc độ nhanh (từ 10-9 đến 10-6 s) do đó nó có nhiều đặc điểm khác so với
chế độ khuếch đại như đã khảo sát trước đó ở phần nguyên lý kỹ thuật điện tử
- Yêu cầu cơ bản với tranzito làm việc ở chế độ khóa là điện áp đầu ra có 2
trạng thái khác biệt là:

11
 * Ura >= UH khi Uvào <= UL
* Ura =< UL khi Uvào >= UH
Chế độ khóa của tranzito được xác định bằng chế độ điện áp hay dòng điện
một chiều cung cấp từ ngoài qua 1 mạch phụ trợ (điện trở làm khóa thường đóng hay
mở). Việc chuyển trạng thái của khóa thường được thực hiện nhờ một tín hiệu xung
có cực tính thích hợp tác động tới đầu vào. Tùy trường hợp mà tranzitor có thể
chuyển trạng thái tuần hoàn nhờ một mạch hồi tiếp dương phản hồi từ đầu ra tới
đầu vào của mạch khi đó không cần xung điều khiển như mạch dao động đa hài
dùng tranzitor ta sẽ khảo sát bài sau:
Xét mạch điện như xau

+ECC

IC RC

ura
RB
uCE
uv Rt
IB uBE

Hình 1.11: Mạch khóa đảo dùng tranzitor

Khi làm việc lựa chọn giá trị UL, UH, RB, RC cho phù hợp để mạch làm việc ở
chế độ khóa
Trạng thái đóng:
Khi lối vào uV = 0 (tương ứng uV < UL) nên UB = 0, tranzitor không phân cực nên
nhưng dẫn tức tranzitor ở trạng thái đóng (cấm) khi đó dòng IB = 0 và IC = 0
Điện áp lối ra trên cực C của tranzitor khi không có trở tải Rt là
ura = +ECC, hay ura = ECC – ICRC = ECC
Khi có trở tải Rt được mác thêm vào mạch (hoặc lối ra được đưa tới lối vào của
mạch tiếp theo với trở tải lối vào Rt) thì điện áp lối ra (Ecc = Vcc)
Rt VCC
Ura = VCC. Rt + RC , chọn RC = Rt khi đó ura = 2 hay ura = ECC/2

12
 ura = ECC/2 là mức nhỏ nhất của điện áp ra mứcc cao ở trạng thái H, do đó để
phân biệt được chắc chắn với trạng thái H ta chọn UH < ECC/2 (ví dụ chọ UH = 1.5 V
khi ECC = 5V) và điện áp vào phải nằm dưới mức UL để đảm bảo tranzitor vẫn bị
đóng chắc chắn tức UL = UVmax, khi đó điện áp lối vào phụ thuộc vào tường loại
tranzitor, như là tranzitor silic chọn UL = 0.4V
Trạng thái dẫn bão hòa: Khi có xung điều khiển cực tính dương đưa tới lối
vào (hoặc nguồn 1 chiều) chó điện áp vào Uvào >= UH, khi đó tranzitor sẽ chuyển
trạng thái mở (thông bão hòa), khi đó điện áp lối ra phải thỏa mãn điều kiện U ra <=
UL, khi đó điện trở RC ta phải chọn cho phù hợp để thời gian quá độ đủ nhỏ và dòng
IC không quá lớn.
Khi ở trạng thái bão hòa ta có điện áp rơi trên cực Bazơ của tranzitor UBEbh = 0.6
÷ 0.8 V (với tranzitor silic) và UBEbh = 0.3V (với tranzitor germani)
Và điện áp rơi trên cực Colector của tranzitor là UC = UCEbh = 0.1 ÷ 0.2V
ECC − U CEbh
Do đó dòng IC bão hòa được tính như sau: I C = .
RC

Khi có dòng trên trở tải RC ta tính dòng cực Bazơ với hệ số khuếch đại dòng β
khi đó ta có thể chọn trở tải cực Bazơ cho phù hợp
IC
IB = , trong trường hợp cần chọn tranzitor ở trạng thái bão hòa sâu (trạng thái
β
bão hòa bền vững) ta có thể tính dòng IB theo công thức sau:
IC
IB = k (k là hệ số bão hòa sâu, k ≈ 2 ÷ 5 lần so với trạng thái bắt đầu
β
đạt mức bão hòa của tranzitor)
Và điện trở tải lối vào RB được chọn theo công thức
UV − U BEbh
RB = .
I Bbh

Ví dụ 1: Khi dùng tranzitor silic với RC = 5 kΩ khi đó xác định chọn RB khi lối
vào Uv = UH = 1.5V thì Ura <= UL = 0.4V, hệ số khuếch đại dòng là β = 100

ECC 5  E − 0.2 
Dòng ICbh ≈ = = 1mA hay  CC 
RC 5000  RC 

Khi đó dòng Bazơ ở trạng thái bão hòa là:

13
 I Cbh 1
IBbh = = = 0.01mA = 10 µ A
β 100

Để tranzitor ở trạng thái bão hòa bền vững ta chọn I Bbh = 50 µ A (tương ứng với
mức dự chữ 5 lần) khi tranzitor thông bão hòa UBE = 0.6V với tranzitor silic
U V −U BE (1.5 − 0.6)V
Trở tải lối vào RB = = = 18k Ω
I Bbh 50 µ A

Ví dụ 2: Mạch điện như trên tranzitor silic với ECC = 12V, trở tải RC = 1.2 kΩ ,
hệ số khuếch đại dòng điện là 100 lần và độ dữ trữ k = 3 lần, điện áp lối vào Ui =
1.5V. Xác định trở tải lối vào RB cho phù hợp?
Dòng IC ở trạng thái bão hòa là
E CC −U CEbh (12 − 0.2)
I Cbh = = ≈ 10mA
RC 1.2*103

Dòng IB ở trạng thái bão hòa là

I Cbh 10
I Bbh = k =3 = 0.3mA
β 100

Điện trở RB được chọn có trị số như sau

UV − U BEbh 1.5 − 0.8
RB = = = 2.33k Ω
I Bbh 0.3*10−3

Chọn điện trở tiêu chuẩn là RB = 2.4 kΩ

4.2. Đặc tính truyền đạt

Đặc tính truyền đạt của tranzitor để đánh giá mức độ tin cậy của khóa, người
ta định nghĩa các tham số độ dự trữ chống nhiễu ở mức cao SH và độ dự trữ chống
nhiễu mức thấp SL như sau
SH = Ura đóng – UH
SL = UL – Ura mở
Ura đóng, Ura mở là các điện áp lối ra thực tế của tranzitor lúc đóng hay mở tương
ứng. Với trường hợp như ví dụ 1 trên ta có
SH = Ura đóng – UH = 2.5 – 1.5 = 1V (khi UV <= UL)
SL = UL – Ura mở = 0.4 – 0.2 = 0.2 (khi UV >= UH)

14
 Vùng bão U0
hòa Vùng
cấm
2.5

2
SH

UH Vùng khóa

0.4 UBEbh
SL
0.2 UV

UL 1 UH 2 3

Hình 1.12: Đặc tính truyền đạt của tranzitor

Ở đây vùng cấm tương đương với vùng transitor làm việc trong miền khuếch
đại tuyến tính
Từ đặt tính truyền đạt trên ta có thể đạt được mức SH lớn khi ta chọn ECC, RC,
RB cho thích hợp
Do SL khá nhỏ do đó chúng ta cần phải quan tâm đến tính chống nhiễu với mức
thấp. Do Urabh = UCEbh không thể giảm nhỏ hơn do đặc tính của tranzitor do đó muốn
tăng SL ta cần phải tăng mức UL. Khi đó thay vì trở tải lối vào RB người ta mắc thêm
vào cực Bazơ của tranzitor một vài con Diode và điện trở phân áp cho tranzitor hoạt
động
ECC ECC

RC RC

U ra Ura
R1 R1
UV UV
R2 R2

A. B.

ECC

RC

Ura
R1

UV
R2

-E
C.

Hình 1.13: Các biện pháp nâng cao SL

15
5. Chế độ khóa của khuếch đại thuật toán
Khi làm việc ở chế độ xung, mạch vi điện tử tuyến tính hoạt động như một
khóa điện tử đóng, mở nhanh, điểm làm việc luôn nhằm trong vùng bão hòa của đặc
tuyến truyền đạt Ura= f(Uvào). Khi đó điện áp lối ra chỉ nằm ở 1 trong 2 mức bão hòa
+ −
U ramax và U ramax ứng với biên độ UV đủ lớn. Ta xét các mạch so sánh như sau

+VCC
Ui+ U0

Ui -
-VCC

Hình 1.14: Mạch khuếch đại so sánh

Đây là mạch khuếch đại so sánh dùng 2 nguồn nuôi đối xứng ±VCC , điện áp đặt
vào lối vào không đảo (+) gọi là Ui+ và điện áp đặt vào lối vào đảo (-) là Ui-
Tùy thuộc điện áp của 2 lối vào đảo và không đảo này so sánh với nhau mà lối
ra của bộ khuếch đại thuật toán ở 1 trong 2 trạng thái như sau
- Nếu lối vào Ui+ > Ui- thì tối ra U0 = +VCC gọi là trạng thái bão hòa dương
- Nếu lối vào Ui+ < Ui- thì tối ra U0 = -VCC gọi là trạng thái bão hòa âm
Thực tế thông thường mạch khuếch đại thuật toán dùng làm mạch so sánh để
thực hiện so sánh một tín hiệu lối vào Ui với một nguồn điện áp chuẩn UR. Tùy theo
yêu cầu của từng mạch mà ta để điện áp lối vào ở lối vào đảo hoặc không đảo còn
lối vào còn lại được nối với một nguồn điện áp chuẩn UR

5.1. Mạch so sánh một ngưỡng:

Thực hiện so sánh biên độ của điện áp lối vào UV với 1 điện áp chuẩn UR
(Ungưỡng) có thể là dương hoặc âm, thông thường giá trị U R được định trước cố định,
còn giá trị UV là có giá trị biến đổi theo thời gian cần được quan tâm, đánh giá. Khi tín
hiệu lối vào biên đổi chậm quanh giá trị điện áp chuẩn thì tín hiệu lối ra biến đổi rất
nhanh. Khi UV = UR thì tín hiệu lối ra bộ so sánh có sự thay đổi cực tính của điện áp
+ −
từ U ramax tới U ramax hoặc ngược lại.

Trường hợp UR = 0, khi đó mạch so sánh sẽ thực hiện xác định lúc thay đổi cực
tính của tin hiệu lối vào UV

16
 Trường hợp 1: Điện áp đưa vào lối vào đảo và điện áp chuẩn đưa tới lối vào
không đảo:

+VCC +VCC U+ramax

Ui U0
ΔU 0 UR Ui
-VCC U- ramax
-VCC
UR
Hì
nh 1.15: Mạch so sánh lối vào đảo
Theo mạch trên thì điện áp Ui và điện áp chuẩn UR được đưa tới lối vào đảo và
lối vào thuận (không đảo) tương ứng của bộ so sánh, hiệu tín hiệu lối vào là ∆ U =
Ui – UR là điện áp giữa 2 đầu vào so sánh của IC từ đó ta sẽ xác định được hàm
truyền của nó
+
Nếu Ui < UR thì ∆ U > 0 khi đó lối ra Ura = U ramax = +VCC
−
Nếu Ui > UR thì ∆ U < 0 khi đó lối ra Ura = U ramax = -VCC

Khi đó lối ra sẽ đảo cực tính khi Ui chuển qua giá trị UR.
Trường hợp 2: Điện áp lối vào đưa tới lối vào không đảo và điện áp chuẩn
đưa tới lối vào đảo:

U0
+VCC +VCC
U+ramax
Ui U0
ΔU 0 UR Ui
-VCC U-ramax

UR -VCC

Hình 1.16: Mạch so sánh lối vào không đảo

Theo mạch trên thì diện áp UV và điện áp chuẩn UR được đưa tới lối vào không
đào và đảo tương ứng của bộ so sánh, hiệu tín hiệu lối vào là ∆ U = UV – UR là điện
áp giữa 2 đầu vào so sánh của IC từ đó ta sẽ xác định được hàm truyền của nó
−
Nếu Ui < UR thì ∆ U < 0 khi đó lối ra Ura = U ramax = -VCC
+
Nếu Ui > UR thì ∆ U > 0 khi đó lối ra Ura = U ramax = +VCC

Khi đó lối ra sẽ đảo cực tính khi Ui chuyển qua giá trị UR.

17
 Chú ý: Trong trường hợp điện áp lối vào Ui và UR lớn hơn giá trị điện áp đầu
vào tối đa cho phép của IC khi đó chúng ta cần mắc đầu vào qua một mạch phân áp
điện trở trước khi đưa tới lối và + hoặc – của IC. Khi mạch làm việc với tốc độ thay
đổi xung quá lớn với điện áp lối ra thay đổi cỡ vài V/ µ s , IC không chuyển mạch kịp
khi đó ta có thể sử dụng các IC so sánh chuyên dụng để thực hiện mạch so sánh với
tốc độ điện áp lối ra có thể thay đổi vài V/ns.
Trường hợp 3: có 2 tín hiệu điện áp lối vào UV1, UV2 được đưa tới lối và và so
sánh với 1 điện áp chuẩn UR (trường hợp UR = 0)

U0
+VCC +VCC
U+ramax
UV1 R1 p UV1
U0 0
Uv
UV2 R2 -VCC
U-ramax UV2
-VCC
.
Hình 1.17: Bộ so sánh 2 tín hiệu lối vào đảo và đặc tuyến truyền đạt
Khi đó tín hiệu lối vào đảo là tổng của 2 tín hiệu lối vào 1 và 2, ta có
U P = UV 1 + UV 2 , khi UP = 0 khi đó lối ra bộ so sánh sẽ chuyển trạng thái, trường
hợp thuận thì nối 2 lối vào UV1, UV2với lối vào thuận

5.2. Mạch so sánh 2 ngưỡng

Dùng để kiểm tra xem điện áp lối vào UV có nằm trong một giới hạn giá trị cho
trước hay không (giá trị ngưỡng 1 và 2 tức Ungưỡng 1 hay UR1 và Ungưỡng 2 hay UR2
Thực chất mạch so sánh 2 ngưỡng là sự kết hợp của 2 mạch so sánh 1 ngưỡng
với lối vào đảo và lối vào không đảo, lối ra của 2 bộ so sánh 1 ngưỡng được kết hợp
lại qua một cửa logíc phụ G (cửa Và (and) với 2 lối vào), lối ra cửa logíc là 1(mức
cao) khi cả 2 lối vào ở trạng thái mức cao và lối ra cửa logic là 0 (mức thấp) khi một
trong 2 lối vào ở trạng thái thấp, hay lối ra bộ so sánh là U-ramax.

18
 X1
+VCC 1
0 UR1 UV
+VCC -VCC
UR2 X2
2 X2
-VCC +VCC
U0 1 UR2
UV
-VCC 0 UV
+VCC
1 U0
UR1 X1
-VCC 1
0 0
UV
A. Sơ đồ B. Đặc tính truyền đạt

Hình 1.18: Sơ đồ bộ so sánh 2 ngưỡng đặt tính truyền đạt lối ra

Chọn thế ngưỡng lối vào UR2 > UR1
Khi điện áp lối vào nằm dưới ngưỡng 1 tức UV < UR1 khi đó lối ra bộ so sánh 1
ở mức thấp -VCC do ∆U = UV − U R1 < 0, và lối ra bộ so sánh 2 ở mức cao +VCC do
∆U = U R 2 − UV > 0 dẫn tới lối ra cổng logic U0 = 0

Khi điện áp lối vào UV = UR1 khi đó lối ra bộ so sánh thứ 1 chuyển trạng thái từ
-VCC thành +VCC do ∆U = UV − U R1 = 0 và lối ra bộ so sánh 2 vẫn giữ nguyên trạng thái
+VCC khi đó lối ra cổng logíc chuyển trạng thái từ 0 lên 1 tương ứng mức cao (tùy
thuộc vào họ logic mà lối ra có điện áp thích hợp)
Khi điện áp lối vào UV = UR2 khi đó lối ra bộ so sánh 1 giữ nguyên trạng thái và
lối ra bộ so sánh 2 sẽ chuyển trạng thái từ +VCC thành –VCC do ∆U = U R 2 − UV = 0, khi
đó lối ra cổng logíc ở mức thấp.
Bộ so sánh 2 ngưỡng được ứng dụng đặt biệt thuận lợi khi cần theo dõi và
khống chế tự động một thông số nào đó của một quá trình giới hạn cho phép đã được
định sẵn (giá trị trong điện áp ngưỡng) hoặc ngược lại không cho phép thông số này
rơi vào vùng giới hạn cấm nhờ có 2 ngưỡng điện áp lối vào tương ứng

19
 Chương 2:

CÁC PHƯƠNG PHÁP BIẾN ĐỔI VÀ TẠO DẠNG XUNG

Như chương 1 chúng ta đã biết về một số loại mạch lọc dùng các phần tử thụ
động LR, RC, LC… với các lối ra trên R, L, C từ các lối ra của mạch lọc và với các
thông số thích hợp. Từ đó ta có thể làm thay đổi các dạng xung lối ra của các mạch
lọc. Ta có các phương pháp biến đổi dạng xung dùng các phần tử tích cực hoặc các
phần tử thụ động như R, L, C.

1. Mạch vi phân

1.1. Định nghĩa và khái niệm

Mạch tích phân là mạch mà điện áp ra u0(t) tỷ lệ với đạo hàm thep thời gian của
điện áp đầu vào ui(t)
d
Ta có u0(t) = k u i (t )
dt

Trong đó k là hệ số tỷ lệ phụ thuộc vào các hệ số của mạch vi phân

Trong kỹ thuật xung mạch vi phân cáo tác dụng thu hẹp độ rộng xung lối vào và
tạo ra các xung nhọn để kích các linh kiện điều khiển hay linh kiện công xuất như
triac
a. Mạch vi phân dùng RC

V0
Vi i R

Hình 2.1: Mạch vi phân dùng RC

Tín hiệu lối vào là vi(t) tuần hoàn với chu kỳ T, tần số góc là ω = 2π T , tín hiệu
lối ra là v0(t)

20
 2 2

Trở kháng của mạch là Z = R 2 + 

1   1 
 = R 1+  
 ωC   ω RC 

1
Khi đó đặt FC = là tần số cắt của mạch
2π RC

vi (t )
Dòng điện trong mạch là i (t ) =
Z

vi (t )
vR (t ) = R.i (t ) =
2
 1 
1+  
 ω RC 

Điện áp lối ra sau khoảng thời gian ∆t là từ t0 đến t1 là

1 dvi (t )
∆v0 (t ) =
 1  dt
2

1+  
 ω RC 

Khi đó ta có lối vào là tín hiệu xung vuông thì lối ra là tín hiệu xung vi phân

vi v0 v0

t t t

A. Tín hiệu vào B. Tín hiệu ra

Các tín hiệu ra v ớ i RC thay đổi

ui
U0

0 t 0 t

Hình 2.2: Tín hiệu lối ra trên mạch vi phân RC

Tín hiệu lối vào là Sin thì tín hiệu lối ra là sin sớm pha 900
vi (t ) = Asin(ω t) thì tín hiệu lối ra là

1 1
v0 (t ) = ω Acos(ωt ) = ω A sin(ωt + 900 )
2 2
 1   1 
1+   1+  
 ω RC   ω RC 

21
 b. Mạch vi phân dùng RL

u0(t)
ui(t)
L

Hình 2.3. Mạch vi phân dùng RL

Tín hiệu lối vào là tín hiệu xoay chiều có tần số góc là ω

 L
Tổng trở của mạch là Z = R 2 + ( ω L ) = R 1 +  ω  trong đó ω L là trở kháng
2

 R
của cuộn cảm
ui
Dòng điện trong mạch là i = , và điện áp lối ra trên cuộn cảm là
Z

L duv (t )
di
u0 = L =  L
2 dt , coi L ω rất nhỏ so với 1 khi đó R 1 +  ω L  ≈ R
dt R 1 +  ω   
R  R
 R

Tính toán ta được điện áp lối ra tỷ lệ vi phân với điện áp lối vào ui(t)
L d L
u0 (t ) = ui (t ) . Trong đó k hệ số tỷ lệ k =
R dt R

Dạng tín hiệu ra như hình 2.2.

22
1.2. Mạch khuếch đại thuật toán vi phân
R2

R1 C
Ui
Iin U0

R3

Hình 2.4. Mạch vi phần dùng khuếch đại thuật toán

Sơ đồ mạch khuếch đại vi phần dùng khuếch đại thuật toán với lối vào đảo,
mạch phân áp vi phân là điện trở R2 và tụ C. Điện trở R1 làm ổn định tổng trở của lối
vào (là điện trở ghép tránh cho nguồn xoay chiều lối vào nối đất vì ở đây lối vào –
của bộ khuếch đại thuật toán được coi là đất ảo). Điện trở R3 có tác dụng bù nhiệt
làm ổn định mạch khuếch đại, thường chọn R2 = R3
Lối vào được đưa tới tụ C tới lối vào đảo của khuếch đại thuật toán, điện trở
R2 lấy tín hiệu hồi tiếp từ lối ra tới lối vào đảo của khuếch đại thuật toán.
Dòng điện lối vào đảo của khuếch đại thuật toán là
dui
Iin = C
dt

U0
Dòng điện hồi tiếp từ lối ra tới lối vào là IR2 = −
R2

Do tính chất của bộ khuếch đại thuật toán điện trở lối vào vô cùng lớn, điện
trở lối ra vô cùng nhỏ nên ta coi dòng lối vào đảo của khuếch đại thuật toán xấp xỉ 0
Áp dụng tính chất dòng điện nút ta có
uur uuur
I in + I R 2 = 0 hay I in − I R 2 = 0 .

du i u dui
Từ đó ta có Iin = IR2 hay C =− 0 ⇒ u0 = − R2C
dt R2 dt

2. Mạch tích phân

2.1. Định nghĩa và khái niệm

Mạch tích phân là mạch mà điện áp ra u0(t) tỷ lệ với tích phân của điện áp vào
ui(t)

23
 u0 = k ∫ ui (t )dt trong đó k là hệ số tỷ lệ phụ thuộc vào mạch

a. Mạch tích phân dùng RC

V0

Vi

Hình 2.5: Mạch RC lối ra trên C

Tín hiệu lối vào là vi(t) tuần hoàn với chu kỳ T, tần số góc là ω = 2π T , tín hiệu
lối ra là v0(t)
2 2

Trở kháng của mạch là Z = R + 

1   1 
 = R 1+ 
2

 ωC   ω RC 

1
Khi đó đặt FC = là tần số cắt của mạch
2π RC

ui (t )
Dòng điện trong mạch là i (t ) =
Z

q (t ) 1 1
u0 (t ) = = i (t ) dt = ui (t )dt
Điện áp lối ra trên tụ là C C  1 
2

RC 1 +  
 ω RC 

Điện áp lối ra thay đổi khoảng thời gian ∆t là

1
u0 (t ) = 2 ∫ u (t )dt
i
 1 
RC 1 +  
 ω RC 

1 1
Khi tần số lối vào fi >> fC hay fi >> ⇒ RC >>
2π RC 2π f i

1
τ = 2π RC là hằng số thời gian của mạch khi đó τ >> = Ti trong đó Ti là chu kỳ tín
fi
hiệu lối vào
Với điều kiện như trên thì tổng trở của mạch Z ≈ R khi đó tín hiệu lối ra của
mạch là

24
 1 1
u0 (t ) =
RC ∫ ui (t )dt với k =
RC

Khi tín hiệu lối vào là xung sin thì tín hiệu lối ra cũng là xung sin và bị trễ pha đi
0
90 .
Khi tín hiệu lối vào là xung vuông thì tín hiệu lối ra là xung tích phân của tín
hiệu lối vào tương ứng với dạng xung phóng nạp cho tụ

ui ui
Ti Ti

A. D ạng xung lối vào

t t
B. D ạng xung lối ra khi τ << Ti

u0 u0

C. D ạng xung lối ra khi τ = Ti/5 t D. D ạng xung lối ra khi τ >> Ti t

Hình 2.6: Dạng tín hiệu vào và ra của mạch tích phân

Trường hợp 1: khi τ << Ti khi đó thời gian phóng nạp cho tụ C là rất nhanh coi
như tức thì dẫn tới tín hiệu lối ra như hình B

Trường hợp 2: khi τ = Ti 5 khi đó tụ C nạp và phóng điện theo hàm exp với biên
độ đỉnh thấp hơn mức bão hòa tín hiệu lối ra như hình C

Trường hợp 2: khi τ >> Ti khi đó tụ C nạp và phóng điện rất chậm điện áp lối
ra thấp theo hàm exp khi đó điện áp tăng dần theo hàm mũ, do thời gian phóng nạp rất
chậm nên hàm exp gần như dạng tuyến tính do đó tín hiệu lối ra như hình D
Do đó với mạch tích phân dùng RC khi chọn các giá trị RC phù hợp ta sẽ được
các dạng xung lối ra khác nhau khi dạng xung lối vào là xung vuông
Trường hợp khi xung vuông lối vào có độ rộng khác nhau thì khi tín hiệu lối ra
trên tụ thực hiện với thời gian nạp lớn hơn thời gian phóng và ngược gại gây ra hiện
tượng điện áp rơi trên tụ tăng hoặc giảm dần

u0
ui
Ti

A. D ạng xung lối vào

t t
B. D ạng xung lối ra

25
 Hình 2.7: Dạng tín hiệu vào và ra của xung xuông có độ rộng xung khác nhau.

b. Mạch tích phân dùng RL

V0
Vi R

Hình 2.8: Mạch tích phân dùng RL

R
Đáp ứng tần số như mạch lọc RC. Tần số cắt của mạch lọc là FC =
2π L

R
L∫
Điện áp lối ra của mạch lọc thông thấp là u0 (t ) = ui (t ) dt

2.2. Các mạch tạo điện áp biến đổi đường thẳng

C

Ic
R1
Ui
Iin U0

R2

Hình 2.9. Mạch tích phân dùng khuếch đại thuật toán điện áp ra biến đổi đường
thẳng
Mạch tích phân dùng khuếch đại thuật toán với phần tử R1 và C, hằng số thời
gian của mach là τ = 2π RC . Ở đây điện trở R2 bù nhiệt cho mạch làm ổ định mạch
khuếch đại, thường R1 = R2

26
 ui
Dòng điện lối vào là I in =
R

du0
Dòng điện trên tụ C là I c = −C
dt
uur uur
Với khuếch đại thuật toán ta có I in + I c = 0 hay Iin - Ic = 0 => Iin = IC

ui du
Do đó ta có
R
= −C 0 ⇒ u0 = − RC
dt
1
∫ ui (t )dt
ở đây k = − RC1 vì mạch tích phân dùng khuếch đại thuật toán với lối vào đảo do
đó tín hiệu lối ra sẽ ngược pha so với tín hiệu lối vào
Nếu tín hiệu lối vào là xung vuông thì tín hiệu lối ra là xung tam giác như dạng
tín hiệu ở hình 2.9.

3. Mạch hạn chế biên độ

+ uR R1 uR uR R1 uR
R
1k
R
1k
-
ui D u0 ui D u0
uR + uR
- +

A. Mạch hạn chế xung dương B. Mạch hạn chế xung âm

+ uR1 R1 uR1
R
1k

uR2 ui D1 D2 u0
uR2
- uR1 u R2
+

C. Mạch hạn chế xung dương , âm

Hình 2.10: Mạch hạn chế biên độ theo sườn dương, âm của tín hiệu
Hình 2.10, a. Khi tín hiệu lối vào có điện áp âm hoặc dương nhưng ui < uR thì
Diode D cấm tín hiệu lối ra bằng tín hiệu lối vào. Khi tín hiệu lối vào có điện áp
dương ui > uR (ui > uR + uD) thì khi đó Diode D thông, điện áp lối ra u0 xấp xỉ với điện
áp uR.
Hình 2.10, b. Khi tín hiệu lối vào có điện áp dương hoặc âm nhưng ui > uR thì
Diode D cấm tín hiệu lối ra bằng tín hiệu lối vào. Khi tín hiệu lối vào có điện áp âm
ui < uR (ui < uR - uD) thì khi đó Diode D thông, điện áp lối ra u0 xấp xỉ với điện áp uR.
Tương tự hình 2.10, c. mạch hạn chế phần dương và âm của tín hiệu.

27
 Chương 3:

CÁC MẠCH DAO ĐỘNG XUNG

1. Các mạch không đồng bộ hai trạng thái ổn định
Các mạch có hai trạng thái ổn định ở đầu ra được đặc trưng bởi hai trạng thái ổn
định bền theo thời gian và việc chuyển nó từ trạng thái này sang trạng thái khác chỉ
xảy ra khi đặt tới lối vào một xung điện áp có biên độ và cực tính phù hợp, đó là
phần tử cơ bản cấu tạo lên bộ nhớ với các số nhị phân 0 hoặc 1

1.1. Trigơ đối xứng (RS) dùng tranzitor

+Ecc
+Ecc Rc Rc
Rc
Rc
R2 R2 R1

R1 Q Q
T1
T2 T1 T2
R3 R4 R3 R4

S R S R

Hình 3.1. Trigơ RS dùng tranzitor

Nguyên lý hoạt động:

Trigơ RS chỉ có 2 trạng thái ổn định bền là T1 mở bão hòa và T2 đóng tương ứng với
lối ra của mạch Q = 1 và Q = 0 , hoặc T2 mở bão hòa và T1 đóng tương ứng với lối ra
của mạch Q = 0 và Q = 1

Các trạng thái còn lại là không xảy ra khi T1 và T2 cùng đóng hoặc mở bão hòa.
T1, T2 không thể cùng đóng do nguồn +Ecc khi đóng mạch sẽ cung cấp 1 điện
ápdương nhất định đến bazơ của T1 và T2 (thông qua trở RC và R2 cho tranzitor T2,
hoặc trở RC và R1 cho tranzitor T1) cùng mở. Do tính chất không đối xứng lý tưởng
của mạch điện, chỉ cần 1 sự chênh lệch nhỏ về dòng điện trên cực bazơ của 2
tranzitor (IB1 ≠ IB2 dẫn đến IC1 ≠ IC2), ví dụ IB1 > IB2 dẫn đến dòng IC1 > IC2 (do IC = β
IB) khi đó sụt áp trên trở tải RC colector của T1 lớn hớn sụt áp trên trở tải RC colector
của T2, qua đường hồi tiếp về từ colector T2 qua R1 tới Bazơ của T1 và từ colector T1
qua R2 tới Bazơ của T2 làm cho T1 càng mở và T2 càng đóng sau một khoảng thời gian
t rất nhỏ nào đó sẽ dẫn tới T1 mở bão hòa và T2 khóa, khi đó mạch ở trạng thái ổn
định bền và khi đó lối ra của mạch là Q = 1 và Q = 0 tương ứng điện áp ra ở colector
của T2 ở mức cao và trên T1 ở mức thấp.

28
Trường hợp ngược lại IB1 < IB2 tương tự như trên ta có T1 khóa và T2 thông bão hòa.
Và lối ra tương ứng của mạch là Q = 0 và Q = 1 , tương ứng điện áp ra ở colector của
T1 ở mức cao và trên T2 ở mức thấp.
Từ phân tích ở trên trong trường hợp số hóa ta có bảng chân lý như sau

Đầu vào Đầu ra

Rn Sn Qn+1 Q n +1
0 0 Qn Qn
1 0 0 1
0 1 1 0
1 1 Trạng thái cấm

1.2. Trigơ Smit dùng IC tuyến tính

Trigor smit dùng IC tuyến tính tương tự như bộ so sánh (khuếch đại thuật toán) có
hồi tiếp dương từ đầu ra tới 1 lối vào so sánh, còn lối vào còn lại được đưa tới lối
vào so sánh thứ 2
a. Trigơ smit lối vào đảo

u
ra

Ura max
uvào u
ra

R1 Uvào đóng Uvào ng ắt

u
vào

R2 -Ura max

Hình 3.2: Sơ đồ và giản đồ xung trigor smit dùng IC tuyến tính

Khi Uvào có giá trị âm lớn tức u- > u+ khi đó lối ra ura = ura max, qua mạch hồi tiếp dương
ura max
tới lối vào không đảo ta có điện áp trên lối vào dương là u+ = R2 = uvào ngắt.
R1 + R2

Tăng dần điện áp uvào cho đến khi uvào < uvào ngắt thì khi đó điện áp lối ra không đổi.
Khi tăng Uvào > u+ = uvào ngắt khi khi đó qua bộ so sánh với lối vào đảo lớn hơn lối vào
thuận dẫn tới lối ra lật trạng thái từ Ura max xuống –ura max và qua mạch hồi tiếp dương
ura max
điện áp trên lối vào thuận là u- = - R1 = uvào đóng.
R1 + R2

29
Tăng tiếp điện áp lối vào khi đó điện áp lối ra sẽ không bị thay đổi ura = -ura max
Khi giảm Uvào từ một giá trị dương lớn cho tới mức uvào >= uvào đóng khi đó mạch vẫn
giữ nguyên trạng thái.
Khi giản tín hiệu lối vào uvào < uvào đóng khí đó điện áp lối vào đảo nhỏ hơn điện áp lối
vào thuận, tín hiệu lối ra sẽ chuyển trạng thái từ ura = ura max thành –ura max
Để mạch ở trạng thái ổn định thì K β >=1 trong đó K là hệ số khuếch đại của bộ
R2
khuếch đại thuật toán và β =
R1 + R2

u ura +ura max

uvào ngắt

0 t
uvào đóng
uvào -ura max

Hình 3.3: giản đồ xung lối ra của trigơ smit dùng IC tuyến tính lối vào đảo
b. Trigơ smit lối vào thuận
u
ra
Ura max

R2
U U
vào ngắt vào đóng
uvào R1 u u
ra vào
-Ura max

Hình 3.4: Sơ đồ và giản đồ xung trigor smit dùng IC tuyến tính

Khi Uvào có giá trị âm lớn tức u+ > u- khi đó lối ra ura = -ura max, qua mạch hồi tiếp
dương tới lối vào không đảo ta có điện áp trên lối vào dương là
ura uv R
= ⇒ uvao = 1 ura . Để lối ra lật trạng thái thì up < 0 tương ứng với uvào ngắt khi đó
R 2 R1 R2
lối ra thay đổi trạng thái từ -ura max thành +ura max thì uvào ngắt tương ứng với up >= 0 tức
là

30
uvao − u p u p − ura ( R1 + R2 )u p − ura max
R1 = R2
max
⇒ uv = khi đó tương ứng với lối vào khóa up = 0. từ
R2

R1
đó ta có uvào khóa = − u
R2 ra max

Tăng dần điện áp uvào cho đến khi uvào < uvào ngắt thì khi đó điện áp lối ra không đổi.
Khi tăng Uvào > uvào ngắt khi khi đó qua bộ so sánh với lối vào đảo lớn hơn lối vào thuận
dẫn tới lối ra lật trạng thái từ -Ura max thành +ura max .
Tăng tiếp điện áp lối vào khi đó điện áp lối ra sẽ không bị thay đổi ura = ura max
Khi giảm Uvào từ một giá trị dương lớn cho tới mức uvào >= uvào đóng khi đó mạch vẫn
giữ nguyên trạng thái.
Khi giản tín hiệu lối vào uvào < uvào đóng khí đó điện áp lối vào đảo nhỏ hơn điện áp lối
vào thuận, tín hiệu lối ra sẽ chuyển trạng thái từ ura = ura max thành –ura max

u ura +ura max

uvào đóng

0 t
uvào
uvào ngắt
-ura max

Hình 3.5: giản đồ xung lối ra của trigơ smit dùng IC tuyến tính lối vào đảo

2. Các mạch không đồng bộ một trạng thái ổn định

Đây là mạch có một trạng thái ổn định bền. Trạng thái thứ 2 của nó chỉ tồn tại trong
một khoảng thời gian nào đó (phụ thuộc vào các tham số hay là các phần tử trong
mạch điện) sau đó nó sẽ quan trở về trạng thái ổn định bền ban đầu

2.1. Đa hài đợi dùng tranzitor

Ecc

Hình 3.6: Sơ đồ mạch đa hài đợi dùng Rc R Rc

transitor và giản đồ xung R1
ura
C

T1 ub1 ub2 T2

R2

uvào

31
Sơ đồ mạch đa hài đợi dùng tranzitor tương tự như trigơ RS dùng transitor ở đây ta
thay điện trở R2 bằng tụ C để đưa thành phần hồi tiếp dương xoay chiều từ colector
của Tranzitor T1 về cực Bazơ của tranzitor T2.
Tại thời điển t = t0 khi không có xung lối vào tác động giả sử tranzitor T2 thông khi đó
qua mạch hồi tiếp R1 về bazơ của T1 làm cho tranzitor T1 cấm
Tại thời điểm t = t1 có 1 xung dương lối vào qua R2 đưa vào cực bazơ của T1 là cho
T1 mở ngay lập tức khi đó điện áp trên colector của T1 chuyển trạng thái từ +Ecc về
xấp xỉ 0V, khi đó qua mạch tích Uvào tx
phân RC làm cho điện áp trên tụ C
bị lật trạng thái từ 0.6V xuống còn t0 t2 t
xấp xỉ -Ecc (do tụ C đang được nạp UB1
đầy điện từ RC qua tụ C và qua BE
của T2 xuống đất khi đó điện áp t

trên tụ xấp xỉ Ecc, do đó khi thay UB2

+0.6V
đổi trạng thái tức là làm thay đổi
t
cực xác định trên tụ). Do đó
-E
Tra
tranzitor T2 cấm và lối ra ở mức
Ura tx
thấp. Tụ C lúc này được nạp điện
từ +Ecc qua R, C qua CE của
tranzitor xuống đất và điện áp trên t0 t1 t2 t
tụ C tăng dần từ -Ecc.
Hình 3.7: Giản đồ xung tín hiệu ra mạch đa hài đợi dùng tranzitor
Điện áp trên tụ tăng dần biến đổi theo hàm mũ
UBE2 = E(1-exp(-t/RC)
Do điều kiện đầu là UB2(t=t1) = -ECC và khi tụ C nạp đến giá trị cực đại là UB2(t= ∞ ) =
ECC.
Điện áp trên tụ tăng dần cho tới khi UBE2 =0.6 V (tranzitor silic) và 0.3 V với (gesmani)
tương ứng với thời điểm t = t2 khi đó tranzitor T2 sẽ mở và qua mạch hồi tiếp R1 từ
colector của T2 sẽ nhanh chóng làm cho T1 cấm và T2 mở bão hòa.
Thời gian kéo dài xung ra là tx = RCln2 = 0.7RC, khi đó mạch sẽ ở trạng thái ổn định
bền và chờ tiếp xung tác động ở lối vào để thay đổi trạng thái tiếp theo ở lối ra.

32
2.2. Đa hài đợi dùng khuếch đại thuật toán
Với mạch khuếch đại thuật toán trên, mạch được cấp nguồn nuôi là ± ECC, khi đó tín
hiệu lối ra là ± Ura max
R
C

R
D U0 U0
C
R2
Ui C2 Ui C2
R1 D
R1
A) B)
E0

Hình 3. 8: Mạch nguyên lý đa hài đợi dùng khuếch đại thuật toánv lối vào – và +
Với sơ đồ hình A. tại thời điểm ban đầu t<t0 Ui = 0, Diode D thông, điện áp trên cực
N nối đất, với trường hợp bỏ qua sụt áp trên Diode, U0 = -Ura max. Qua mạch hồi tiếp
dương R1R2 điện áp lối ra là -Ura max được đưa tới lối vào P khi đó điện áp lối vào là
Up = β U0 = - β Ura max
R1
Với β = đây là trạng thái ổn định bền của mạch đa hài đợi dùng khuếch đại
R1 + R2
thuật toán.
Tại thời điểm t = t1 có 1 xung vuông lối vào qua mạch RC ta có 1 xung nhọn (xung vi
phân) tác dụng tới lối vào P, khi Uvào > β Ura max khi đó lối ra lật trạng thái cân bằng
không bền U0 = Ura max (do UP > U N). Khi đó điện áp trên cực P là Up = β U0 = β Ura max ,
lúc náy tụ C được nạp điện từ lối ra qua RC xuống đất.

33
 Uvào tx

t0 t2 t
Uvào
U B1

t
t
UN ßUra max
U B2
+0.6V
t0 t1 t2 t t
-ßUra max
tx -E
Tra
U0 Ura max
Ura tx

t1 t2
t
-Ura max t0 t1 t2 t

Hình 3.9: Giản đồ xung tín hiệu lối ra mạch đa hài đợi dùng khuếch đại thuật toán
Tụ được nạp điện, khi đó điện áp trên tụ C tăng dần cho đến khi tại thời điểm t = t2
điện áp trên tụ là UC = UN >=UP tại thì điện áp lối ra lật trạng thái U0 = -Ura max, khi đó
tụ C được phóng điện từ C qua R xuống –Ura max, tụ phóng điện cho tới khi điện áp
trên tụ ≈ 0V thì dừng lại (0.3V gecmani, 0.6V silic) do Diode D thực hiện ghim điện
áp ở cực N không âm quá do tụ C phóng điện. Khi này mạch sẽ trở về trạng thái cân
bằng bền.
Độ rộng xung tx = t2 – t1 liên quan đến quá trình phóng nạp điện cho tụ C từ mức 0V
tới β Ura max .
Điện áp trên tụ C là UC = Umax(1-exp(-t/RC))
Thay giá trị UC(t1) = 0 và UC(t2) = β Ura max thay vào phương trình trên ta được
1 R
tx = t2 – t1 =RC ln(1 − ) = RC ln(1 + )
1
β R2

3. Các mạch không đồng bộ hai trạng thái không ổn định

3.1. Đa hài tự dao động dùng tranzitor

Sơ đồ mạch điện như sau:

34
 E cc

R c1 R1 R2 Rc2

+ - - +
u ra1 u ra2
C2 C1

T1 u b1 u b2 T2

Hình 3.10: Sơ đồ nguyên lý độ đa hài tự dao động dùng transistor

Nguyên lý hoạt động:

Thông thường mạch đa hài tự dao động là mạch đối xứng nên hai transistor có cùng
tên, các linh kiện điện trở và tụ điện có cùng một trị số.
Tuy là mạch có các transistor cùng tên và các linh kiện có cùng một chỉ số nhưng các
chỉ số đó không thể giống nhau hoàn toàn do mỗi trở và tụ lại có các sai số khác nhau
dẫn tới việc hai transistor trong mạch dẫn điện không bằng nhau.
Khi cấp nguồn điện sẽ có một transistor dẫn điện mạch hơn và một transistor dẫn
điẹn yếu hơn. Nhờ tác dụng của mạch hồi tiếp dương C2B1 và C1B2 sẽ làm cho
transistor dẫn mạnh hơn tiến dần đến bão hòa, transistor dẫn điện yếu hơn tiến dần
đến cấm hoàn toàn
Giả sử ban đầu transistor T1 đẫn điện mạnh hơn, khi đó tụ C1 được nạp điện từ RC2
qua C1 làm dòng IB1 tăng cao dẫn đến T1 tiến dần đến bão hòa. Khi T1bão hòa, dòng IC1
tăng cao và UC1 = UCE1 sat ≈ 0.2V, Tụ C2 phóng điện từ +C2 qua T1 và R1 về -C2, điện áp
âm trên tụ C2 được đưa vào cực bazơ của transistor T2 làm cho T2 cấm hoàn toàn.
Thời gian cấm của tụ C2 chính là thời gian phóng điện tụ C2 được đưa tới R1, sau khi
tụ xả hết điện thì cực bazơ của T2 được phân cực nhờ điện trở R1 làm cho T2 dẫn
bão hòa khi đó UC2 = UCE2 sat ≈ 0.2V. Do đó dẫn tới tụ C1 phóng điện, tụ phóng điện từ
+C1 qua T2 và R1 về -C1 đưa và cực bazơ của T1 làm cho T1 cấm, khi đó tụ C2 được
nạp điện từ +Ecc qua RC1 , +C2 qua bazơ T2 xuống đất làm cho dòng IB2 tăng lên cao
và T2 bão hòa nhanh.
Thời gian cấm của tụ C1 chính là thời gian phóng điện tụ C1 được đưa tới R2, sau khi
tụ xả hết điện thì cực bazơ của T1 được phân cực nhờ điện trở R2 làm cho T2 dẫn
bão hòa như trạng thái giả thiết ban đầu, hiện tượng này được lặp đi lặp lại tuần
hoàn tự dao động.
Dạng tín hiệu ra ở các chân như sau:

35
 Hình 3.11: Dạng xung ở các lối ra
Xét cực B1 khi T1 bão hòa: UB1 ub1
= 0.6V. Khi T1 cấm C1 phóng 0.8V

điện làm cực B1 có điện áp âm C1 phãng ®iÖn

t
-Ecc
(khoảng – Ecc) và điện áp âm ura1
t1

này tăng dần theo hàm mũ. Ecc

Lối ra khi T1 bão hòa Ura1 =

t
0.2V, T1 cấm Ura1 ≈ +Ecc, ub2
dạng tín hiệu lối ra trên 0.8V

colector của T1 là xung xuông. t

-Ecc C2 phãng ®iÖn

Tương tự T2 ta có Lối ra khi T2 ura1

bão hòa Ura2 = 0.2V, T2 cấm Ecc

Ura2 ≈ +Ecc, dạng tín hiệu lối t

tara trên colector của T2 là xung
xuông.
Dạng xung của 2 lối ra là cùng dạng xung nhưng ngược pha nhau .
Chu kỳ xung lối ra là T = t1 + t2
Trong đó t1 là thời gian tụ C1 phóng điện qua R2 từ điện áp –Ecc lên 0V. Vì tụ C1
phóng điện từ -Ecc lên nguồn +Ecc nên điện áp tức thời của tụ là (lấy mức –Ecc làm
gốc) ta có
t1
−
Uc1(t ) = 2 Ecc.e R2C1

Thời gian t1 để tụ C1 phóng điện từ -Ecc lên 0V là

t1 t1
−
Ecc = 2 Ecc.e R2C1 => e R C = 2
2 1

t1
=> = ln 2 => t1 = ln2*R2C1 = 0.69*R2C1
R2C1

Tương tự thời gian t2 để tụ C2 phóng điện từ -Ecc lên 0V là

t1 = ln2*R1C2 = 0.69*R1C2
Chu kỳ dao động của mạch là
T = t1 + t2 = 0.69( R2C1 + R1C2)
Trong trường hợp mạch đa hài tự dao động có các phần tử đối xứng là

36
R1 = R2 = R; C1 = C2 = C khi đó chu kỳ dao động của mạch là
T = 2*0.69*RC ≈ 1.4RC
Tần số dao động của mạch là:
1 1
f = =
T 0.69( R 2 C1 + R1C2 )

Trong trường hợp mạch đa hài tự dao động đối xứng thì ta có
1 1
f = =
T 1.4 RC

Ví dụ: Thiết kế mạch đa hài tự dao động với các thông số kỹ thuật như sau: Ecc =
12V, dòng điện tải ở cực (dòng bão hòa của transistor) là 10mA, transistor có hệ số
khuếch đại β =100 lần, tần số dao động của mạch là 1KHz, tìm các thông số của
mạch. Giả sử UBE sat = 0.6V, UCE sat = 0.2V.

3.2. Đa hài tự dao động dùng khuếch đại thuật toán

Sơ đồ mạch như sau:
Hình 3.12: Sơ đồ mạch đa hài tự dao động dùng khuếch đại thuật toán
Nguyên lý hoạt động
R
Giả sử trạng thái lối ra ban đầu là ura = u ra max khi
ura max C N
đó điện áp trên cực P là u P = R1 tụ điện C u
R1 + R2 ra

sẽ được nạp điện từ u ra max qua R, C xuống đất, P

điện áp trên tụ C tăng dần, khi điện áp trên tụ C R2
tăng đến mức uC = uN > uP khi đó lối ra bộ khuếch R1
đại thuật toán sẽ bị lật trạng thái từ ura = u ra max
sang ura = -u ra max = u ra min , điện áp trên cực P là
ura max
uP = − R1 khi đó tụ C lại phóng điện từ C qua R đến -u ra max Tụ phóng điện và
R1 + R2
điện áp trên tụ giảm dần, khi điện áp trên tụ uC = uN < uP khi đó lối ra của bộ khuếch
đại thuật toán sẽ lật trạng thái từ ura = -u ra max sang ura = u ra max trở về trạng thái ban
đầu và tự tiếp tục mạch sẽ tự dao động.

37
Dạng xung ra như sau: UN
Ura max
Ung¾t
Hình 3.13: Dạng tín hiệu ra mạch đa
hài tự dao động dùng khuếch đại
U®ãng
thuật toán
UP -Ura max
Chọn Ura max = Ura min = Umax khi đó Ung¾t

ßUra max
Uđóng = -βUmax ; Ungắt = βUmax t1 t2 t3 t
-ßUra max
U®ãng
R1
với β = là hệ số hồi tiếp
R1 + R2
Ura
dương của mạch dao động.
Ura max
Điện áp UN = UC là điện áp biến thiên
0 t1 t2 t3 t
theo thời gian khi tụ phóng và nạp -Ura max
t
điện từ Umax hoặc -Umax qua điện trở Tra
R, các khoảng thời gian 0 ÷ t1, t1 ÷ t2,
...phương trình điện áp trên tụ điện là
dU N U −U N U −U N
= ± max {do UN = icdt/C => ic = C.UN/dt và iR = ± max }
dt RC R

Với điều kiện ban đầu UN (t = 0) = Uđóng = -βUmax ,

Khi đó phương trình trên có nghiệm là:
t
UN(t) = Umax[1 – (1 + β exp(- )]
RC

UN sẽ đạt tới ngưỡng lật của trigơ smit sau một khoảng thời gian:

1 + β  2R
τ = RC ln   = RC ln(1 + 1 ) (1)
1 − β  R2

Khi đó chu kỳ (T) của dao động được xác định bởi
2 R1
T = 2τ = 2 RC ln(1 + ) (2)
R2

Nếu chọn R1 = R2 ta có T ≈ 2.2RC

Tức là chu kỳ dao động chỉ phụ thuộc vào các thông số của mạch ngoài R1, R2 (mạch
hồi tiếp dương) và R, C (mạch hồi tiếp âm)
Công thức (1), (2) các xxịnh các tham số cơ bản của mạch về chu kỳ dao động của
mạch và hằng số thời gian τ .

38
Nếu mạch phức tạp cần có độ ổn định cao và khả năng điều chỉnh tần số ra người ta
sử dụng các mạch phức tạp hơn:
Ví dụ như khi cần có dạng xung lối ra không đối
R” D2
xứng, sơ đồ dưới đây tạo ra được mạch phóng
nạp không đối xứng giữa R’ và R” với R’ ≠ R” R’ D1
Với hằng số thời gian là:
C N
2 R1 2R
τ 1 = R ' C ln(1 + ) và τ 2 = R " C ln(1 + 1 ) u
R2 R2 ra

2 R1 P
Do đó T = τ 1 + τ 2 = C ( R '+ R ") ln(1 + )
R2
R2
R1
Khi đó bằng cách thay đổi R’ và R” thích hợp ta
thu được tín hiệu lối ra có độ rộng xung phù hợp
so với tín hiệu chúng ta mong muốn.
Nếu muốn xung ra có chu kỳ không đổi thi ta thay đổi các hệ số R’ và R” tỷ lệ với
nhau, tức là khi ta thay đổi tăng R’ lên một lượng là K thì tương ứng ta giảm R” cũng
một lượng là K do đó R’ + R” sẽ không đổi
Ura Uc(t)
UN
Umax

τ1 τ2

4. Dao động Blocking

Blocking là một bộ khuếch đại đơn hay đẩy kéo, có hồi tiếp dương mạnh qua một
biến áp xung, nhờ đó tạo ra các xung có độ rộng hẹp (cỡ 10-3 – 10-6s) và biên độ lớn.

39
 - Ecc
D1 D2
+ +
UB Rt
ωB ωt
- -
RB ωk R1
- C
+ Tr
R

T
Cg

Blocking thường được dùng để tạo ra các xung điều khiển trong các hệ thống số,
blocking có thể làm việc ở các chế độ khác nhau: chế độ tự dao động, chế độ đợim
chế độ đồng bộ hay chế độ chia tần
Nguyên lý làm việc bộ Blocking tự dao đồng gồm có một transistor mắc emiter chung
với biến áp xung Tr có 3 cuộn dây là ωk (sơ cấp) và ωt và ωB (thứ cấp)

Quá trình hồi tiếp dương thực hiện từ ωk qua ωB nhờ cực tính ngược nhau của
chúng. Tụ C và điện trở R để hạn chế dòng điện qua cực Bazơ. Điện trở R tạo dòng
phóng điện cho tụ C (lúc T khóa). Diode D1 để loại bỏ xung cực tính âm trên trở tải
Rt sinh ra khi transistor chuyển chế độlàm việc từ mở sang khóa. Mạch R1 và D2 bảo
vệ transistor khỏi bị quá áp. Các hệ số biến áp xung là nB và nt được xác định bởi công
thức sau:
ωk ωk
nB = và nt =
ωB ωt

- Quá trình dao động xung liên quan tới thời gian mở và được duy trì ở trạng thái bão
hòa của transistor (nhờ mạch hồi tiếp dương R, C). Kết thúc việc tạo xung là lúc
transistor kết thúc trạng thái bão hòa và chuyển đột biến về trạng thái khóa nhờ mạch
hồi tiếp dương.
+ Trong khoảng thời gian 0 < t < t1, Transistor cấm do điện áp nạp trên tụ C: Uc > 0;
Tụ C phóng điện qua mạch ωB  C  R  RB  -Ecc, đến lúc t1 thì Uc = 0V

+ Trong khoảng t1 < t < t2 khi Uc chuyển qua trạng thái giá trị 0 khi đó xuất hiện quá
trình đột biến Blocking thuận nhờ hồi tiếp dương qua ωB , làm cho transistor mở
trạng thái bõa hòa

40
+ Trong khoảng t2 < t < t3, transistor T ở trạng thái bão hòa sâu, điện áp trên cuộn sơ
cấp ωk gần bằng trị số Ecc đó là giai đoạn đỉnh của xung, khi đó có sự tích lũy năng
lượng từ trong các cuộn dây của biến áp, tương ứng điện áp hồi tiếp qua ωB là

Ecc Ecc
U ωB = Và điện áp trên cuộn tải là U ωt =
nB nt
Khi đó tốc độ thay đổi của dòng colector của transistor T giảm nhỏ do đó sức điện
động cảm ứng trên ωk , ωB giảm làm dòng cực bazơ iB giảm theo, do đó làm giảm
mức bão hòa của transistor, đồng thời tụ C được iB nạp qua T, R, C, ωB và đất khi đó
iB giảm tới trị số giới hạn iB = iBbh = iCbh/ β do đó xuất hiện quá trình hồi tiếp dương
theo hướng ngược lại (quá trình blocking ngược). Transistor T thoát khỏi trạng thái
bão hòa và iC, iB, ... đưa transistor T về trạng thái cấm dòng iC = 0. Tuy nhiên do
quán tính của cuộn dây trên cực colector của transistor T xuất hiện một sức điện
động tự cảm chống lại sự giảm đột ngột của dòng điện, dođó hình thành một mức
điện áp âm có biên độ lớn (xấp xỉ -Ecc) đó chính là quá trình tiêu tán năng lượng từ
trường đã tích lũy từ trước. Nhờ có dòng điện thuận từ D2, R1, lúc này cuộn ωt có
cảm ứng điện áp âm làm diode D1 cấm, do đó mạch ωt , D1, Rt không ảnh hưởng đến
hoạt động của mạch. Tụ C phóng điện và duy trì transistor T khóa có tới khi Uc = 0V
sẽ lặp lại nhịp làm việc mới.

41
 uC t1 t2 t3 t4 t5 t6

Độ rộng xung Blocking tính được là: 0 t

β .Rt Ecc -
Tx = t3 – t1 = (R +rv).C.ln( )
nB ( Rt + rv )
(1) uB

Trong đó rv là điện trở của transistor lúc

0 Ecc t
mở
nB
Rt = nt2Rt là trở tải phản ảnh về mạch ut
Ecc
cực colectơ (mạch sơ cấp) nt

β là hệ số khuếch đại dòng tĩnh T. 0 t

uc
C n¹p C phãng
Thời gian hồi phục t4 ÷ t6 do thời gian
phóng điện của tụ quyết định và được 0
iB iBbh t
xác định bởi: iM

thph = t6 – t4 = C.RB.ln(1 +1/nB) (2)

0 t
Nếu bỏ qua các thời gian tạo sườn
trước và sườn sau của xung thì chu kỳ xung
Tx ≈ tx + thph (3)
và tần số của dãy xung là:
1
f =
t x + thph

42
5. Mạch tạo xung tam giác

5.1. Vấn đề chung

Xung tam giác được sử dụng phổ biến trong các hệ thống điện tử, thông tin, đo
lường hay tự động điều khiển làm tín hiệu chuẩn hai biên độ và thời gian có vai trò
không thể thiếu được hầu như trong mọi hệ thống hiện đại

U max

K
U0
tq t ng
0
T t

Hình trên đưa ra dạng xung tam giác lý tưởng với các tham số chủ yếu như sau:
- Biên độ cực đại Umax
- Mức một chiếu ban đầu u(t = 0) = U0
- Chu kỳ lặp lại T với xung tuần hoàn. Thời gian quét thuận tq, thời gian quét ngược
tng.
Thông thường tng >> tq.
du
Tốc độ quét thuận là K = , hay độ nghiêng của đường quét.
dt

Để đánh giá chất lượng u thực tế s với lý tưởng có hệ số không đường thẳng ε
được định nghĩa là:
du du
(t ≈ 0) − (t = tq ) u '(0) − u '(t )
ε = dt dt = q
du u '(0)
(t ≈ 0)
dt

Ngoài ta còn có một số tham số khác như:

U max U max
Tốc độ quét trung bình: KTB = t , và hiệu suất năng lượng η = E
q nguon

η
Từ đó ta có hệ số phẩm chất của u là Q = .
ε

43
Nguyên lý tạo xung tam giác dựa trên việc sử dụng quá trình nạp hay phóng điện của
tụ điện qua một mạch nào đó, khi đó quan hệ dòng điện và điện áp trên tụ biến đổi
theo thời gian là:
duc (t ) 1
ic(t) = C hay uc (t ) = ∫ ic (t )dt
dt C

trong điều kiện C là một hằng số, muốn quan hệ uc(t) tuyến tính cần thỏa mãn điều
kiện ic(t) là một hằng số, hay sự phụ thuộc của điện áp theo thời gian càng tuyến tính
thì dòng điện phóng hay nạp cho tụ càng ổn định
- Có 2 dạng điện áp cơ bản là: thời gian quét thuận t q, u tăng tuyến tính dạng đường
thẳng nhờ quá trình nạp cho tụ từ nguồn một chiều nào đó và trong thời gian quét
ngược tng, u giảm đường thẳng nhờ quá trình phóng điện của tụ qua một mạch tải.
Với mỗi dạng trên có các yêu cầu khác nhau để đảm bảo tng >> tq, với dạng tăng
đường thẳng cần nạp chậm phóng nhanh, hoặc dạng giảm đường thẳng cần nạp
nhanh phóng chậm.
- Việc điều khiển tức thời các mạch phóng nạp cho tụ thường sử dụng các khóa
điện tử transistor hay IC đóng mở theo nhịp điều khiển từ ngoài. Trên thực tế để ổn
định cho dòng nạp nay phóng điện cho tụ cần có một khối tạo nguồn dòng để nâng
cao chất lượng xung tam giác.
Về nguyên lý có 3 phương pháp cơ bản để tạo xung tam giác lối ra như sau:

• Dùng mạch tích phân đơn giản

Gồm một mạch RC đơn giản để nạp điện cho
Rn K
tụ từ nguồn E. Quá trình phóng, nạp được một
iphg
khóa điện tử K điều khiển. Khi đó Umax << E. Do + in
E
- Rt
đó hệ số phẩm chất của mạch thấp vì hệ số phi C

U max
tuyến tỷ lệ với Umax/E: ε =
E

Nếu sử dụng phần tăng đường thẳng ta có uc(t) = E[1 – exp(-t/RnC)] với Rn >>
Rphóng.C
• Dùng một phần tử ổn định dòng
Rn K
Kiểu thong số có điện trở phụ thuộc vào điện
áp đặt vào trên nó Rn = f(URn) làm điện trở nạp + in iphg
E
cho tụ C. Để giữa dòng nạp không đổi thỉ điện - C Rt

trở giảm khi điện áp trên nó giảm khi đó

44
 U max
ε= với Etd = inạpRi.
E td

Ri là điện trở trong của nguồn dòng nên khá lớn vậy E td lớn và cho phép nâng cao Umax
với một mức méo phi tuyến cho trước.

• Thay thế nguồn E cố định ở đầu vào bằng một nguồn biến đổi
e(t) = E + K(UC – U0) R

Hay e(t) = E + KΔUC + in

E
-
de(t ) +
Với K là một hằng số tỷ lệ bé nhơn 1. K = K UC K 1
dU C - C

Nguồn bổ xung KΔUC bùu lại mức giảm của

dòng nạo nhờ một mạch khuếch đại có hồi tiếp thay đổi theo điện áp trên tụ U C. Khi
đó mức méo phi tuyến được xác định bởi:
U max
ε= (1 − K )
E

Giá trị này thực tế nhỏ vì K ≈ 1, nên (1 – K) rất bé nên có thể lựa chọn được U max
lớn xấp xỉ E làm tăng hiệu suất của mạch mà ε vẫn nhỏ.

5.2. Mạch ổn dòng cơ bản

Với sơ đồ trên, Transistor (silic) được phân áp ổn định bở IC Vcc
RB Rtai
Diode zener Dz, khi đó ta có VB = VZ = hằng số
Do đó ta có VE = VZ – VBE = VZ – 0.6V = hằng số Vz

Khi đó dòng qua RE sẽ cố dịnh với dòng: Dz RE

VE
IE = , và dòng điện đi qua trở tải xấp xỉ dòng IE, IE ≈ IC
RE

Khi muốn thay đổi dòng qua trở tải Rtai ta chỉ cần thay đổi giá trị RE.
Ngoài ra người ta có thể sử dụng mạch phân áp làm nguồn dòng như sau:

45
 Vcc
IC V cc
R1 Rtai IE
RE
Dz

P
Vz

RE
R2 RB
R tai

5.3. Mạch tạo xung tam giác dùng transistor.

Hình dưới đây đưa ra các sơ đồ tạo xung tam giác dùng transistor đơn giản.
a. Với hình a.
+E
Ban đầu khi UV = 0, transistor T mở bão
RB R
hòa nhờ được phân áp bởi điện trở RB từ
cực Bazơ lên nguồn +E. Khi đó điện áp
ura
lối ra Ura = UC = UCEbh ≈ 0V. Uvào
C
Cg uB
Khi có xung vuông lối vào với cực tính T

âm qua mạch C1RB tạo thành mạch vi A)

phân âm khi đó đưa điện áp xung vi phân
âm trên tụ C tới cực Bazơ của transistor T làm transistor T cấm, làm cho tụ C được
nạp điện. Tụ C được nạp điện từ nguồn +E qua R làm cho điện áp trên tụ tăng dần:
t
U C (t ) = E (1 − exp(- ) khi đó điện áp ra là Ura(t) = UC(t) gần đúng bậc nhất với dạng
RC
đường thẳng theo t. Hệ số phi tuyến là:
i0 − i (tq ) Um
ε= = (1)
i0 E

E E −Um
Với i0 = và iq (t ) = là dòng nạp lúc đầu và cuối cho tụ C.
R E

Khi hết xung điều khiển tức xung vi phân dương hoặc không có xung lối vào điều
khiển làm transistor T ở trạng thái cấm. Tụ C phóng điện nhanh ra colector và emitor
của transistor T (vì RCE <<) nên Ura = UC ≈ 0 trở về trạng thái ban đầu của mạch.
Từ biểu thức sai số (1) trên ε ta thấy muốn sai số bé cần chọn nguồn E lớn và biên
độ ra của xung tam giác Um nhỏ. (đó chính là nhược điểm lớn của mạch tạo xung
đơn giản)

46
 b. Với hình b.
Transistor T2 mắc kiểu bazơ chung có +E
tác dụng như một nguồn ổn dòng (có R2 RE
bù nhiệt nhờ dòng ngược qua diode RB

zenor) cung cấp dòng IE2 ổn định nạp T2

D
cho tụ trong thời gian có xung vuông
Ura
cực tính âm điều khiển làm transistor Uvào
C
T1 khóa, với điều kiện gần dùng dòng Cg uB T1
colector transistor T2 không đổi thì ta có
B)
tq
I C2
U C (t ) = 1
C ∫ IC2 dt =
0
C
t là quan hệ bậc

nhất theo thời gian t.

Sơ đồ mạch trên cho phép tận dụng toàn bộ nguồn E tạo xung tam giác với biên độ
nhận được là UC ≈ E.
Khi có tải Rt mắc song song trực tiếp với tụ C thì có hiện tượng phân dòng qua Rt và
khi đó UC sẽ giảm và do đó sai số ε tăng.
Để có thể sử dụng tốt cần nang cao giá trị trở Rt hay là giảm ảnh hưởng của Rt đối
với lối ra của sơ đồ.
c. Với hình c.
Transistor T1 là phần tử khóa thường mở nhờ điện trở RB và transistor T1 chỉ cấm khi
có xung vuông cực tính dương điều khiển ở lối vào.
Transistor T2 là phần tử khuếch đại đệm chế độ đóng mở (K < 1).
Ban đầu UV = 0 transistor -E
D
T1 mở bão hòa nhờ điện trở N
- +
- +
RB C0
RB phân cực cho transistor.
R2
Diode D thông qua R có Ura
M
dòng I0 ≈ E/(R + RD) khi đó T2
điện áp trên tụ C là UC = Uvào
C -

UCEbh≈0 qua transistor T2 ta Cg T 1 RE

+

thu được tín hiệu lối ra là C)

Ura ≈ 0. Tụ C0 được nạp
điện từ đất qua RE qua C và diode D kshi đó điện áp trên tụ là UN – UE2 ≈ E với cực
tính âm.

47
Trong thời gian có xung lối vào transistor T1 bị cấm, tụ C được nạp điện qua R và D
làm điện thế tại trên cực Bazơ của transistor T2 (điểm m) âm dần do đó làm cho T2
mở lớn dần đạt mức gần giá trị bão hòa. Gia số ΔUC qua transistor T2 và qua tụ C0 có
điện dung lớn gần như đưa toàn bộ về điểm N bù thêm với giá trị sẵn có tại N (đang
giảm theo quy luật dòng nạp) giữ ổn định dòng trên điện trở R nạp cho tụ C.
Chú ý: với dòng hồi tiếp từ lối ra qua C0 về có trị số bằng E/R thì khi đó không còn
dòng qua diode D dẫn tới trạng thái cân bằng động. Nguồn E dường như cắt khỏi
mạch và C được nạp nhờ điện thế E được nạp trước trên tụ C0

48
5.4. Mạch tạo xung tam giác dùng vi mạch khuếch đại thuật toán.
a. Sơ đồ 1: (cấp nguồn ±Ecc cho vi mạch)
Xây dựng trên cơ sở khếch đại lối vào đảo trong đó R C
-
thành phần hồi tiếp là tụ C. Điện áp lối ra được cho Uvao

bởi phương trình sau: + Ura

QC (t ) 1 t
U ra (t ) = = [ ∫ iC (t )dt + Q0 ] (1)
C C 0

Với Q0 là điện tích trên tụ tại thời Uvao

điểm t = 0.
t
U vao (t )
Với iC(t) = − do đó ta có
R Ura

điện áp lối ra (Ura) là

t
t
1
RC ∫0
U ra (t ) = − U vao (t )dt + U ra 0
(2)

Thành phần Ura0 xác định từ điều kiện ban đầu của tích phân:

Ura0 = Ura(t=0) = Q0/C (3)

Nếu lối vào Uvao là một xung vuông có giá trị điện áp không đổi trong khoảng 0 ÷ t thì
Ura(t) là biến thiên điện áp dạng đường thẳng.

1
U ra = (− U vao )t + U ra 0 (4)
RC

Độ chính xác của phương trình trên phụ thuộc vào giả thiết U0 ≈ 0 hay dòng điện
đầu vào IC gần bằng 0.

Với các vi mạch chất lượng cao đảm bảo điều kiện dòng lối vào IC khá tốt: Ivào IC =
0.

b. Sơ đồ 2:

- Khi có xung điều khiển cực tính dương lối vào làm transistor T mở bảo hòa, khi đó
làm tụ phóng điện qua RCE của transistor xuống đất trong khoảng thời gian t0 (t0 < tng)
với tng = tx vào do khi đó transistor T thông bão hòa.

49
- trong khoảng thời gian tq (tức tng vào) không có xung điều khiển dương lối vào khi đó
transistor T ở trạng thái cấm IC khuếch đại thuật toán làm việc ở chế độ tuyến tính
nếu U0 = 0V thì
R2
R1
-
UP = UN = UC (5) +E0 N
P + Ura
Xác định quy luật biến đổi hàm UC(t), từ đó đưa +E R3 R4
ra điều kiện để lối ra biến đổi tuyến tính. C
Uvao RB
T
Phương trình dòng điện tại điểm N với mạch
hồi tiếp âm là:

E 0 −U N U N − U ra R1 + R2 R
= => U ra = U C − E0 2 (6)
R1 R2 R1 R1

Phương trình dòng điện tại điểm P với mạch hồi tiếp dương là:

E 0 −U C dU C U C − U ra
=C + (7)
R3 dt R4

Từ phương trình (6), (7) ta có UC(t) là:

dU C U C  1 R  1 E R 
+  − 2  =  − E0 2  (8)
dt C  R3 R1 R4  C  R3 R1 R4 

 1 R 
Khi đó tính chất biến đổi của UC phụ thuộc vào hệ số  − 2 
 R3 R1 R4 

R1 R4
- Nếu R3 > đường UC(t) có dạng đường cong lồi
R2

R1 R4
- Nếu R3 < đường UC(t) có dạng đường cong lõm
R2

R2 R4
- Khi = thì khi đó UC(t) phụ thuộc bậc nhất vào t.
R1 R3

1 E R 
Khi đó ta có U C (t ) =  − E 0 2  t (9)
C  R3 R1 R4 

50
- Nếu chọn R1 = R3, R2 = R4 khi Uvao

đó ta có:
t
1
U C (t ) = ( E − E0 ) t (10) UC
CR 3

Từ biểu thức (10) ta có t

Ura
- Nếu E > E0 ta có điện áp
lối ra tăng theo đường thẳng Ura max

- Nếu E < E0 ta có điện áp t

lối ra giảm theo đường thẳng Ura min

- Nếu chọn E0 = 0 ta nhận

được xung tam giác có cực tính dương. Nếu chọn E0 là một nguồn điều chỉnh được
thì Ura có dạng hai cực tính với biên độ gần bằng 2Ecc.

Thực tế thường chọn E = Ecc và E0 lấy từ Ecc qua mạch phân áp.

Biên độ cực đại trên tụ được xác định bởi

1
U C max = ( E − E0 )t q
CR 3

c. Tạo xung vuông và tam giác

R2
R1 R C
+ -
- U ra 1 U ra 2
+

\Người ta có thể tạo đồng thời một xung vuông và một xung tam giác nhờ ghép nối
tiếp một bộ tích phân sau một trigơ smit.

Bộ tích phân IC2 lấy tích phân điện áp ổn định trên lối ra 1 (Ura1) trên trigơ smit. Khi
Ura2 đạt ngưỡng lật của trigơ thì điện áp ra của nó đổi dấu đột biến do đó Ura2 đổi
ngưỡng quét ngược lại. quá trình thực hiện tiếp diễn cho tới khi đạt ngưỡng lật thứ
2 của trigơ smit và sơ đồ quay trở về trạng thái dao động tạo xung ban đầu.

51
Tần số dao động của mạch phụ thuộc vào R và C.

Giá trị ngưỡng điện áp lật trạng thái của trigơ smit được xác định bởi:

R1
Ura2 = U ra1 max (11)
R2

Ura1 max là điện áp ra cực đại của IC1.

Chu kỳ dao động của mạch là

R1
T = 4 RC (12)
R2

52
 Chương 4:

VI MẠCH ĐỊNH THỜI 555, DAO ĐỘNG TÍCH THOÁT DÙNG UJT
1. Sơ đồ chân và cấu trúc 555

1.1. Sơ đồ chân IC 555

GND 1 8 +Vcc

Trigger 2 7 Discharge
555
Output 3 6 Threshold

Reset 4 5 Control
Voltage

1.2. Sơ đồ cấu trúc IC 555

Chân 1: GND nối đất

Chân 2: Trigger Input (lối vào thay đổi trạng tái xung lối ra)
Chân 3: Output Lối ra
Chân 4: Reset (phục hồi lại trang thái hoạt động IC555)
Chân 5: Control Voltage (điều khiển điện áp)

53
Chân 6: Threshold (thềm ngưỡng lật trạng thái lối ra out)
Chân 7: Dirchage (điều khiển phóng nạp điện tụ
Chân 8: Vcc nguồn cung cấp (nguồn dương)

1.3. Nguyên tắc hoạt động các chân IC555

Về cơ bản, 555 gồm 2 mạch so sánh điều khiển trạng thái của FF, từ đó điều
khiển transistor cho phép tụ xả điện (Discharge)
Cấu trúc phân áp IC 555 gồm 3 điện trở có giá trị 5KΩ được mắc nối tiếp với
nhau lên nguồn cung cấp và xuống đất, đầu ra lầy trên các điện trở tương ứng với
nhau có giá trị điện áp chuẩn là 1/3Vcc và 2/3Vcc
2 bộ khuếch đại thuật toán có chức năng so sánh với lối vào dương và âm
được nối với điện áp chuận tương ứng là 1/3Vcc và 2/3Vcc, lối vào còn lại được lấy
từ lối vào chân (2) và chân (6). Lối vào chân (2) được đưa tới lối vào âm của bộ so
sánh 1, còn lối vào dương của bộ so sánh 1 được nối với điện áp chuẩn 1/3Vcc. Lối
vào chân (6) được đưa tới lối vào dương của bộ so sánh 2, còn lối vào âm của bộ so
sánh 2 được nối với điện áp chuẩn 2/3Vcc.
Chú ý: khi thực hiện mạch dao động dùng IC555 không bao giờ thực hiện cùng
lúc điện áp lối vào chân (2) < 1/3Vcc và điện áp lối vào chân (6) >2/3Vcc.
Chân 2: TRIGGER (kích khởi), điểm nhạy mức với 1/3VCC . Khi điện áp ở
chân này dưới 1/3 Vcc thì ngõ ra Q của FF xuống [0], tạo ra chân 3 tạo một trạng
thái cao. Khi điện áp lối vào chân (2) có giá trị nhỏ hơn 1/3Vcc tương ứng lối ra bộ so
sánh thứ 1 ở mức cao tác dụng tới lối vào set của triggơ RS khi đó lối ra Out ở mức
cao. Khi điện áp lối vào chân (2) lớn lơn 1/3Vcc khi đó lối ra bộ so sánh 1 ở mức
thấp tương ứng với chân S của triggơ RS ở mức thấp và phụ thuộc lối vào R của
triggơ RS mà lối ra Out ta được ở trạng thái nhớ (lối ra ở mức cao) hoặc trạng thái
xóa (lối ra ở mức thấp).
Chân 6: Threshold (ngưỡng) điểm nhạy mức với 2/3Vcc . Khi điện áp ở chân
này > 2/3Vcc . FF Reset làm cho chân 3 ở trạng thái thấp. Khi điện áp lối vào chân
(6) có giá trị nhỏ hơn 1/3Vcc tương ứng lối ra bộ so sánh thứ 2 ở mức thấp tác dụng
tới lối vào clear của triggơ RS khi đó lối ra Out phụ thuộc lối vào S của triggơ RS mà
lối ra Out ta được ở trạng thái nhớ (lối ra ở mức thấp) hoặc trạng thái set (lối ra ở
mức cao). Khi điện áp lối vào chân (6) lớn lơn 1/3Vcc khi đó lối ra bộ so sánh 2 ở

54
mức cao tương ứng với chân R của triggơ RS ở mức cao do đó lối ra Out ở mức
thấp.
Mạch FF – RS là loại mạch lưỡng ổn kích một bên. Khi chân S ở mức cao thì

điện áp này kích cho lối ra Q lên mức cao và lối ra Q xuống mức thấp. Khi châp S ở
mức cao xuống mức thấp thì FF – RS không đổi trạng thái tương ứng chân R đang ở
mức thấp. Khi chân R (clear) ở mức cao thi điện áp này kích cho FF – RS đổi trạng

thái mức cao sang trạng thái mức thấp khi đó lối ra Q xuống mức thấpvà lối ra Q lên
mức cao. Khi chân R xuống mức thấp tương ứng S ở mức thấp khi đó FF – RS ở
trạng thái nhớ và giữ nguyên trạng thái của mạch.
Chân 3: OUTPUT (ra) thường ở mức thấp và chuyển thành mức cao trong
khoảng thời gian định thì. Vì tầng ra tích cực ở cả 2 chiều, nó có thể cấp hoặc hút
dòng đến 200mA
Chân 4: RESET khi điện áp ở chân này nhỏ hơn 0,4V: chu kỳ định thì bị ngắt,
đưa 555 về trạng thái không có kích. Đây là chức năng ưu tiên để 555 không thể bị
kích trừ khi RESET được giải phóng (>1,0V). Khi không sử dụng nối chân 4 lên Vcc.
Chân 5: Control Voltage (điện áp điều khiển), bên trong là điểm 2/3Vcc. Một
điện trở nối đất hoặc điện áp ngoài có thể được nối vào chân 5 để thay đổi các điểm
tham khảo (chuẩn) của comparator. Khi không sử dụng cho mục đích này, nên gắn 1
tụ nối đất = 0.01µF cho tất cả các ứng dụng nhằm để lọc các xung đỉnh nhiễu nguồn
cấp điện.
Chân 7: Discharge (Xả) cực thu của transistor, thường được dùng để xả tụ
định thì. Vì dòng collector bị giới hạn, nó có thể dùng với các tụ rất lớn (>1000µF)
không bị hư.
Chân 8: VCC điện áp cấp nguồn có thể từ 4,5 đến 16V so với chân đất. Việc
định thì tương đối độc lập với điện áp này. Sai số định thì do thay đổi nguồn điện
tiêu biểu < 0.05% /V

2. Mạch đa hài dùng IC555

Sơ đồ mạch như sau:

55
 Vcc
R1 4 8
3 out
7
6 555
R2

2 5
1
C
0.01μF

Đa hài tự dao động tạo xung vuông.

Trong mạch trên chân ngưỡng (6) được nối với chân nhớ (2), và 2 chân này có chung
1 điện áp trên tụ là UC. Để so với điện áp chuẩn 1/3 Vcc và 2/3Vcc của 2 bộ so sánh
1 và 2 ở lối vào của IC555.
Tụ 0.01 µF nối chân 5 với đất để lọc nhiễu tần số cao có ảnh hưởng đến điện áp
chuẩn lối vào 2/3Vcc.
Chân 4 được nối lên nguồn Vcc để không sử dụng chức năng Reset IC555.
Chân 7 được nối với điện trở R1 và R2 để tạo đường phóng nạp cho tụ.
Chân 3 có dạng xung vuông, có thể nối qua trở với Led chỉ thị có xung ra (với điều
kiện tần số dao động mạch < 20 Hz) do tần số cao thì không quan sát được đền Led
sáng tối.
Nguyên lý hoạt động của mạch:

Khi mới đóng điện, điện áp trên tụ C là UC = 0 V tương ứng với điện áp chân 2 và
chân 6 bằng 0V (U2(-) < 1/3Vcc, U6(+) < 2/3Vcc) qua 2 bộ so sánh IC555 lối ra Out ở
mức cao(xấp xỉ Vcc), khi đó transistor chân 7 ở trạng thái cấm và tụ C được nạp
điện. Tụ được nạp điện từ Vcc qua R1 qua R2 và qua C xuống đất, điện áp trên tụ C
tăng dần với hằng số thời gian nạp là:

τnạp = (R1 + R2)C (1)

Điện áp trên tụ tăng dần UC = Vcc(1 – exp(-t/τnạp))

Khi điện áp trên tụ tăng đến mức ≥ 1/3 Vcc (và < 2/3Vcc) thì khi đó điện áp trên chân
2 của bộ so sánh thứ 1 (U2(-) > 1/3 Vcc) và bộ so sánh 2 với (U6(+) < 2/3Vcc) lối ra ở
trạng thái nhớ Out ở mức cao.

56
Khi điện áp trên tụ tăng đến mức ≥ 2/3 Vcc thì khi đó điện áp trên chân 2 của bộ so
sánh thứ 1 (U2(-) > 1/3 Vcc) và bộ so sánh 2 với (U6(+) > 2/3Vcc) lối ra đổi trạng thái
từ lối ra Out (3) ở mức cao sang lối ra Out (3) ở mức thấp (tương ứng 0V). Lúc này
transistor ở chân 7 chuyển sang trạng thái mở bão hòa và điện áp chân 7 xấp xỉ 0V và
tụ C lúc này bắt đầu phóng điện, tụ phóng điệ từ C qua R2 và qua chân 7 và transistor
trong IC555 xuống đất với hằng số thời gian là:

τphóng = R2C (2)

Khi này điện áp trên tụ C lại giảm dần từ mức điện áp 2/3Vcc xuống 0V

UC = Vcc(1 – exp(-t/τphóng))

Khi điện áp trên tụ giảm ở mức >1/3 Vcc (và < 2/3Vcc) thì khi đó điện áp trên chân 2
của bộ so sánh thứ 1 (U2(-) > 1/3 Vcc) và bộ so sánh 2 với (U6(+) < 2/3Vcc) lối ra ở
trạng thái nhớ Out ở mức thấp.

Khi điện áp trên tụ giảm đến mức ≤ 1/3 Vcc thì khi đó điện áp trên chân 2 của bộ so
sánh thứ 1 (U2(-) < 1/3 Vcc) và bộ so sánh 2 với (U6(+) < 2/3Vcc) lối ra đổi trạng thái
từ lối ra Out (3) ở mức thấp sang lối ra Out (3) ở mức cao (tương ứng Vcc). Lúc này
transistor ở chân 7 chuyển sang trạng thái cấm và tụ C lúc này lại được nạp điện lại.

Quá trình này được lặp đi lặp lại và mạch tự dao động

Điện áp trên tụ C được nạp từ giá trị 1/3Vcc đến 2/3Vcc (trừ chu kỳ đầu tiên khi
đóng mạch là tụ được nạp từ 0V đến 2/3Vcc). Tụ phóng điện từ điện áp 2/3Vcc
xuống tới 1/3Vcc.

Chu kỳ dao động:

Thời gian tụ nạp điện là:

tnạp = 0.69* τnạp = 0.69(R1 + R2)C

Thời gian tụ phóng là

tphóng = 0.69* τphóng = 0.69R2C

57
Chu kỳ dao động của mạch là:

T = tnạp + tphóng = 0.69(R1 + 2R2)C (3)

Do thời gian phóng và thời gian nạp không bằng nhau (thường tnạp > tphóng) nên xung
vuông ở lối ra không đối xứng và có thời gian có xung lớn hơn thời gian không có
xung.

Dạng xung ra:

Mạch tạo dao động xung vuông cho độ rộng nửa chu kỳ dùng IC555, lối ra được nối
với tải đèn Led.

Vcc
R1 4 R81 out
3
7
D2 P
6 555 R
R2
R2
2 5
1
C
0.01μF
0.1μF

58
3. Mạch đơn đa hài dùng IC555
Vcc
R1 4 8
3 out
7
555
6
Uv
2 5
1
C
0.01μF

Nguyên lý hoạt động của mạch:

Chân ngưỡng 6 được nối với chân xả điện 7 của mạch R1C.
Lối vào 2 được nối với xung kích biên độ âm có điện áp khi không có xung kích
>1/3Vcc và khi có xung kích lối vào điện áp <1/3Vcc.
Đặc điểm của mạch đơn ổn là khi không có xung kích lối vào thì lối ra ở trạng thái
ổn định định là Out = 0.
Khi có xung kích hẹp tác động tới lối vào tác động tới lối vào Trigger nhớ chân 2 làm
cho lối ra sẽ có xung dương (do điện áp chân 6 ≈ 0V với lối vào ngưỡng). Thời gian
kéo dài xung ra phụ thuộc vào thời gian nạp điện cho tụ C. Khi có xung lối ra thì chân
7 tương ứng ở mức cao và tụ C được nạp điện, tụ được nạp từ Vcc qua R1 qua C
xuống đất và điện áp trên tụ C khi này tăng dần theo hàm số mũ từ 0V đến Vcc, với
gía trị điện áp trên tụ là:
U C = Vcc(1 − exp(−t x / R1C ))

Khi tụ nạp điện đến giá trị điện áp 2/3Vcc khi đó tương ứng với giá trị điện áp
ngưỡng chân 6 và điện áp chân 2 là lớn hơn1/3Vcc do đó lối ra IC555 sẽ lật trạng
thái từ mức cao sang trạng thái mức thấp và ở trạng thái ổn định bền chờ xung kích
tiếp theo tác dụng tới lối vào 2. Khi lối ra lật trạng thái sang mức thấp tương ứng
chân 7 ở mức thấp và tụ C sẽ phóng điện nhanh qua chân 7 xuống đất và điện áp trên
chân 7 và chân 6 nhanh chóng về điện áp thấp.
Thời gian kéo dài xung ra tương ứng với thời gian tụ được nạp điện từ giá trị điện áp
0V đến giá trị điện áp 2/3Vcc. Khi đó ta có
U C = Vcc(1 − exp(−t x / R1C )) = 2 / 3Vcc

=> 1 − exp(−t x / R1C ) = 2 / 3 hay exp(−t x / R1C ) = 1/3

59
=> tx = ln3*R1C = 1.1R1C (*)
Dạng xung ta tại chân 2, 3, 6

4. Mạch dao động tích thoát dùng UJT

Sơ đồ mạch và sơ đồ tương đương mạch dao động tích thoát dùng UJT:
Vcc

R1
Vcc
R Out 2
R2 RB 2
R
Out 2 E B
B2
RB 1
UJT C
Out 1
Out 1
B1
C
R1 R2

a. Sơ đồ mạch b. Sơ đồ tương đương

Sơ đồ trên là sơ đồ mạch tích thoát cơ bản dùng UJT, với 2 điện trở R1 và R2 để
nhận giá trị xung lối ra tương ứng với lối ra out 1 và out 2. Ngoài ra điện trở R2 còn
có tác dụng ổn định nghiệt cho triết áp R. Tụ C và triết áp R tạo thành một mạch nạp
điện cho tụ từ Vcc qua R qua C xuống đất khi đó điện áp trên tụ tăng dần tương ứng

60
điện áp tại điểm E tăng dần, khi thay đổi giá trị triết áp R tương ứng với thay đổi giá
trị dòng nạp cho tụ khi đó làm thay đổi chu kỳ xung lối ra.
Điện áp nạp trên tụ có giá trị bằng:
U C = VCC − (VCC − VV ) exp(−t x / RC )

Khi điện áp trên tụ áp điện từ giá trị điện áp thấp Vv đến giá trị điện áp mức cao
tương ứng với điện áp kích cho UJT bắt đầu hoạt động (Vp) khi đó tụ C sẽ được
phóng nhanh qua UJT và qua R1 xuống đất, điện áp trên tụ phóng đến giá trị Vc thì
UJT ở trạng thái cấm và tụ C tiếp tục được nạp điện lại và quá trình lặp lại tạo ra
mạch tự dao động.
Giá trị điện trở liên miền RBB = RB1 + RB2 có giá trị từ vài k Ω đến 10k Ω .
RB1
Tỷ số điện trở η = = 0.5 ÷ 0.8
RBB

Điện trở R1, R2 được chọn có chỉ số rất nhỏ sao cho R1 và R2 << RBB do đó R1 và R2
không làm ảnh hưởng đến dòng điện liên miền IBB.
Dòng điện liên miền được tính theo IBB ≈ Vcc/RBB
Điện áp điểm B trong UJT được xác định như sau:
R B1
VB ≈ VCC = ηVCC
RBB

Khi tụ C nạp điện đến giá trị điện áp đỉnh VP thì Diode D thông mạch tương ứng với:
VP = VD + VB = 0.6V + VB = η Vcc + 0.6V
Chu kỳ dao động của mạch
Thời gian nạp điện cho tụ C từ điện áp Vv đến điện áp đỉnh Vp là:
VP = VCC − (VCC − VV ) exp(−t1 / RC )

Hay VCC − VP = (VCC − VV ) exp(−t1 / RC )

VCC − VP
=> exp(−t1 / RC ) =
VCC − VV

VCC − VV
=>t1 =RC
VCC − VP

Thời gian phóng điện của tụ từ điện áp VP xuống điện áp VC là:

− t2
VC = VP. exp( ( RB1 + R1 )C
)

 t2 = (RB1 + R1)C*ln(VP/VV)

61
Chu kỳ dao động của mách là T = tnạp + tphóng = t1 +t2
Giá trị RB1 có trị số nhỏ khi tụ phóng điện: do đó ta có thể bỏ qua thời gian phóng điện của
tụ, do đó chu kỳ dao động của mạch T ≈ t1
Với trường hợp VV << Vcc và VP = µ Vcc do đó ta có
T = RC ln(1/(1 – η ))
Tần số dao động của mạch là:
1 1
f = =
T 1
RC ln( )
1 −η

Dạng xung ra:

VE

VP

VV

t
VB2

t
VB1

Phưong trình đường tải

Trong mạch dao động tích thoát, giá trị điện trở nạp cho tụ C của mạch nạp RC có ý
nghĩa rất quan trọng. Nếu chỉ số trở R quá lớn hay quá nhỏ thì gây ra mạch có thể
hoạt động không đúng theo nguyên lý mạch dao động tích thoát dùng UJT.
Trường hợp giá trị R quá lớn, khi đó tụ nạp điện đến giá trị điện áp V P, khi đó dòng
qua R (IR) nhỏ hơn dòng IP thì mạch RC không kích được UJT hoạt động. Do đó ta
phải chọn R sao cho:
VCC − V P
R<
IP

62
Trường hợp điện trở R quá nhỏ, khi tụ phóng điện đến giá trị điện thế V V, khi đó
dòng đi qua R ở thời điểm này là IR vẫn lớn hơn IV thì khi đó UJT sẽ không ngưng
được, như vậy ta phải chọn R sao cho
VCC − VV
R<
IV

Khi đó ta phải chọn R (phương trình đường tải) sao cho

VCC − VV V − VP
< R < CC
IV IP

Thông thường chọn R = 1kΩ ÷ 1MΩ

Và C = 100pF ÷ 100μF
Sơ đồ mạch tạo xung dùng UJT có tần số dao động trong khoảng từ 50 đến
150Hz
Vcc

+12V
P R1
200KΩ
100Ω
Out 1
R
100KΩ
UJT
Out 1
C 0.1μF
R2 100Ω

5. Mạch tạo tín hiệu xung tam giác dùng UJT

Mạch tạo tín hiệu xung tam giác dựa trên nguyên lý phóng nạp cho tụ, thông thường
phóng nạp của tụ theo hàm e mũ, để tạo xung tam giác theo đường tuyến tính thì
đường nạp cho tụ là tăng tuyến tính tức tụ được nạp qua một nguồn dòng cố dịnh và
phóng nhanh qua một mạch có trở kháng rấ nhỏ nhu một khoá K nào đó.
Vcc
Vc
I VP

C R
tx t

Khi đó khi nạp điện áp trên tụ tăng dần theo công thức sau:

63
 t
1
vC = ∫ Idt
Co

I
Hay vC = t là hàm bậc nhất theo t, vậy điện áp trên tụ tăng tuyến tính theo t.
C
Để điện áp trên tụ đạt được đến giá trị VP, khi đó thời gian tx được xác định như sau
(coi tụ nạp điện từ giá trị điện áp v0 = 0V):
I C
VP = t x hay t x = V P
C I
Thời gian nạp điện cho tụ tỷ lệ nghích với dòng nạp cho tụ C (I)

Vcc

+12V
R3 R1 R6
100Ω
T1
I0
T2 T3
R4
UJT
Out 2 100KΩ N Out 1
R2
R7 100Ω
R5 10KΩ C 0.4μF

Với sơ đồ mạch tạo xung tam giác trên dùng UJT thì ta có 2 lối ra là out 1 là xung kim
kích trên UJT và Out 2 là xung tam giác cần lấy, Nguyên lý hoạt động của mạch trên
như sau:
Điện trở R1, R2, R3 và transistor T1 tạo thành một nguồn dòng ổn định để nạp cho tụ
C (do transistor T1 được phân áp ổn định qua R1, R2 và R3) đó đó ta có dòng qua
transistor T1 là cố định và ta có dòng ổn định nạp cho tụ C. Điện áp trên tụ sẽ nạp từ
giá trị điện áp 0V đến giá trị điện áp xấp xỉ Vcc, (nhưng do tụ nối với UJT nên điện
áp trên tụ nạp từ giá trị điện áp VV đến VP trong các chu kỳ tiếp theo của mạch)
Khi đó dòng nạp cho tụ C là dòng IE xấp xỉ dòng IC (I0)
Transistor T2 mác theo kiểu E chung lối ra trên Emitor, chính là tầng lặp lại điện áp
(khuếch đại dòng cho tín hiệu xung tam giác lối ra để ghép nối với mạch ngoài). Khi
đó điện áp lối ra trên tụ C xấp xỉ điện áp trên lối ra Out 2.
Transistor T3 (UJT) mắc theo kiểu dao động tích thoát dùng UJT, khi điện áp nạp trên
tụ tăng kến gía trị điện áp VP (của UJT) khi đó sẽ kích cho UJT hoạt động (như một
khá K) và tụ sẽ phóng điện qua UJT và R7 xuống đất, khi tụ phóng điện giá trị điện

64
trở phóng qua UJT và R7 rất nhỏ nên điện áp trên tụ giảm rất nhanh coi là tuyến tính),
khi điện áp trên tụ giảm đến mức điện áp VV (điện áp mức thấp UJT không hoạt
động) thì tụ không phóng điện qua Transistor T3 và được nạp điện lại qua nguồn
dòng của transistor T1, khi đó mạch sẽ tự dao động.
Thời gian nạp điện cho tụ từ giá trị điện áp VV đến giá trị điện áp VP là tx:
C
t x = (V P − VV )
I0

thời gian phóng điện của tụ qua UJT rất nhỏ, do đó ta có thể xấp xỉ chu kỳ dao động
của mạch bằng thời gian nạp điện cho tụ C.
T = tx

Với mạch trên ta có thể thay đổi chu kỳ dao động của mạch bằng cách thay đổi giá
trị của tụ C, hoặc ta có thể mắch thêm một biến trở nối tiếp với điện trở R3 của bộ
tạo nguồn dòng dùng transistor T1.
Dạng xung lối ra:
VC
VP

VC
tx T t

Vout2 t

tx t

65
6. Mạch tạo tín hiệu xung nấc thang dùng UJT
Vcc

R3 470Ω +12V
R7 R1 10K R2 5KΩ R5
100Ω
100K
C2 Ω I0
Ω Out
T2 UJT T1
0.5μF UJT
1 N 2

C1
R4 220Ω C3 0.2μF R6 100Ω

Tín hiệu xung nấc thang là tín hiệu có điện áp tăng dần theo từng nấc rồi cuối cùng
điện áp giảm về mức thấp sau khi kết thúc một chu kỳ, sau đó tín hiệu tiếp tục tăng
dần, sơ đồ tạo dao động tín hiệu xung nấc thang như trên:
Với sơ đồ trên, nguyên lý hoạt động như sau:
Khối 1 gồm tụ C1, trở R3, R4, R7, UJT1 tạo thành bộ dao động tích thoát dùng UJT1
có lối ra lấy trên cực B2 (xung âm).
Khối 2: R1, R2 và Transistor T1 tạo thành một nguồn dòng cố định nạp cho tụ C3 khi
có xung kích qua tụ C2 từ khối 1.
Khối 3 gồm trở R5, R6 và UJT tạo thành bộ tích thoát thứ 2 tạo ra chu kỳ dao động
của mạch.
Khi bộ dao động tích thoát thứ nhất hoạt động sẽ tạo ra một xung âm lối ra B2 của
UJT thông qua tụ C2 để kích bộ tạo nguồn dòng của transistor T1 hoạt động làm cho
tụ C3 được nạp thêm một lượng điện tích là ∆u và chờ xung kích tiếp theo của
UJT1( khi không có xung âm kích từ bộ dao động tích thoát thứ nhất thì bộ tạo nguồn
dòng của transistor T1 không hoạt động). Khi điện áp trên tụ C3 nạp đến giá trị điện
áp là Vp (điện áp đủ kích cho UJT2 hoạt động) khi đó tụ C3 sẽ phóng điện qua UJT2
xuống đến điện áp mức thấp VV và tụ C lại được nạp lại, quá trình thực hiện liên
tục như vậy làm cho mạch tự dao động.
Chu kỳ dao động của mạch:
Điện áp tụ C3 tăng thêm một lượng ∆u do bộ dao động tích thoát 1 tạo ra là
I
∆u = ∆t , trong đó ∆t là khoảng thời gian có xung âm của bộ dao động tích thoát 1.
C
Khi đó chu kỳ tạo ra một nấc thang trên tụ C3 tương ứng với khoảng thời gian điện
áp trên tụ C3 tăng được một lượng ∆u là tx (chu kỳ bộ dao động tích thoát 1)

66
Khonảg biến thiên của điện áp trên tụ C3 là: Up – UV = N ∆u , trong đó N là số xung
nấc thang tạo ra trên tụ C3
Và chu kỳ dao động của mạch chính là khoảng thời gian điện áp trên tụ C3 được nạp
từ giá trị điện áp VV đến giá trị điện áp VP.
T = Ntx
Dạng xung ra:
VC1
VP

VC
tx

Vout
VP

VC
T

7. Mạch dao động tích thoát tạo xung đồng bộ

7.1. Mạch đồng bộ điều khiển nắn nửa chu kỳ

D1
R1
L +V2

+V1 R3 R5
T4
R6
L
AC R2 AC
Dz
P MT
T1 UJT

N T3
TR1 T2
R4
C

Nguyên lý hoạt động:

Biến áp TR1 giảm điện áp xoay chiều 220V lối vào cuộn sơ cấp thành điện áp lối ra
ở cuộn thứ cấp khoảng 48V. Điện áp ra cuộn thứ cấp khá cao so với điện áp ổn áp
trên diode zener Dz (12V).

67
Diode D1 là mạch nắn dòng, điện áp nửa chu kỳ dương lối ra (nửa chu kỳ âm cấm)
không có tụ lọc, khi đó lối ra là nửa chu kỳ dương gợn sóng V1 theo tín hiệu lối vào.
Điện trở R1, R2 và diode Dz dùng để cắt ngọn và ổn áp điện áp +V2 ở lối ra bằng
điện áp Vz, khi đó điện áp V2 được xem như là nguồn một chiều ổn áp gián đoạn
theo từng nửa chu kỳ dương của tín hiệu xoay chiều lối vào. Và điện áp V2 là nguồn
điện đồng bộ cấp cho mạch dao động tạo xung kích cho transistor T1 và T2 (UJT) là
mạch tạo xung dao động tích thoát nạp bằng dòng ổn định qua T1.
Khi T1 và T2 được cấp nguồn V2 nên mạch làm việc gián đoạn theo từng chu kỳ
dương lối vào, khi nguồn AC có chu kỳ dương thì T1 dẫn điện và tụ được nạp điện
và qua T2 tạo mạch dao động tích thoát khi đó có một xung kích qua biến áp xung
TR2 hoạt động và qua biến áp đầu ra thứ cấp sẽ kích cực Gate của Triac (SCR) hoặt
động để nắn điện qua động cơ 1 chiều DC.
Thay đổi biến trở P làm thay đổi dòng nạp cho tụ C khi đó dẫn đến làm thay đổi tần
số dao động của bộ dao động tích thoát khi đó làm thay đổi độ mở của T3, dẫn tới
thay đổi dòng điện qua động cơ DC (tốc độ động cơ thay đổi)

7.2. Mạch đồng bộ điều khiển nắn toàn chu kỳ

D1
R1
L +V2

+V1 R3 R5
R6

AC Dz
R2
P
T1
R7 L
UJT
T3 D3
AC
N
TR1 T2
R4
C D4
T4
D2
N
R8

MT
TR2

Trong trường hợp mạch điều khiển cấp nguồn cho động cơ DC là mạch nắn toàn
chu kỳ - dùng 2 SCR là T3 và T4, mạch tạo ra nguồn đồng bộ cũng tương tự là mạch
nắn nửa chu kỳ và ổn áp không dùng tụ lọc. Điện áp lối ra sau 2 Diode D1 và D2 là
những bán chu kỳ dương liên tục và gợn sóng V1.
Điện trở R1, R2 và diode Dz dùng để cắt ngọn và ổn áp điện áp +V2 ở lối ra bằng
điện áp Vz, khi đó điện áp V2 được xem như là nguồn đồng bộ cấp cho mạch dao
động.

68
Xung kích qua T1 và T2 qua biến áp xung TR2, lối ra của biến áp xung lần lượt kích
vào cửa Gate của T3 v T4 cấp dòng một chiruc ho động cơ DC (MT)

69
 Chương 5.

MẠCH DAO ĐỘNG TẠO XUNG DÙNG CỔNG LOGIC, VCO, CCO
1. Mạch đa hài đơn ổn dùng cổng logic.
V
R
A
Out
B C N

Mạch có một trạng thái ổn định bền là khi không tác động xung ở lối vào A = 0 thì
lối ra Out = 0.
Khi có một xung dương lối vào A = 1, B = 0. tương ứng qua mạch Nor ta có lối ra
Out = 0, qua mạch RC tạo thành mạch tích phân RC, khi đó điện áp trên tụ tăng dần
(tụ được nạp điện từ +V qua R qua C xuống đất) và điện áp trên tụ như sau:
u C = V (1 − exp(−t / RC )) khi đó uN = 0 và lối ra Out = 1.

Lúc đó tụ được nạp điện và điện áp trên tụ C tăng dần, khi điện áp trên tụ C tăng UC
≥ UH thì lối ra lật trạng thái từ Out = 1 sang lối ra Out = 0 (URa = UL),
Khi kết thúc xung lối vào A = 0, và B = Ura = 0 (UL) khi đó mạch sẽ giữ nguyên trạng
thái ổn định chờ xung tiếp theo ở lối vào A.

2. Mạch đa hài tự dao động dùng cổng logíc.

R1 N
Out 1
1
C1

C2
R2 2
Out 2
P

Điện trở R1, R2 giữ điện áp ngưỡng của thành phần hồi tiếp về của tụ C1 và C2 lấy
hồi tiếp dương đưa từ lối ra về lối vào.
Khi đóng mạch giả sử lối ra 1 ở mức thấp (Out 1 = 0) khi đó lối ra 2 ở mức cao (Out
2 = 1) tụ C2 được nạp điện và điện áp trên tụ C2 tăng dần.
u c 2 = Vcc(1 − exp(−t / R1C 2 )) , khi đó ta có UN = UR1 = Uout2 - UC = Uout2 (Vcc),

Tụ C1 phóng điện qua Out1 xuống đất.

Tụ C2 nạp điện và điện áp trên tụ C2 tăng dần khi đó tương ứng với điện áp tại
điểm N (UN) giảm dần từ Vcc xuống đất, khi điện áp tại điểm N nhỏ hơn điện áp

70
mức thấp (UN ≤ UL) thì qua Nand 1 ta có lối ra Out 1 sẽ lật trạng thái lên mức cao,
qua qua mạch hồi tiếp dương từ Out 1 về điểm P (tức lối vào Nand 2) làm cho lối ra
Out 2 chuyển trạng thái sang mức thấp.
Lúc này Out 1 = UH (Vcc) và Out 2 = UL (0). Và tụ C1 được nạp điện từ Out 1 qua C1
và R2 xuống đất và tụ C2 phóng điện qua Out 2 xuống đất

u C 2 = E exp(− t / R21C 2 ) .
Và u c1 = Vcc(1 − exp(−t / R2 C1 ))
Khi đó điện áp trên tụ C1 tăng dần và điện áp trên điểm P giảm dần, điện áp trên
điểm P giảm đến mức UP ≤ UL thi qua Nand 2 lối ra out 2 sẽ chuyển trạng thái sang
mức cao và qua mạch hồi tiếp dương về lối vào Nand 1 làm lối ra Out 1 về mức
thấp trở về tạng thái ban đầu của mạch, quá trình này cứ tiếp tục thực hiện và mạch
sẽ tự dao động

3. Mạch dao động VCO (Voltage Control Oscilator) dùng IC 566

Sơ đồ cấu trúc
Vcc

6 8 ic566

Buffer

5 Current Triger 3
Sources Smit Out

Buffer
4
Out

7 1

Trạng thái, chức năng các chân

Chân 1: Nối đất
Chân 2: Chân dư NC (No connect)

71
Chân 3: Lối ra xung vuông (Square Wave Output)
Chân 4: Xung tam giác (Triagular Wave Outout)
Chân 5: Lối vào điều khiển (modulation Input)
Chân 6: Nguồn dòng (Current Sources)
Chân 7: Nguồn dòng (Current Sources)
Chân 8: +Vcc nguồn nuôi 1 chiều (nguồn dương)
- Mạch nguồn có tác dụng giữ cho dòng nạp điện cho tụ C qua điện trở R có giá
trị cố định
- Trị số của dòng nạp có thể thay đổi nhờ lối vào điều khiển tại chân 5
- Điện áp nạp trên tụ tăng theo hàm bậc nhất, do mạch nạo cho tụ là nguồn
dòng
- Mạch Triger smit có tác dụng giới hạn điện áp nạp trên tụ ở mức cao hay
phóng điện để tạo ra điện áp xung răng cưa ở chân 7 và qua mạch triger smit
tạo xung vuông ở chân 3.
- Mạch Buffer tỏng IC là hai mạch khuếch đại đệm dòng điện cho dạng xung
vuông và tam giác ở lối ra 3 và 4 để phù hợp với việc ghép tải lối ra
- Thay đổi giá trị điện áp ở chân 5 làm thay đổi dòng nạp cho tụ điện dẫn tới
việc thay đổi tần số của xung vuông và xung tam giác ở lối ra 3 và 4.
- Thay đổi giá trị điện trở R và C cũng có thể thay đổi tần số lối ra.
• Một số đặc điểm của mạch là:
- Nguồn nuôi: 10V ÷ 24V
- Tần số dao động fmax = 1MHz và được tính
2  VCC − VC 
f0 =  
RC  VCC 
Trong đó VC là điện áp điều khiển ở chân 5
- Điện áp điều khiển ở chân 5 cho phép là:
3 V ≤V ≤V
4 CC C CC

- Giới hạn giá trị điện trở là:

2kΩ ≤ R ≤ 20kΩ
Mạch tạo dao động xung vuông và xung tam giác với tần số có thể thay đổi được
dựa vào triết áp P

72
 Vcc
R
R1

6 8
3
Out
P 5
IC566

4
Out
R2 7 1

Mạch tạo xung điều chế VCO có tần số lối ra xung vuông và xung tam giác thay
đổi liên phụ thuộc vào biên độ tín hiệu xung lối vào (hay mạch điều tần)
Vcc
R
R1

6 8
3
Out
5
IC566
~ R2
4
Vi Out
7 1

4. Mạch dao động CCO (IC 567 – Current Control Oscilator)

Sơ đồ cấu trúc

73
 Vcc

4
IC567
R1
Control 3 2 Low pass
Phase Detector
filter

Timing R
5 KĐ
Current Controller
Oscilator
Timing C-R 6
R2
1 Output filter

Quadrature Phase + 8
Detector - Output
KĐ
7 Vref

Ground

Trạng thái, chức năng các chân

Chân 1: Output filter C1, chân nối với tụ lọc xuống đất để lọc tín hiệu lối ra của
mạch so sánh điện áp vuông pha
Chân 2: Low pass filter C2, mắc tụ lọc xuống đất để lọc tín hiệu tần số thấp ở
lối ra của mạch so pha tín hiệu lối vào.
Chân 3: Tín hiệu vào điều khiển.
Chân 4: Vcc, chân nối với nguồn cung cấp +Vccmax = 10V
Chân 5: Timing R, chân nối với điện trở R giữa 2 chân 5 và 6 để xác định hằng số
thời gian và tần số dao động của mạch CCO.
Chân 6: Timing C-R, nối với chân 5 qua điện trở R và nối với đất qua tụ C có tác
dụng như một mạch lọc thông cao để ổn định tần số dao động của mạch CCO
tạo ra. Tần số dao động của mạch có giá trị thay đổi như sau:
1.1
f0 = Hz
RC
Chân 7: Ground nối đất
Chân 8: Output lối ra xung vuông của mạch khi hở mạch V0 ≈ VCC
Khi tín hiệu lối vào có tần số bằng tần số dao động nội f0 do mạch CCO tạo ra
thì lối ra V0 ≈ 0V.
Dòng tải lối ra cực đại là Imax = 100mA
Sơ đồ mạch tạo dao động cơ bản IC567

74
 Vcc

3 4
2
~ Vi C2

1
5 C1
IC567 Vcc
R
10k
Rtai
6
8
C 7
10nF

Điện trở R nối chân 5 và chân 6 với tụ nối chân 6 xuống đất để tạo ra tần số dao
động nội f0 cuả mạch, và tần số dao động nội được xác định như sau:
1.1 1.1
f0 = = = 11kHz
RC 10 x10 x10 x10 −9
3

Tần số dao động nội f0 được đưa tới đồng thời 2 lối vào so pha và lối vào so sánh
vuông pha và 2 bộ so pha và so sánh vuông pha cùng nhận được tín hiệu từ lối vào
chân 3 để so sánh với tín hiệu tần số dao động nội f0.
Tụ C1, C2 ở chân 1 và chân 2 dùng để lọc tín hiệu tần số thấp ở lối ra của mạch
so pha và so sánh vuông pha.
Điện trở R1 và R2 trong IC567 kết hợp với tụ C1 và C2 để làm trở tải cho mạch
Khi tần số lối vào fi và tần số dao động nội f0 khác nhau thì không có dòng qua trở
tải R2 khi đó lối vào In+ của khuếch đại thuật toán > In- do đó ta có lối ra ở chân 8
ở mức cao.
Khi tần số lối vào fi và tần số dao động nội f0 bằng nhau thì có dòng qua trở tải R2
trong IC567 do đó In+ của khuếch đại thuật toán < In- do đó ta có lối ra chân 8 ở
mức thấp.
Độ rộng băng thông của mạch là:
Vi
B ≈ 1070
f 0C2

Dạng xung ra ở chác chân như sau:

75
 U5

U6

Mạch dao động tạo xung vuông đối xứng

Vcc

R2
x 8
3
IC567
1
2 7 6 5

C2
R

Chân 1 ở lối vào In+ được nối với chân 5 của bộ dao động nội của mạch R, C nối
chân 5 và chân 6 có tần số dao động là f0.
Do chân 5 có tín hiệu xung vuông và tín hiệu xung vuông này được đưa tới chân 1
của lối vào In+ và qua mạch khuếch đại thuật toán sẽ cho ta lối ra chân 8, và do đó
tín hiệu lối ra ở chân 8 cũng là tín hiệu xung vuông có tần số bằng tần số bộ dao
động nội lối vào
Tần số dao động của mạch là:
1.1
f = f0 =
RC
Mạch dao động xung vuông 2 tần số f0 và 2f0
Vcc

R3
x 8
1
IC567
3
2 7 6 5

C2
R2
R

76
Mạch R, C nối chân 5 và 6 xuống đất sẽ tạo xung vuông ở chan 5 với tần số dao
động là f0
Tín hiệu xung vuông ở chân 5 được đưa tới lối vào chân 3 nên lối vào này cũng có
tín hiệu tần số f0 chính bằng tần số dao động nội của mạch
1.1
f0 =
RC
Chân 1 không nối với tụ lọc xoay chiều lấy lối ra của bộ so sánh vuông pha do đó
chân 1 ta có tín hiệu xoay chiều lối ra và tín hiệu chân 1 được đưa tới lối vào In +
của khuếch đại thuật toán do đó lối ra của khuếch đại thuật toán (chân 8) sẽ có
tín hiệu xung vuông tần số 2f0
Tần số dao động của chân 8 là:
2.2
f = 2 f0 =
RC

77
Phần 2: Kỹ thuật số

78
 CHƯƠNG I

HỆ THỐNG ĐẾM VÀ KHÁI NIỆM VỀ MÃ

1.1 HỆ THỐNG SỐ ĐẾM

1.1.1 Hệ đếm
1.1.1.1 Khái niệm
Hệ đếm là tập hợp các phương pháp gọi và biểu diễn các con số bằng các ký
hiệu có giá trị số lượng xác định gọi là chữ số.
1.1.1.2 Phân loại
Phân thành 2 loại:
a. Hệ đếm theo vị trí:
Là hệ đếm mà trong đó giá trị số lượng của chữ số còn phụ thuộc vào vị trí của
nó đứng trong con số/
Ví dụ: 2008 (Hệ thập phân), 1111 (Hệ nhị phân)
b. Hệ đếm không theo vị trí
Là hệ đếm mà trong đó giá trị số lượng của chữ số không phụ thuộc vào vị trí
của nó tương ứng trong con số
Ví dụ: Hệ đếm La mã: I, II, V,…

1.1.2 Cơ số của hệ đếm

Nếu một hệ đếm có cơ sở là N thì một con số bất kỳ trong hệ đếm đó sẽ có
giá trị trong hệ thập phân thông thường như sau:
A = a n −1 .N n −1 + a n −2 .N n − 2 + ... + a1 N 1 + a 0 .N 0

Trong đó ak là các chữ số lập thành con số (k = 0, 1 … n-1) và 0 < ak < N-1
Sau đây là một số hệ đếm thông dụng:
+ Hệ đếm mười (thập phân): có cơ sở là 10, các chữ số trong hệ đếm này là: 0, 1, 2,
3, 4, 5, 6, 7, 8 và 9.
Ví dụ: con số 1278 = 1.103 + 2.102 + 7.101 + 8.100 biểu diễn một nghìn hai trăm bảy
mươi tám đơn vị theo nghĩa thông thường
+ Hệ đếm hai (nhị phân): có cơ sở là 2, các chữ số trong hệ đếm này là 0 và 1 ví dụ:
1011 trong hệ nhị phân sẽ biểu diễn giá trị

79
A = 1.23 + 0.22 + 1.21 + 1.20 = 11 trong hệ đếm 10 thông thường
+ Hệ đếm mười sáu (thập lục phân – hexa): có cơ sở là 16 với các chữ số: 0, 1, 2,
3,4, 5, 6, 7, 8, 9, A, B, C, D, E và F
Ví dụ: 8E trong hệ đếm hexa sẽ biểu diễn giá trị
A = 8.161 + 14.160 = 142 trong hệ đếm 10 thông thường
+ Hệ đếm tám (bát phân – octa): có cơ sở là 8 với các chữ số 0, 1, 2, 3, 4, 5, 6 và 7.
Ví dụ: con số 12 trong hệ octa biểu diễn giá trị
A = 1.81 + 2.80 = 10 trong hệ đếm thông thường
Bảng đối chiếu 16 con số đầu tiên trong các hệ đếm trên

Hệ 10 Hệ 2 Hệ 16 Hệ 8
0 0000 0 0
1 0001 1 1
2 0010 2 2
3 0011 3 3
4 0100 4 4
5 0101 5 5
6 0110 6 6
7 0111 7 7
8 1000 8 10
9 1001 9 11
10 1010 A 12
11 1011 B 13
12 1100 C 14
13 1101 D 15
14 1110 E 16
15 1111 F 17

80
1.1.3 Đổi cơ số
1.1.3.1 Đổi từ cơ số d sang cơ số 10
Về phương pháp, người ta triển khai con số d dưới dạng đa thức theo cơ số của nó.
Ví dụ: A(2) = 1101, đổi sang thập phân là:
1101 = 1.23 + 1.22 + 0.21 + 1.20 = 13(10)
1.1.3.2 Đổi cơ số 10 sang cơ số d
Về nguyên tắc, người ta lấy con số trong cơ số chia liên tiếp cho cơ số d đến
khi thương số bằng không thì thôi.
Ví dụ:

Kết luận: Gọi d1, d2, …, dn lần lượt là số dư của phép chia số thập phân cho cơ số d
lần thứ 1,2,3,4,…,n thì kết quả sẽ là dndn-1…d1, nghĩa là số dư sau cùng là bit có trọng
số cao nhất, còn số dư đầu tiên là bit có trọng số nhỏ nhất

1.2 HỆ ĐẾM NHỊ PHÂN VÀ KHÁI NIỆM VỀ MÃ

1.2.1 Hệ đếm nhị phân

1.2.1.1 Khái niệm
Hệ đếm nhị phân còn gọi là hệ đếm cơ số 2 là hệ đếm mà trong đó người ta
chỉ sử dụng hai ký hiệu 0 và 1 để biểu diễn tất cả các số. Hai ký hiệu đó gọi chung
là bit hoặc digit và nó đặc trưng cho mạch điện tử có hai trạng thái ổn định.
Một nhóm 4 bit gọi là nibble
Một nhóm 8 bit gọi là byte
Một nhóm nhiều bytes gọi là từ (word)
Xét số nhị phân 4 bit: a3a2a1a0. Biểu diễn dưới dạng đa thức theo cơ số của nó là:

a3a2 a1a0 = a3 .23 + a2 .22 + a1.21 + a0 .20

Trong đó:

81
 - 20, 21, 22,23 được gọi là các trọng số
- a0 được gọi là bit có trọng số nhỏ nhất, hay còn gọi bit có ý nghĩa nhỏ nhất.
- a3 được gọi là bit có trọng số lớn nhất, hay còn gọi bit có ý nghĩa lớn nhất.
Như vậy, với số nhị phân 4 bit a3a2a1a0 mà trong đó mỗi chữ số ai chỉ nhận được 2 giá
trị {0,1}, lúc đó ta có 24 = 16 tổ hợp nhị phân

1.2.1.2 Các phép tính trên số nhị phân

a. Phép cộng
Để cộng hai số nhị phân người ta dựa trên quy tắc cộng như sau:

b. Phép trừ

82
c. Phép nhân

d. Phép chia

1.2.2 Khái niệm về mã

1.2.2.1 Đại cương
Trong đời sống hàng ngày, con người giao tiếp với nhau thông qua một hệ
thống ngôn ngữ quy ước nhưng trong máy tính chỉ xử lý các dữ liệu nhị phân. Do đó,
một vấn đề đặt ra là làm thế nào tạo ra một giao diện dễ dàng giữa người và máy
tính, nghĩa là máy tính thực hiện được những bài toán do con người đặt ra.
Để thực hiện điều đó, người ta đặt ra vấn đề mã hoá dữ liệu. Như vậy, mã
hoá là quá trình biến đổi những ký hiệu quen thuộc của con người sang những ký
hiệu quen thuộc với máy tính.

83
Các lĩnh vực mã hoá gồm:
- Số thập phân
- Ký tự
- Tập lệnh
- Tiếng nói
- Hình ảnh….
1.2.2.2 Mã hoá số thập phân
a. Khái niệm
Trong thực tế để mã hoá số thập phân, người ta sử dụng các số nhị phân 4 bit.
Ví dụ: 0 0000
1 0001
2 0010
Việc sử dụng các số nhị phân để mã hoá các số phập phân gọi là các số BCD
(Binary Code Decimal)
b. Phân loại
Khi sử dụng số nhị phân 4 bit để mã hoá các số thập phân tương ứng với 24 =
16 tổ hợp mã nhị phân phân biệt.
Do việc chọn 10 tổ hợp trong 16 tổ hợp để mã hoá các ký hiệu thập phân từ 0
đến 9 mà trong thực tế xuất hiện nhiều loại mã BCD khác nhau. Mặc dù tồn tại
nhiều loại mã BCD khác nhau nhưng người ta chia làm 2 loại chính: BCD có trọng số
và BCD không có trọng số.
- Mã BCD có trọng số: gồm có mã BCD tự nhiên, mã BCD số học. Mã BCD tự nhiên
đó là loại mã mà trong đó các trọng số thươbngf được sắp xếp theo thú tự tăng dần.
Ví dụ: Mã BCD 8421, mã BCD 5421
Mã BCD số học là loại mã mà trong đó có tổng các trong số luôn bằng 9.
- Mã BCD không có trọng số: là loại mã không cho phép phân tích thành đa thức theo
cơ số của nó.
Ví dụ: Mã Gray, Mã Gray thừa 3
Đặc trưng của mã Gray là loại bộ mã mà trong đó 2 từ mã nhị phân đứng kế
tiếp nhau bao giờ cũng chỉ khác nhau 1 bit.
Ví dụ: Mã Gray: 2 → 0011 Còn đối với mã BCD 8421:

84
 3 → 0010 3 → 0011
Các bảng dưới đây trình bày một số loại mã thông dụng:

Bảng 2: BCD tự nhiên và mã Grây

Chú ý: Mã Grây được suy ra từ mã BCD 8421 bằng cách: các bit 0,1 đứng sau bit 0
(ở mã BCD 8421) khi chuyển sang mã grây thì được giữ nguyên, còn các bit 0,1 đứng
sau bit 1 (ở mã BCD 8421). Khi chuyển sang mã grây thì được đổi ngược lại, nghĩa
là từ bit 1 thành bit 0 và bit 0 thành bit 1.
1.2.2.3 Mạch nhận dạng số BCD 8421

85
 - y = 1: a3a2a1a0 không phải số BCD 8421
- Y = 0: a3a2a1a0 là số BCD 8421
BCD 8421 thì ngõ ra y = 1, nghĩa là bit a3 luôn bằng 1 và bit a1 hoặc a2 bằng 1

Phương trình logic: y = a3 .(a1 + a 2 ) = a3 .a1 + a3. a 2

Sơ đồ logic:

1.2.2.4 Các phép tính trên số BCD

a. Phép cộng
Số thập phân là 128 thì:
- Số nhị phân là: 10000000
- Số BCD là: 0001 0010 1000
Do số BCD chỉ có từ 0 đến 9 nên đối với những số thập phân lớn hơn, nó chia số
thập phân thành nhiều đềcác, mỗi đềcác được biểu diễn bằng số BCD tương ứng.

86
b. Phép trừ

Bù 1 là bit 0 thành 1, bit 1 thành 0

Bù 2 bù 1 cộng thêm 1
Xét các trường hợp mở rộng:
- Thực hiện trừ 2 số BCD đềcác mà số bị trừ nhỏ hơn số trừ
- Mở rộng cho cộng và trừ 2 số BCD nhiều đềcác.

87
 CHƯƠNG II

ĐẠI SỐ BOOLE

Trong mạch số các tín hiệu thường cho ở hai mức điện áp 0(v) và 5(v). những
linh kiện điện tử dùng trong mạch số làm việc ở một trong hai trạng thái (tắt hoặc
thông). Do vậy để mô tả mạch số người ta dùng hệ nhị phân (Binary) hai trạng thái
trong mạch được mã hoá tương ứng là "1" hoặc "0". Hệ nhị phân thể hiện được
trạng thái vật lý mà hệ thập phân không thể hiện được. Môn đại số mang tên người
sáng lập ra nó - Đại số Boole còn được gọi là đại số logic.

2.1 MỘT SỐ ĐỊNH NGHĨA

- Biến logic: Đại lượng biểu diễn bằng ký hiệu nào đó chỉ lấy giá trị "1" hoặc "0".
- Hàm logic: Biểu diễn nhóm các biến logic liên hệ với nhau thông qua các phép toán
logic, một hàm logic cho dù là đơn giản hay phức tạp cũng chỉ nhận giá trị hoặc là "1"
hoặc là "0".

2.2 CÁC PHÉP TOÁN CƠ BẢN CỦA ĐẠI SỐ BOOLE

Bởi vì các đại lượng chỉ có hai trạng thái nên đại số Boole rất khác đại số
thường và dễ tính toán hơn. Ở đại số Boole không có phân số, số thập phân, số ảo,
số phức, căn số… mà chỉ thực hiện chủ yếu 3 phép tính toán cơ bản sau:
• Phép OR
• Phép AND
• Phép phủ định NOT
Các phép tính trên áp dụng cho logic 0 và 1:

88
2.3 CÁC ĐỊNH LÝ CỦA ĐẠI SỐ BOOLE

2.3.1 Định lý
• Một biến số

• Giao hoán

• Phối hợp

• Phân phối

• Một số đẳng thức hữu dụng

• Định lý De Morgan

89
 Các định lý của đại số Boole được chứng minh hay kiểm chứng bằng nhiều
cách. Các cách chứng minh hay kiểm chứng này tương đối đơn giản, người đọc có
thể tự chứng minh hay kiểm chứng.

2.3.2 Các phương pháp biểu diễn hàm logic

2.3.2.1 Giản đồ Venn
Còn gọi là giản đồ Euler, đặc biệt dùng trong lãnh vực tập hợp. Mỗi biến
logic chia không gian ra 2 vùng không gian con, một vùng trong đó giá trị biến là
đúng (hay=1), và vùng còn lại là vùng phụ trong đó giá trị biến là sai (hay=0).
Thí dụ: Phần giao nhau của hai tập hợp con A và B (gạch chéo) biểu diễn tập hợp
trong đó A và B là đúng (A AND B)

2.3.2.2. Bảng sự thật

Nếu hàm có n biến, bảng chân lý có n+1 cột và 2n + 1 hàng. Hàng đầu tiên

chỉ tên biến và hàm, các hàng còn lại trình bày các tổ hợp của n biến trong 2n tổ
hợp có thể có. Các cột đầu ghi giá trị của biến, cột cuối cùng ghi giá trị của hàm
tương ứng với tổ hợp biến trên cùng hàng (gọi là trị riêng của hàm).
Thí dụ: Hàm OR của 2 biến A, B: f(A,B) = (A OR B) có bảng chân lý tương ứng.
Hai hàm logic có cùng một bảng chân lý thì được coi là tương đương với nhau.
A B f(A,B) = A OR B
0 0 0
0 1 1
1 0 1
1 1 1

- Xây dựng bảng sự thật:

Có thể xây dựng bảng sự thật từ: hàm logic đã cho hoặc từ bài toán thực tế.

90
Nhận xét: Một hàm logic chỉ tương ứng với duy nhất một bảng sự thật (chân lý),
nhưng ngược lại, một bảng sự thật có thể tương ứng với nhiều hàm logic.
Ví dụ: Một ngôi nhà có 3 công tắc, người chủ nhà muốn bóng đèn sáng khi cả 3 công
tắc đều hở, hoặc khi công tắc 1 và 2 đóng còn công tắc thứ 3 hở. Hãy xây dựng bảng
sự thật cho bài toán này.
Bước 1: Gọi 3 công tắc lần lượt là A, B, C. Bóng đèn là Y. Trạng thái công tắc đóng
là logic 1, hở là 0. Trạng thái đèn sáng là logic 1 và tắt là 0.
Bước 2: Từ yêu cầu bài toán ta có bảng sự thật:

2.3.2.3 Biểu diễn bằng biểu thức đại số

Với các kí hiệu hàm, biến và các phép tính giữa chúng. Có hai dạng giải tích
được sử dụng là.
+ Dạng tuyển chính quy: Nếu mỗi số hạng chứa đầy đủ mặt các biến.
+ Hội chính quy: Nếu mỗi thừa số chứa đầy đủ mặt các biến.
+ Hội không chính quy: chỉ cần ít nhất một thừa số không chứa đầy đủ mặt các
biến.
Thí dụ: f(X,Y,Z) = X .Y .Z + X Y Z + X YZ + XYZ (tuyển chính quy)
f(X,Y,Z) = X .Y .+ X Y Z + X YZ + XZ (tuyển không chính quy)
f(x,y,z) = (X +Y + Z).(X + Y + Z).( X + Y + Z ). (hội chính quy).
f(x,y,z) = (X +Y +Z).(Y + Z).(Z + Y + X ). (hội không chính quy).
a. Dạng tuyển chính quy:
Định lý Shannon: Mọi hàm logic có thể được khai triển theo 1 trong các biến
dưới dạng tổng của 2 tích logic như sau:
F(A,B, . . . , Z) = A.F(1,B, . . . , Z) + A .F(0,B, . . . ,Z).

91
Ví dụ: Hàm 2 biến: F(A,B) = A.F(1,B) + A .F(0,B). (*)
F(1,B) = B.F(1,1) + B .F(1,0)
F(0,B) = B.F(0,1) + B .F(0,0)
Với F(0,0), F(0,1), F(1,0), F(1,1). được gọi là các hàm thành phần.Thay các hàm
F(1,B), F(0,B) vào (*) ta được:
F(A,B) = A.B.F(1,1) + A .B.F(0,1) + A. B .F(1,0) + A . B .F(0,0) (**)
Như vậy : Hàm 2 biến → Khai triển 4 số hạng (22)
Hàm n biến → khai triển 2n số hạng
Từ biểu thức (**) ta có nhận xét sau:
- Nếu giá trị của hàm thành phần = "1" → Số hạng là tích của các biến.
- Nếu giá trị của hàm thành phần = "0" → ta loại số hạng đó.

A B C Z =f(A,B,C)
0 0 0 0 0 F(0,0,0)
1 0 0 1 1 F(0,0,1)
2 0 1 0 1 F(0,1,0)
3 0 1 1 1 F(0,1,1)
4 1 0 0 0 F(1,0,0)
5 1 0 1 1 F(1,0,1)
6 1 1 0 0 F(1,1,0)
7 1 1 1 1 F(1,1,1)

Giả sử với ví dụ trên:

F(1,1) = 1 ; F(0,0) = 1 ;
F(0,1) = F(1,0) = 0 .
Thì: f(A,B) = A. B + A .B .
Thí dụ: Cho hàm 3 biến có bảng thật như hình trên thì:
Z = f(A ,B,C )= A .B.C + A .B.C + A .B.C + A .B.C + A .B.C
Từ các phân tích trên ta thấy khi biểu diễn hàm logic dạng tuyển chính quy:
- Chỉ quan tâm đến các tổ hợp biến tại đó hàm thành phần nhận trị "1".
- Số số hạng bằng số lần hàm thành phần nhận trị "1".

92
 - Trong biểu thức logic các biến nhận trị "1" giữ nguyên, biến nhận trị"0" ta lấy
phủ định.
b. Dạng hội chính quy :
Định lý Shannon: Mọi hàm logic được triển khai theo một trong các biến dưới
dạng tích của hai tổng logic như sau:
F(A,B,...,Z) = [ A + F(1,B,...,Z)].[A + F(0,B,...,Z)].
Thí dụ: Hàm 2 biến F(A,B).
F(A,B) = [ A + F(1,B)].[A + F(0,B)] (1).
F(1,B) = [ B + F(1,1)].[B + F(1,0)]
F(0,B) = [ B + F(0,1)].[B + F(0,0)] Thay các giá trị này vào (1) ta được
F(A ,B)= [ A + B + F(1,1)].[ A + B + F(0,1)].[ A + B + F(1,0)].[ A + B + F(0,0)] (2)
Nếu giá trị của hàm thành phần = 0 → Thừa số bằng tổng các biến.
Nếu giá trị của hàm thành phần = 1 → Thừa số bị loại bỏ.
Với bảng thật trên thì:
Z = f(A ,B,C )= [A + B + C ].[A + B + C ].[A + B + C ].
Từ các phân tích trên khi biểu diễn hàm logic dạng hội chính quy:
- Chỉ quan tâm đến các tổ hợp biến tại đó hàm thành phần nhận trị "0".
- Số thừa số bằng số lần hàm thành phần nhận trị "0" .
- Trong biểu thức logic các biến nhận trị "0" giữ nguyên, các biến nhận trị "1" ta
lấy phủ định.
c. Biểu diễn tuyển chính quy, hội chính quy dưới dạng số:
- Tuyển chính quy dạng số.
Từ thí dụ trước tuyển chính quy dạng số được cho:
Z = F(A, B, C) = Σ (1,2,3,5,7)
(tại các giá trị tổ hợp 1, 2, 3, 5, 7 của biến vào hàm nhận trị "1")

93
 STTABC Z = F(A,B,C)1001 1
F(0,0,1)2010 1 F(0,1,0)3011 1
F(0,1,1)5101 1 F(1,0,1)7111 1 F(1,1,1)

Z = F(A,B,C) =..C+.B.+.B.C+ A..C + A.B.C

- Hội chính quy dạng số:

Cũng từ thí dụ trên hội chính quy dạng số được cho như sau:
Z = F(A,B,C) = ∏(0,4,6).
(tại các tổ hợp biến 0, 4, 6 hàm logic nhận trị "0" )

STTABC Z = F(A,B,C)0000 0
F(0,0,0)4100 0 F(1,0,0)6110 0
F(1,1,0)

Z = (A+B+C).( +B+C).( ++C)

d. Biểu diễn bằng bìa các nô.
- Cấu tạo:
- Gồm 1 đồ hình các ô vuông, hàm có n biến bảng có 2n ô (1 biến - 2 ô, 2 biến -
4 ô, 3 biến - 8 ô ... ).
- Thứ tự của các ô do giá trị tổ hợp biến quy định
-Hai ô được gọi là kề nhau, hoặc đối xứng chỉ khác nhau 1 giá trị của biến.
- Giá trị của hàm tương ứng với tổ hợp biến được ghi ngay trong ô đó.
- Các ô tại đó giá trị của hàm không xác định được đánh bằng dấu "X".

2.3.3 Tối thiểu hoá hàm Boole

a. Phương pháp đại số
Biến đổi biểu thức logic dựa vào các tính chất của đại số Boole.

94
Thí dụ : A.B + A .B = B ; A+A.B = A ; A + A .B = A + B.
Ta chứng minh các đẳng thức trên, theo tính chất đối ngẫu:
A.B + A .B = B ⇔ (A + B).( A + B) = B.
A + A.B = A ⇔ A.(A + B) = A.
A + A .B = A + B ⇔ A.( A + B) = A.B.
Quy tắc 1:
Nhóm các số hạng có thừa số chung.
Thí dụ: A.B.C + A.B. C = A.B(C + C ) = A.B.
Quy tắc 2:
Đưa số hạng đã có vào biểu thức logic.
A.B.C + A .B.C + A. B .C + A.B. C =
= A.B.C + A .B.C + A. B .C + A.B.C + A.B. C + A.B.C
= B.C.(A + A ) +A.C.(B + B ) + A.B.(C + C ) = B.C + A.C + A.B
Quy tắc 3:
Có thể loại các số hạng thừa.
A.B + B .C + A.C = A.B + B .C + A.C (B + B ).
= A.B + B .C + A.B.C + A. B .C
= A.B + B .C (loại A.C)
b. Phương pháp bìa các nô
Nguyên tắc tối giản hàm logic trên bìa các nô
- Thực hiện nhóm các ô tại đó hàm nhận trị "1" hoặc "0" kề nhau hoặc đối xứng, số
ô trong một nhóm dán phải là số luỹ thừa của 2 (khi viết hàm dạng tuyển ta nhóm các
ô có giá trị "1", dạng hội nhóm các ô có giá trị "0").
- Trong một nhóm dán các biến có trị thay đổi ta loại, các biến có trị không đổi giữ
nguyên, điều này có nghĩa là số ô trong nhóm dán càng nhiều thì số biến bị loại càng
tăng (2 ô - loại 1 biến, 4 ô - loại 2 biến ... 2m ô - loại m biến).
- Biểu thức logic có số số hạng hay thừa số chính bằng số nhóm dán. Khi viết hàm
logic dưới dạng tuyển các biến còn lại nhận trị "1" ta giữ nguyên, nhận trị "0" ta lấy
phủ định, khi viết hàm logic dưới dạng hội thì ngược lại.
- Một ô có thể tham gia vào nhiều nhóm dán.

95
- Các ô tại đó giá trị hàm không xác định ta coi tại ô đó hàm có thể lấy giá trị "1" hoặc
"0" tuỳ từng trường hợp cụ thể.
* Chú ý: Phương pháp tối giản hàm logic trên bìa các nô chỉ thích hợp với hàm có số
biến ≤ 6. Trường hợp hàm có số biến lớn hơn 6, bảng các nô rất phức tạp.

C 0 1
BC AB
00
A 0 0001111001 0 1
1 3 2 01
2 3
4 5 7 6 11
4 cột - 2 hàng (hàm 3 biến) 4 5
10
6 7
2 cột - 4 hàng (hàm 3 biến)
CD 00 01 11 10
AB
00
0 1 3 2 Hàm 4 biến
01 (4 hàng - 4 cột -16 ô)
4 5 7 6
11
12 13 15 14
10 12
8 9 11 10

DEF
ABC

0 1 3 2 6 7 5 4

8 9 11 10 14 15 13 12

24 25 27 26 30 31 29 28
000001011010110111101100000001011010110111101100
16 17 19 18 22 23 21 20

48 49 51 50 54 55 53 52

56 57 59 58 62 63 61 60

40 41 43 42 46 47 45 44

32 33 35 34 38 39 37 36

Hàm 6 biến (8 hàng - 8 cột - 64 ô)

Thí dụ: Cho hàm logic 4 biến F(A,B,C,D) = ∑(0,1,2,4,6,8,9,10) và không xác định tại
N = 5, 11,13,15. (Thí dụ này tương đương với việc cho hàm logic 4 biến F(A,B,C,D)
= ∏(3,7,12,14) và không xác định tại N = 5,11,13,15)
Từ bài ra ta có bảng các nô như sau:

96
 F
CD
AB

00011110001101011X01110XX0
1011X1

+ Biểu diễn dạng tuyển (3 nhóm dán)

- Nhóm 1: Các ô 0, 2, 8, 10 → kết quả: B.D
- Nhóm 2: Các ô 0, 2, 4, 6 → kết quả: A .D
- Nhóm 3: Các ô 1, 5, 9, 13 → kết quả: C .D
Hàm biểu diễn dưới dạng tuyển: F(A,B,C,D) = B.D + A .D + C .D
+ Biểu diễn hàm logic dưới dạng hội (2 nhóm)
- Nhóm 1: Gồm các ô 3, 7, 11, 15 → kết quả: C + D
- Nhóm 2: Gồm các ô 12, 13, 14, 15 → kết quả: A + B
+ Hàm biểu diễn dưới dạng hội: F(A,B,C,D) = ( C + D ).( A + B )
c. Phương pháp Quine – Mc Cluskey
Phương pháp Quine-Mc.Cluskey cũng dựa trên tính kề của các tổ hợp biến để
đơn giản số biến trong các số hạng của biểu thức dạng tổng (minterm). Trong quá
trình đơn giản này có thể xuất hiện các số hạng giống nhau mà ta có thể bỏ bớt
được.
Phương pháp được thực hiện qua 2 giai đọan:
Giai đoạn 1: Dựa trên tính kề của các tổ hợp biến để đơn giản số biến trong các số
hạng của biểu thức dạng tổng (minterm).
Giai đoạn 2: Kiểm tra và thực hiện việc tối giản .
Thí dụ dưới đây minh họa cho việc thực hiện phương pháp để rút gọn một hàm
logic.
Thí dụ 1: Rút gọn hàm f(A,B,C,D) = ∑(1,2,4,5,6,10,12,13,14)
♣ Giai đọan 1
- Các minterm được nhóm lại theo số số 1 có trong tổ hợp và ghi lại trong bảng theo
thứ tự số 1 tăng dần:

97
 Trong thí dụ này có 3 nhóm:
Nhóm chứa một số 1 gồm các tổ hợp 1, 2, 4
Nhóm chứa hai số 1 gồm các tổ hợp 5, 6, 10, 12
Nhóm chứa ba số 1 gồm các tổ hợp 13, 14
Bảng 1:

- Mỗi tổ hợp trong một nhóm sẽ được so sánh với mỗi tổ hợp trong nhóm kế cận.
Nếu 2 tổ hợp chỉ khác nhau một biến, ta có thể dựng biểu thức AB+B=B để đơn
giản được 1 biến. Biến đó đơn giản được thay bởi dấu -. Đánh dấu x vào các tổ hợp
đã xét để tránh sai sót.
Như vậy, tổ hợp thứ nhất của nhóm thứ nhất 0001 so sánh với tổ hợp thứ
nhất của nhóm thứ hai 0101 vì chúng chỉ khác nhau ở biến B, vậy chúng có thể đơn
giản thành 0-01. Hai số hạng 1 và 5 đó được gom lại thành nhóm (1,5) và được ghi
vào bảng 2.
Tiếp tục so sánh tổ hợp 0001 này với các tổ hợp còn lại của nhóm 2 (0110,
1010, 1100), vì chúng khác nhau nhiều hơn 1 bit nên ta không được kết quả nào
khác. Như vậy, ta đó so sánh xong tổ hợp thứ nhất, đánh dấu x trước tổ hợp này để
ghi nhớ.
Công việc tiến hành tương tự cho nhóm thứ hai và thứ ba.
Lưu ý: Nhận xét về việc so sánh các tổ hợp với nhau ta thấy có thể thực
hiện nhanh được bằng cách làm bài toán trừ 2 số nhị phân tương ứng của 2 tổ
k
hợp, nếu kết quả là một số có trị= 2 (1, 2, 4,8 ...) thì 2 tổ hợp đã so sánh được và
k
biến được đơn giản chính là biến có trọng số = 2 (thí dụ 2 tổ hợp 1 và 5 có hiệu

98
 k
số là 4 nên đơn giản được biến B), nếu hiệu số ≠ 2 thì 2 tổ hợp đó không so sánh
được, tức không có biến được đơn giản.
Kết quả cho bảng thứ hai
- Bảng thứ hai gồm các tổ hợp đó được rút gọn và chỉ còn lại 2 nhóm (giảm
một nhóm so với bảng 1).
Bảng 2

Thực hiện công việc tương tự như trên với hai nhóm trong bảng thứ hai
này, các số hạng sẽ được nhóm lại nếu chúng chỉ khác nhau một biến và có vị
trí dấu - trùng nhau. Ta được bảng thứ 3.
Bảng 3:

Quan sát bảng thứ 3 ta thấy có các tổ hợp giống nhau, như vậy ta có thể loại
bỏ bớt các tổ hợp này và chỉ giữ lại một.
- Kết quả của hàm rút gọn gồm tổng các số hạng tương ứng với các tổ hợp không
gom thành nhóm trong các bảng đầu tiên, đó là tổ hợp (1,5) trong bảng 2, trị
tương ứng là C D với các tổ hợp còn lại trong bảng cuối cùng, đó là các tổ hợp (2,6
; 10,14) mà trị tương ứng là C.D , (4,5 ; 12,13) cho BC và (4,6 ; 12,14) cho BD trong
bảng 3. Vậy:

99
f ( A, B, C , D ) = A.C .D + C.D + B.C + B.D

Đến đây, nếu quan sát các tổ hợp cho các kết quả trên, ta thấy các tổ hợp
còn chứa các số hạng giống nhau (số 4 và số 12 chẳng hạn), như vậy kết quả trên
có thể là chưa tối giản.
♣ Giai đọan 2:
Để cú thể rút gọn hơn nữa ta lập một bảng như sau:
Cột bên trái ghi lại các tổ hợp đó chọn được trong giai đoạn 1, các cột còn lại ghi
các trị thập phân có trong hàm ban đầu.
Trên cùng hàng của tổ hợp ta đánh dấu * dưới các cột có số tương ứng (ví dụ
hàng chứa tổ hợp 1,5 có các dấu * ở cột 1 và 5). Tương tự cho các tổ hợp khác.
Bảng 4

Xét các cột chỉ chứa một dấu *, đó là các cột 1,2,10 và 13, các tổ hợp ở cùng
hàng với các dấu * này sẽ được chọn, đó là các tổ hợp (1,5), (2,6;10,14),
(4,5;12,13), tương ứng với chọn. Nếu tất cả cỏc cột đều được đỏnh dấu thỡ cỏc
tổ hợp đó chọn đủ để diễn tả hàm ban đầu. A.C .D + C.D + B.C . Đánh dấu X dưới
các cột tương ứng với các số có trong các tổ hợp đã chọn. Nếu tất cả các cột đều
được đánh dấu thì các tổ hợp đã chọn đủ để diễn tả hàm ban đầu.
Trong trường hợp của bài toán này, sau khi chọn các tổ hợp nói trên thì tất cả các
cột đã được đánh dấu do đó kết quả cuối cùng là (sau khi đã loại bỏ tổ hợp B.D ):
f ( A, B, C , D ) = A.C .D + C.D + B.C

100
 CHƯƠNG III

CÁC PHẦN TỬ LOGIC CƠ BẢN

3.1 KHÁI NIỆM VỀ MẠCH SỐ

3.1.1 Mạch tương tự

Mạch tương tự (còn gọi là mạch analog) là mạch dùng để xử lý các tín hiệu
tương tự. Tín hiệu tương tự là tín hiệu có biên độ biến thiên liên tục theo thời gian.
Nhược điểm của mạch tương tự:
- Độ chống nhiễu thấp
- Phân tích thiết kế mạch phức tạp
Để khắc phục những nhược điểm này người ta dùng mạch số.

3.1.2 Mạch số
Mạch số là mạch dùng để xử lý tín hiệu số. Tín hiệu số là tín hiệu có biên độ
biến thiên không liên tục theo thời gian hay còn gọi là tín hiệu gián đoạn, nó được
biểu diễn dưới dạng sóng xung với 2 mức điện thế cao và thấp mà tương ứng với
hai mức điện thế này là hai mức logic của mạch số.
Việc xử lý ở đay bao gồm các vấn đề:
- Lọc số
- Điều chế/ Giải điều chế
- Mã hoá
Ưu điểm của mạch số so với mạch tương tự:
- Độ chống nhiễu cao
- Phân tích và thiết kế mạch số tương đối đơn giản
Vì vậy, hiện nay mạch số được sử dụng khá phổ biến trong tất cả các lĩnh vực
như: Đo lường số, truyền hình số, điều khiển số…

3.1.3 Họ logic dương/âm

Trạng thái logic của mạch số có thể biểu diễn bằng mạch điện đơn giản như
trên hình 3.1
- K mở: Đèn tắt

101
 - K đóng: Đèn sáng

Trạng thái Đóng/Mở của Khoá K hoặc trạng thái Sáng/Tắt của đèn Đ cũng được
đặc trưng cho trạng thái logic của mạch số.
Nếu thay khoá K bằng khoá điện tử dùng BJT như trên hình 3.2:

Hình 3.2a:
- Khi vi = 0 →BJT tắt → v0 = +Vcc

- Khi vi > 0 →BJT dẫn bão hoà →v = vces = 0,2(V )

Hình 3.2b:
- Khi vi = 0 →BJT tắt→v0 = −Vcc
I CS
- Khi vi < 0 và đủ lớn để thoả mãn điều kiện dẫn bão hoà I B ≥ →BJT dẫn
β min

bão hoà → vo = −vces = −0,2(V )

Người ta phân biệt ra 2 loại logic:
- Chọn: Vlog ic1 > Vlog ic 0 → họ logic dương

102
 - Chọn VLogiic1 < Vlog ic 0 → họ logic âm

Logic dương và logic âm là những họ logic tỏ, ngoài ra còn những họ logic mờ.

3.2 Cổng Logic

3.2.1 Khái niệm

Cổng logic là một trong các thành phần cơ bản để xây dựng mạch số. Nó
được thiết kế trên cơ sở các phần tử linh kiện bán dẫn như Diode, BJT, FET để hoạt
động theo bảng trạng thái cho trước.

3.2.2 Phân loại

Có ba cách phân loại cổng logic:
- Phân loại cổng theo chức năng
- Phân loại cổng theo phương pháp chế tạo
- Phân loại cổng theo ngõ ra
3.2.2.1 Phân loại cổng theo chức năng
a. Cổng không đảo (BUFFER)
Cổng không đảo hay còn gọi là cổng đệm (BUFFER) là cổng có một đầu vào
và một đầu ra với ký hiệu và bảng trạng thái hoạt động như hình vẽ.

Phương trình logic mô tả trạng thái hoạt động của cổng: y = x

Trong đó:
- Với x là đầu vào có trở kháng vào Z v vô cùng lớn → do đó cổng không đảo
không có khả năng hút dòng lớn ở ngõ vào.

103
 - Với đầu ra y có trở kháng ra Z ra nhỏ → cỏng đệm có khả năng cung cấp dòng
đầu ra lớn
Chính vì vậy người ta sử dụng cổng không đảo giữ vai trò, chức năng là cổng
đệm thao 2 ý nghĩa sau:
- Dùng để phối hợp trở trở kháng
- Dùng để cách ly và nâng dòng cho tải
b. Cổng đảo (NOT)
Cổng ĐẢO (còn gọi là cổng NOT) là cổng logic có 1 ngõ vào và một đầu ra,
với ký hiệu và bảng trạng thái hoạt động như hình vẽ:

Phương trình logic mô tả hoạt động của cổng ĐẢO: y = x

Cổng đảo giữ chức năng như một cổng đệm, nhưng người ta gọi là đệm đảo vì tín
hiệu đầu ra ngược pha với tín hiệu đầu vào.
Ghép hai cổng đảo ta được cổng không đảo (hình 3.5)

c. Cổng VÀ (AND)
Cổng AND là cổng logic thực hiện chức năng của phép toán nhân logic với 2
đầu vào và một đầu ra ký hiệu như hình vẽ:
Phương trình logic mô tả hoạt động của cổng AND: y = x1 .x 2
Bảng trạng thái hoạt động của cổng AND 2 đầu vào:

104
Từ bảng trạng thái này ta có nhận xét: đầu ra y chỉ bằng 1 (mức logic 1) khi cả hai
đầu vào đều bằng 1, đầu ra y bằng 0 (mức logic 0) khi có một đầu vào bất kỳ ( x1
hoặc x 2 ) ở mức logic 0.
Xét trường hợp tổng quát cho cổng AND có n đầu vào x1, x2…xn:

Vậy đặc điểm của cổng AND là: đầu ra y chỉ bằng 1 khi tất cả các đầu vào đều
bằng 1, đầu ra y bằng 0 khi có ít nhất một đầu vào bằng 0.

Sử dụng cổng AND để đóng mở tín hiệu: Xét cổng AND có hai đầu vào x1 và x2.
Ta chọn:
- x1: đầu vào điều khiển
- x2: đầu vào dữ liệu
Xét các trường hợp cụ thể sau:
- x1 = 0 : ⇒ y = 0 bất chấp trạng thái của x2, ta nói cổng AND khoá lại không cho dữ
liệu đưa vào đầu vào x2 qua cổng AND đến đầu ra.

Ta nói cổng AND mở cho dữ liệu đưa vào đầu vào x2 qua cổng AND đến đầu ra.
Sử dụng cổng AND để tạo ra cổng logic khác: Nếu ta sử dụng hai tổ hợp đầu và
cuối trong bảng giá trị của cổng AND và nối cổng AND theo sơ đồ sau:

105
Thì chúng ta có thể sử cổng AND để tạo ra cổng đệm
Trong thực tế, có thể tận dụng hết các cổng chưa dùng trong IC để thực hiện
chức năng của các cổng logic khác.
d. Cổng OR (Hoặc)
Là cổng thực hiện chức năng của phép toán cộng logic, cổng OR có 2 đầu vào
và 1 đầu ra có ký hiệu như hình vẽ :

Phương trình logic mô tả hoạt động của cổng OR : y = x1 + x2

Bảng trạng thái mô tả hoạt động của cổng OR :

Xét trường hợp tổng quát với cổng OR có n đầu vào.

Phương trình logic :

106
 Đặc điểm của cổng OR là : tín hiệu đầu ra chỉ bằng 0 khi và chỉ khi tất cả các
đầu vào đều bằng 0, ngược lại tính iệu đầu ra bằng 1 khi chỉ cần có ít nhất một đầu
vào bằng 1.
Sử dụng cổng OR để đóng mở tín hiệu: Xét cổng OR có hai đầu vào x1, x2. Nếu
chọn x1 là đầu vào điều khiển, x2 đầu vào dữ liệu, ta có trường hợp cụ thể sau đây :
- x1 = 1 ⇒ y = 1 → Ta nói cổng OR khoá không cho dữ liệu đi qua
Khi :

→ Cổng OR mở cho dữ liệu vào đầu vào x2

Sử dụng cổng OR để thực hiện chức năng cổng logic khác : Ta sử dụng hai tổ hợp
giá trị đầu và cuối của bảng trạng thái của cổng OR và nối mạhc cổng OR như sau :

Cổng OR dóng vai trò cổng đệm. Sơ đồ mạch thực hiện trên hình 3.10 :

Đây là cổng thực hiện phép toán nhân đảo, về sơ đồ logic cổng AND gồm 1
cổng AND mắc nối tầng với 1 cổng NOT, ký hiệu và bảng trạng thái cổng NAND
được cho như sau:

Phương trình logic mô tả hoạt động của cổng NAND 2 đầu vào:

107
 Vậy, đặc điểm của cổng NAND là : tín hiệu đầu ra chỉ bằng 0 khi tất cả các
đầu vào đều bằng 1, và tín hiệu đầu ra sẽ bằng 1 khi chỉ cần ít nhất 1 đầu vào bằng
0.
Sử dụng cổng NAND để mở tín hiệu: Xét cổng NAND có 2 đầu vào : chọn x1 là
đầu vào điều khiển, x2 là đầu vào dữ liệu. Khi :
- x1 = 0 ⇒ y = 1 →cổng NAND khoá

→ cổng NAND mở cho dữ liệu vào đầu vào x2 và đến đầu ra.
Sử dụng các cổng NAND để tạo các cổng logic khác :
- Dùng cổng NAND để tạo cổng NOT :

- Dùng cổng NAND để tạo cổng đệm

- Dùng cổng NAND tạo cổng AND:

108
- Dùng cổng NAND tạo cổng OR:

f. Cổng Hoặc – Không (NOR)

Là cổng thực hiện chức năng của phép toán cổng đảo logic, là cổng có 2 đầu
vào và 1 đầu ra có ký hiệu như hình vẽ:

Phương trình logic mô tả trạng thái hoạt động của cổng: y = x1 + x2

Bảng trạng thái mô tả hoạt động của cổng NOR:

Xét trường hợp tổng quát cho cổng NOR có n đầu vào:

109
 Vậy đặc điểm của cổng NOR là: Tín hiệu đầu ra chỉ bằng 1 khi tất cả các
đầu vào đều bằng 0, tín hiệu đầu ra sẽ bằng 0 khi có ít nhất 1 đầu vào bằng 1.
Sử dụng cổng NOR để đóng mở tín hiệu: Xét cổng NOR có 2 đầu vào, chọn x1 là
đầu vào điều khiển, x2 là đầu vào dữ liệu. Ta có:
- x1 = 1 ⇒ y = 0 ta nói cổng NOR khoá không cho dữ liệu đi qua.

⇒ ta nói cổng NOR mở cho dữ liệu vào đầu vào x2 qua cổng NOR đến đầu ra y.
Sử dụng cổng NOR để thực hiện chức năng cổng logic khác:
- Dùng cổng NOR làm cổng NOT:

- Dùng cổng NOR làm cổng OR

- Dùng cổng NOR làm cổng đệm

- Dùng cổng NOR làm cổng AND

110
- Dùng cổng NOR làm cổng NAND

g. Cổng XOR
Đây là cổng logic thực hiện chức năng của mạch cộng modul 2 (cộng không
nhớ), là cổng có 2 đầu vào và 1 đầu ra có ký hiệu và bảng trạng thái như hình:

Phương trình trạng thái mô tả hoạt động:

y = x1 .x 2 + x1 .x 2 = x1 ⊗ x 2
Cổng XOR được dùng để so sánh 2 tín hiệu vào:
- Nếu hai tín hiệu vào là bằng nhau thì tín hiệu đầu ra bằng 0
- Nếu hai tín hiệu vào là khác nhau thì tín hiệu đầu ra bằng 1
Các tính chất của phép toán XOR:

111
h. Cổng XNOR
Đây là cổng logic thực hiện chức năng của mạch cộng đảo modul 2, là cổng
có 2 đầu vào và 1 đầu ra có ký hiệu và bảng trạng thái như hình:

Phương trình logic: y = x1 x 2 + x1 x 2 = x1 ⊗ x 2

Tính chất của cổng XNOR:

3.2.2.2 Phân loại cổng logic theo phương pháp chế tạo
a. Cổng logic dùng diode

112
Xét sơ đồ mạch đơn giản như sau:

Ta có hình a:

Đây chính là cổng OR được chế tạo trên cơ sở diode và điện trở gọi là họ DRL
(Diode Reisistor Logic) hoặc DL
Hình b:

Đây chính là cổng AND được chế tạo trên cơ sở diode và điện trở gọi là họ DRL
(Diode Reisistor Logic) hoặc DL.
b. Cổng logic dùng BJT
Cổng NOT(hình 3.21a)

Đây là cổng NOT họ RTL (Resistor Transistor Logic)

Cổng NOR(hình 3.21b)

113
Đây là cổng NOR họ RTL (Resistor Transistor Logic)

Họ DTR (Diode Transistor Resistor)

Xét sơ đồ mạch cổng NAND họ DTR
Nguyên lý hoạt động của mạch:

- Khi x1 = x 2 = 0 , các diode D1, D2 phân cực thuận ⇒ D1, D2 dẫn → V A = 0,7V = Vγ
/Diode (Diode ghim điện áp) mà điều kiện để D3, D4 dẫn là:

⇒ D1, D2 dẫn ⇒ D3, D4, BJT tắt ⇒ đầu ra y=1

- Khi x1 = 0, x2 = 1, D1 dẫn, D2 tắt → VA = 0,7V = Vγ /Diode ⇒D3, D4, BJT tắt ⇒ đầu ra
y = 1.
- Khi x1 = 1, x2 = 0, D1 tắt, D2 dẫn →VA = 0,7V = Vγ /Diode ⇒D3, D4, BJT tắt ⇒ đầu ra
y = 1.

114
- Khi x1 = x2 = 1, D1, D2 tắt →V A ≈ Vcc , (V A = Vcc − Vri ) → D3, D4 dẫn, BJT dẫn bão hoà,
→ đầu ra y = 0.
Vậy đây chính là cổng NAND họ DTL
Họ TTL (Transistor – Transistor - Logic)

Transistor Q1 được sử dụng gồm 2 tiếp giáp BE1, BE2 và 1 tiếp giáp BC. Tiếp
giáp BE1, BE2 của Q1 thay thế cho D1, D2 và tiếp giáp BC thay thế cho D3 trong sơ đồ
mạch cổng NAND họ DTR (hình 3.22)
Nguyên lý hoạt động:
- x1 = x2 = 0 các tiếp giáp BE1, BE2 sẽ được mở làm cho điện áp cực nền của BJT Q1:
V B = Vγ = 0,6V . Mà điều kiện để cho tiếp giáp BC, D và BJT Q1 dẫn điện thì thế ở

cực nền của BJT Q1 phải bằng:

Điều đó chừng tỏ khi các tiếp giáp BE1, BE2 mở thì tiếp giáp BC, Diode D và BJT Q2
tắt → y = 1
- x1 = 0, x2 = 1 các tiếp giáp BE1 mở, BE2 tắt thì tiếp giáp BC, diode D và BJT Q2 tắt
→y = 1
- x1 = 1, x2 = 0 các tiếp giáp BE1 tắt, BE2 mở thì tiếp giáp BC, diode D và BJT Q2 tắt
→y = 1
- x1 = x2 = 1 các tiếp giáp BE1, BE2 tắt thì tiếp giáp BC, diode D và BJT Q2 dẫn bão
hoà → y = 0
Vậy, đây là mạch thực hiện cổng NAND họ TTL.
Để nâng cao khả năng tải của cổng, người ta thường mắc thêm ở đầu ra một
tầng khuyếch đại kiểu C-C như sơ đồ mạch:

115
 Để nâng cao tần số làm việc của cổng, người ta cho các BJT làm việc ở chế
độ khuyếch đại, điều đó có nghĩa là người ta khống chế để sao cho các tiếp xúc Jc
của BJT bao giờ cũng ở trạng thái phân cực ngược. Để thực hiện được điều đó,
người ta thường mắc song song với tiếp giáp Jc của BJT một diode Shottky. Đặc
điểm của Shottky là tiếp xúc của nó gồm một chất bán dẫn với một kim loại, nên nó
không tích luỹ điện, do đó BJT sẽ chuyển đổi trạng thái nhanh hơn.

Họ ECL (Emitter Coupled Logic)

116
Nhược điểm: Đầu ra có điện thế âm nên nó không tương thích về mức logic với các
họ logic khác.
Nguyên lý:
- Khi x1 = x2 = 0: Q1, Q2 dẫn nên điện thế tại cực nền (2), (3) của Q3, Q4 càng âm
nên Q3, Q4 tắt →y1 = 1, y2 = 1
- Khi x1 = 0, x2 = 1: Q1 dẫn, Q2 tắt nên điện thế tại cực nền (2) của Q3 dương,
điện thế tại cực nền (3) của Q4 càng âm nên Q3 dẫn, Q4 tắt →y1 = 0, y2 = 1
- Khi x1 = 1, x2 = 0: Q1 tắt, Q2 dẫn nên điện thế tại cực nền (2) của Q3 âm, điện
thế tại cực nền (3) của Q4 càng dương nên Q3 dẫn, Q4 tắt →y1 = 1, y2 = 0
- Khi x1 = x2 = 1: Q1, Q2 tắt nên điện thế tại cực nền (2), (3) của Q3, Q4 càng
dương nên Q3, Q4 dẫn →y1 = 0, y2 = 0.
c. Cổng logic dùng MOSFET
MOSFET (Metal Oxyt Semiconductor Field Effect Transistor) có hai loại: loại
có kênh đặt sẵn và loại có kênh cảm ứng.

Dù là MOSFET có kênh đặt sẵn hay kênh cảm ứng đều có thể phân chia làm 2
loại đó là: MOSFET kênh N gọi là NMOS và MOSFET kênh P gọi là PMOS. Đặc
điểm của 2 loại này khác nhau như sau:
- PMOS: Tiêu thụ công suất thấp, tốc độ chuyển đổi trạng thái chậm
- NMOS: Tiêu thụ công suất lớn hơn, tốc độ chuyển đổi trạng thái nhanh hơn.

117
 Trên hình 3.27 là ký hiệu của các loại MOSFET khác nhau.
Dùng NMOS kênh cảm ứng chế tạo các cổng logic
Xét các cổng logic NMOS trên hình 3.28
Điều kiện để NMOS dẫn: VD > VS , VG > VB
Trong tất cả hình vẽ ta có:
- Hình 3.28a (cổng NOT):
Theo điều kiện để cổng NMOS dẫn: VD > VS , VG > VB

Ta thấy Q1 có B nối mass thoả mãn điều kiện nên Q1 luôn luôn dẫn.
- Khi x = 0: Q1 dẫn Q2 tắt (vì VG2 = VB2 = 0 nên không hình thành điện trường giữa B
và G →không hút được các electron là hạt dẫn thiểu số ở vùng đế B →không hình
thành được kênh dẫn). Lúc này, theo sơ đồ tương đương (hình 3.29a) ta có:

- Khi x = 1: lúc đó VG/Q2 > VB/Q2 → hình thành một điện trường hướng từ G →B, điện

trường này hút các điện tử là các hạt dẫn thiểu số trong vùng để B di chuyển theo

chiều ngược lại về mặt đối diện, hình thành kênh dẫn tạm thời nối liền giữa G và B

118
và có dòng điện iD đi từ D qua Q2 dẫn. Như vậy, Q1, Q2 dẫn ta có sơ đồ tương đương

(hình 3.29b). Theo sơ đồ này ta có:

Vậy mạch thực hiện ở hình 3.28a là mạch thực hiện cổng NOT
- Hình 3.28c (cổng NAND)
Khi x1 = x2 = 0 (hình 3.30a): Q1 dẫn, Q2 và Q3 đều tắt lúc đó theo sơ đồ tương đương
ta có:

- Khi x1 = 1, x2 = 0 (hình 3.30b): Q1, Q2 dẫn và Q3 tắt lúc đó theo sơ đồ tương đương
ta có:

119
- Khi x1 = 0, x2 = 1: Q1, Q3 dẫn và Q2 tắt, giải thích hoàn toàn tương tự ta có
V y ≈ V DD ⇒ y = 1
- Khi x1 = 1, x2 = 1 (hình 3.30c): Q1, Q2 và Q3 đều dẫn, lúc đó theo sơ đồ tương đương
ta có:

Vậy hình 3.28c là mạch thực hiện cổng NAND.

Hình 3.28b (cổng NOR)
Ta xét các trường hợp sau:

- Khi x1 = x 2 = 0 (hình 3.31a): Q1 dẫn, Q2 và Q3 đều tắt, lúc đó theo sơ đồ tương

đương ta có:

- Khi x1 = 0, x2 = 1 (hình 3.31b): Q1 và Q3 dẫn, Q2 tắt, ta có:

120
- Khi x1 = 1, x2 = 0: Q1 và Q2 dẫn,Q3 tắt. giải thích tương tự:

- Khi x1 = x2 = 1 (hình 3.31c): Q1,Q2,Q3 đều dẫn, ta có:

Vậy, sơ đồ mạch trên hình 3.28b chính là mạch thực hiện cổng NOR.

Cổng logic họ CMOS (Complementation MOS)

Đây là loại cổng trong đó các transistor được sử dụng thuộc loại MOSFET và
luôn có sự kết hợp giữa PMOS và NMOS, vì vậy mà người ta gọi là CMOS. Nhờ cấu
trúc này mà vi mạch CMOS có những ưu điểm sau :
- Công suất tiêu thụ ở trạng thái tĩnh rất nhỏ
- Tốc độ chuyển đổi trạng thái cao
- Khả năng chống nhiễu tốt
- Khả năng tải cao
Trên hình 3.32 là các cổng logic họ CMOS, chúng ta sẽ lần lượt giải thích hoạt
động của sơ đồ mỗi mạch.

121
Hình 3.32a (cổng NOT)
Điều kiện để cổng PMOS dẫn : VS > VD , VG < VB
Điều kiện để cổng NMOS dẫn : VS > VD , VG > VB
- Khi x = 0 (hình 3.33a) : Q1 dẫn, Q2 tắt, theo sơ đồ ta có :

- Khi x = 1 (hình 3.33b) : Thì Q1 tắt, Q2 dẫn, ta có :

Vì rất nhỏ so với điện thế bão hoà của CMOS ở mức logic 0 ⇒ y = 0.

122
Vậy, sơ đồ mạch trên hình 3.32a chính là mạch thực hiện cổng NOT.
Hình 3.32b (Cổng NAND)
Sơ đồ tương đương của mạch cổng NAND họ CMOS được cho trên hình 3.34 :
- Khi x1 = x2 = 0 : Q4, Q3 dẫn, Q2 và Q1 tắt, ta có :

- Khi x1 = 0, x2 = 1 : Q2Q3 dẫn, Q1Q4 tắt, ta có :

- Khi x1 = 1, x2 = 0 : Q3Q2 dẫn, Q1Q4 tắt : ⇒ V y ≈ V DD

⇒ y =1

- Khi x1 = x2 = 1 : Q2Q1 dẫn, Q3Q4 tắt, ta có :

Đây chính là mạch thực hiện cổng NAND.

123
3.2.2.3. Phân loại cổng logic theo đầu ra
a. Đầu ra cột chạm (Totem Pole Output)
Xét cổng logic họ TTL với sơ đồ mạch như sau :

- Khi x1 = x2 = 1 : Tiếp giáp BE1, BE2 của Q1 phân cực ngược nên Q1 tắt. Điện thế tại
cực nền của Q1 làm cho tiếp giáp BC/Q1 mở, có dòng điện chảy qua tiếp giáp BC/Q1
đổ vào cực nền của Q2, Q2 được phân cực thuận nên bão hoà. Do Q2 dẫn bão hoà dẫn
tới Q3 dẫn bão hoà. Khi Q2 dẫn bão hoà thì điện thế tại cực C/Q2.

Mà điều kiện cần cho Q4 dẫn là :

Ta thấy điều kiện này không thảo mãn khi Q2 dẫn bão hoà, do đó khi Q2 dẫn
bão hoà ⇒ Q4 tắt ⇒ cắt nguồn VCC ra khỏi mạch. Lúc này ta nói rằng cổng sẽ hút

124
dòng vào và dòng từ ngoài qua tải đổ vào đầu ra của cổng đi qua Q3, người ta nói Q3
là nơi nhận dòng và dòng đổ vào Q3 gọi là dòng đầu ra mức thấp, ký hiệu IOL.
Về mặt thiết kế : ta thấy rằng dòng tải It cũng chính là dòng đầu ra mức thấp
và là dòng đổ từ ngoài vào qua Q3, dòng này phải nằm trong giới hạn chịu đựng dòng
của Q3 để Q3 không bị đánh thủng thì mạch sẽ làm việc bình thường.

Thông thường, Vlog ic1 max = ( 3,4V → 3,6V )

IOH cũng chính là dòng qua tải It, nếu IOH càng tăng thì Vlog ic1 càng giảm và

ngược lại. Song Vlog ic1 chỉ được phép giảm đến một giá trị cho phép VLogic1 min = 2,2V

Về mặt thiết kế mạch : ta chọn VLogic1 min = 2,4V để bảo đảm cổng cấp dòng dò

ra khi ở mức logic 1 không được nhỏ hơn VLogic1 min và đảm bảo cổng hút dòng vào kho
ở mức logic 0 thì dòng tải ở mức logic 0 không được lớn hơn dòng IOL
Nhược điểm của đầu ra cột chạm : Không cho phép nối chung các đầu ra lại
với nhau có thể làm hỏng cổng.
b. Đầu ra cực thu để hở (Open Collector Output)
Về phương diện cấu tạo gần giống với đầu ra cột chạm nhưng khác là không
có Q4, diode D,R5 và lúc này cực thu (cực C) của Q3 để hở. Do đó để cổng lamg việc
trong thực tế ta nối đầu ra của cổng (cực C của Q3) lên nguồn VCC bằng phân tử thụ
động R. Nguồn VCC có thể cùng giá trị với VCC hoặc khác tuỳ thuộc vào thiết kế.

Chúng ta lần lượt phân tích các trường hợp của mạch :
- Khi x1 = x2 = 1 : Tiếp giáp BE1, BE2 phân cực ngược, điện thế tại cực nền của Q1
làm cho tiếp giáp BC/Q1 mở nên Q2 dẫn bão hoà, Q2 dẫn bão hoà kéo theo Q3 dẫn bão
hoà ⇒ y = 0, do đó điện áp tại đầu ra y :

125
 Lúc này cổng sẽ hút dòng vào và Q3 là nơi nhận dòng, ta gọi là dòng đầu ra
mớc thấp IOL
- Các trường hợp còn lại (x1 = 0, x2 = 1; x1 = 1, x2 = 0; x1 = x2 = 0): Có ít nhất một tiếp
giáp BC/Q1,Q2,Q3 đều tắt, lúc này cổng cấp dòng ra đổ từ ngu V’CC qua điện trở R
cấp cho tải ở mạch ngoài ⇒ y = 1, người ta gọi dòng đầu ra mức cao IOH.
Ta có :

Ưu điểm của đầu ra có cực thu để hở :

- Cho phép nối chung các đầu ra lại với nhau
- Trong một vài trường hợp khi nối chung các đầu ra lại với nhau có thể tạo
thành cổng logic khác.
Ví dụ : Mạch ở hình 3.37 sử dụng các cổng NOT có đầu ra cực thu để hở, khi nối
chung các đầu ra này với nhau có thể tạo thành cổng NOR.

c. Đầu ra ba trạng thái (Three States Output)

Về mặt cấu trúc và cấu tạo hoàn toàn giống đầu ra cột chạm, tuy nhiên có
thêm đầu vào thứ 3 cho phép mạch hoạt động ký hiệu là E (Enable).
- E = 1: diode D1 tắt, mạch làm việc hoàn toàn giống cổng NAND đầu ra cột chạm.
Lúc đó mạch tồn tại một trạng thái y = 0 hoặc y = 1 tuỳ thuộc vào các trạng thái logic
của hai đầu vào x1, x2.
- E= 0: diode tiếp giáp BE3 mở, ghim áp trên cực nền của Q1 làm cho tiếp giáp BC/Q1
tắt và Q2, Q3 cũng tắt. Lúc này diode D1 dẫn ghim điện thế ở cực C của Q2.

126
 Nên cổng không cấp dòng ra và cũng không hút dòng vào. Lúc này, đầy ra y chỉ
nối với cổng về phương diện vật lý nhưng lại cách ly về phương diện điện, tương
đương với trạng thái trở kháng cao. Chính vì vậy mà người ta gọi là trạng thái thứ ba
là trạng thái tổng trở cao.

Ứng dụng :
- Sử dụng đầu ra ba trạng thái để chế tạo ra cổng đệm 2 chiều
- Chế tạo các chíp nhớ của bộ vi xử lý.
Giải thích sơ đồ mạch hình 3.40 :
- E = 1: Cổng đệm 1 và 3 mở, 2 và 4 treo nên tổng trở cao ⇒ dữ liệu đi từ A→C,
B→D. Vậy dữ liệu xuất ra.
- E = 0: Cổng đệm 2 và 4 mở, 1 và 3 treo nên tổng trở cao ⇒ dữ liệu đi từ C→A,
D→B. Vậy dữ liệu nhập vào.

127
3.2.3. Công suất tiêu tán Ptt
Một phần tử logic khi làm việc phải trải qua các giai đoạn sau :
- Ở trạng thái tắt
- Chuyển từ trạng thái tắt sang trạng thái dẫn
- Ở trạng thái dẫn
- Chuyển từ trạng thái dẫn sang trạng thái tắt
Ở mỗi giai đoạn, phần tử logic đều tiêu thụ ở một nguồn công suất.
a. Đối với các phần tử logic họ TTL : tiêu thụ công suất của nguồn chủ yếu khi ở
trạng thái tĩnh (đang dẫn hoặc đang tắt).
- Nếu gọi Po là công suất tiêu thụ ứng với đầu ra cảu phần tử logic tồn tại ở mức
logic 0.
- Nếu gọi P1 là công suất tiêu thụ ứng với đầu ra của phân tử logic tồn tại ở mức 1
- Gọi P là công suất tiêu tán trung bình thì
P 0 + P1
P=
2
Đối với cả IC người ta tính như sau:
- Gọi ICL dòng do nguồn cung cấp khi đầu ra ở mức logic 0.
- Gọi ICH dòng do nguồn cung cấp khi đầu ra ở mức logic 1.
I CL + I CH
- Gọi IC là dòng trung bình thì : I C =
2
Vậy, ta có công suất tiêu tán cho cả IC là: Ptt = I C .VCC

128
b. Đối với họ CMOS: chỉ tiêu thụ công suất chủ yếu trong trạng thái động (trong
thời gian chuyển mạch).
Công suất tiêu tán : Ptt = C L . f .VDD , CL : điện dung tải
2

Tần số hoạt động (tàn số chuyển mạch) càng lớn công suất tiêu tán càng tăng.

3.2.4. Fanout
Là hệ số mắc mạch ở đầu ra hay còn gọi là khả năng tải của một phần tử
logic.

Gọi N là Fanout của một phần tử logic, thì nó được định nghĩa như sau: Sốđầu
vào logic cực đại được nối đến một đầu ra của phần tử logic cùng họ mà mạch vẫn
hoạt động bình thường (hình 3.41)

3.2.5. Fanin (Hệ số mắc mạch đầu vào)

Gọi M là Fanin của 1 phần tử logic thì M được định nghĩa như sau : Đó chính
là số đầu vào logic cực đại của 1 phần tử logic.
Đối với các phần tử logic thực hiện chức năng cộng logic, thì số lượng M lớn
nhất là 4 đầu vào. Đối với các phần tử logic thực hiện chức năng nhân logic, thì số
lượng M lớn nhất là 6 đầu vào. Đối với họ logic CMOS thì có M nhiều hơn nhưng
cũng không quá 8 đầu vào.

3.2.6. Độ chống nhiễu

Độ ổn định là tiêu chuẩn đánh giá độ nhạy của mạch logic đối với tạp âm
xung trên đầu vào. Độ ổn định nhiễu (tĩnh) là giá trị điện áp nhiễu tối đa trên đầu vào
không làm thay đổi trạng thái logic của mạch, còn gọi là mức ổn định nhiễu.

3.2.7. Trễ truyền đạt

Trễ truyền đạt là khoảng thời gian để đầu ra của mạch có đáp ứng đối với sự
thay đổi mức logic của đầu vào.

129
Trễ truyền đạt là tiêu chuẩn để đánh giá tốc độ làm việc của mạch. Tốc độ làm việc
của mạch tương ứng với tần số mà mạch vẫn còn hoạt động đúng. Như vậy, trễ
truyền đạt càng nhỏ càng tốt hay tốc độ làm việc càng lớn càng tốt.
Đối với hầu hết các vi mạch số hiện nay, trễ truyền đạt là rất nhỏ, cỡ vài
nano giây (ns). Một vài mạch logic có thời gian trễ lớn cỡ vài trăm nano giây.
Khi mắc liên tiếp nhiều mạch thì trễ truyền đạt của toàn mạch sẽ bằng tổng
các trễ truyền đạt của mỗi tầng.

3.3. FLIP-FLOP (FF)

3.3.1. Khái niệm

Đây là mạch dao động đa hài trạng thái bền, được xây dựng trên cơ sở các
cổng logic và hoạt động theo một bảng trạng thái cho trước.
3.3.2. Phân loại
Có hai cách phân loại :
- Phân loại theo tín hiệu điều khiển
- Phân loại theo chức năng
3.3.2.1. Phân loại FF theo tín hiệu điều khiển
Gồm có 2 loại :
- Không có tín hiệu điều khiển (còn gọi là không đồng bộ)
- Có tín hiệu điều khiển (còn gọi là đồng bộ)
a. FF không đồng bộ
Dạng 1 : RSFF không đồng bộ dùng cổng NOR (sơ đồ hình 4.42)

Hình 3.42. RSFF không đồng bộ dùng cổng NOR

Dựa vào bảng chân lý của cổng NOR, ta có :
- S = 0, R = 1 ⇒ Q = 0, hồi tiếp về cổng NOR 2 nên cổng NOR 2 có hai đầu vào bằng

0 ⇒Q =1

130
- S = 1, R = 0 ⇒ Q = 0 , hồi tiếp về cổng NOR 1 nên cổng NOR 1 có hai đầu vào
bằng 0 ⇒ Q = 1
Giả sử ban đầu : S = 0, R = 1 ⇒ Q = 0 và Q = 1
Nếu tín hiệu đầu vào thay đổi thành: S = 0, R = 0, Ta có:
+ S = 0 và Q = 0 ⇒ Q = 1
+ R = 0 và Q = 1 ⇒ Q = 0 ⇒ RSFF giữ nguyên trạng thái cũ

Giả sử ban đầu : S = 1, R = 0 ⇒ Q = 1 và Q = 0

Nếu tín hiệu đầu vào thay đổi thành: S = 0, R = 0, Ta có:
+ S = 0 và Q = 1 ⇒ Q = 0 ⇒ RSFF giữ nguyên trạng thái cũ
+ R = 0 và Q = 0 ⇒ Q = 1
Dạng 2 : RSFF không đồng bộ dùng cổng NAND (sơ đồ hình 3.43)

Hình 3.43. RSFF không đồng bộ dùng cổng NAND

Dựa vào bảng chân lý của cổng NAND :

Ta có :
- S = 0 , R = 1 ⇒ Q = 1 hồi tiếp về cổng NAND 2 nên cổng NAND 2 có hai đầu vào

bằng 1 vậy Q = 0
- S = 0 , R = 1 ⇒Q = 1 hồi tiếp về cổng NAND 1 nên cổng NAND 1 có hai đầu vào
bằng 1 vậy Q = 0
- S = R = 0 ⇒ Q = Q = 1 đây là trạng thái cấm
- S = R = 1 : Giả sử trạng thái trước đó có Q = 1, Q = 0 ⇒ hồi tiếp về cổng NAND 1
nên cổng NAND 1 có một đầu vào bằng 0 vậy Q = 1 ⇒RSFF giữ nguyên trạng thái
cũ.

131
 Như vậy, gọi là FF không đồng bộ bởi vì chỉ cần một trong hai trạng thái đầu
vào S hay R thay đổi thì đầu ra cũng thay đổi theo. Về mặt ký hiệu, các RSFF không
đồng bộ được ký hiệu như sau:

Hình 3.44. Ký hiệu các FF không đồng bộ

a. R,S tác động mức 1 – b. R,S tác động mức 0
b. FF đồng bộ
Xét sơ đồ RSFF đồng bộ với sơ đồ mạch, ký hiệu và bảng trạng thái hoạt
động như hình vẽ:

Hình 3.45. RSFF đồng bộ: Sơ đồ logic và ký hiệu

Trong đó: Ck là tín hiệu điều khiển đồng bộ hay tín hiệu đồng hồ. Hoạt động của
mạch:
- Ck = 0: cổng NAND 3,4 khoá không cho dữ liệu đưa vào. Vì cổng NAND 3,4 đều có

ít nhất một đầu vào Ck = 0 ⇒ S = R = 1 ⇒ Q = Q0 (FF giữ nguyên trạng thái cũ).
- Ck = 1: Cổng NAND 3,4 mở. Đầu ra Q sẽ thay đổi tuỳ thuộc vào trạng thái của R, S.
+ S = 0, R = 0⇒ S = R = 1 ⇒ Q = Q0 (FF giữ nguyên trạng thái cũ)
+ S = 0, R = 1 ⇒ S = 1 , R = 0 ⇒Q = 0

132
+ S = 1, R = 0 ⇒ S = 0 , R = 1 ⇒Q = 1
+ S = R = 1⇒ S = R = 0 ⇒ Q = X (trạng thái cấm)
Trong trường hợp này Ck tác động mức 1. Trong trường hợp Ck tác động mức
0 thì ta mắc thêm cổng đảo như sau (hình 3.46)

Như vậy, thuỳ thuộc vào mức tích cực của tín hiệu đồng hồ, chúng ta có các
loại tín hiệu điều khiển:
- Ck điều khiển theo mức 1
- Ck điều khiển theo mức 0
- Ck điều khiển theo sườn lên (sườn trước)
- Ck điều khiển theo sườn xuống

Hình 3.47. Các tín hiệu điều khiển Ck khác nhau

Xét FF có Ck điều khiển theo sườn lên (sườn trước):
Sườn lên và mức logic 1 có quan hệ với nhau, vì vậy mạch tạo sườn lên là
mạch cải tiến của mạch tác động theo mức logic 1. Sườn lên thực chất là một xung
dương có thời gian tồn tại rất ngắn. Để cải tiến các FF tác động theo mức logic 1
thành FF tác động theo sườn lên ta mắc vào trước FF đó một mạch tạo sườn lên như
hình 3.48.
Ở mạch tạo sườn người ta lợi dụng thời gian trễ của tín hiệu khi đi qua phần
tử logic. Đối với mạch tạo sườn người ta lợi dụng thời gian trễ của tín hiệu khi đi
qua cổng NOT.

133
 Hình 3.48. Sơ đồ khối FF tác động theo sườn và dạng sóng
Xét FF có điều khiển theo sườn xuống
Mạch tạo sườn xuống là mạch cải tiến tác động mức 0. Sơ đồ mạch và dạng
sóng như hình 3.49.

Hình 3.49: Sơ đồ mạch và dạng sóng mạch tạo sườn xuống

Trên hình 3.50 là ký hiệu trên sơ đồ mạch và sơ đồ thực hiện FF tác động theo
sườn xuống.

Hình 3.50

Ý nghĩa của tín hiệu đồng bộ Ck:

134
 Đối với các FF đồng bộ, các đầu ra chỉ thay đổi trạng thái theo đầu vào DATA
khi xung Ck tồn tại mức 1 (đối với các FF tác độgn mức 1), hoặc xung Ck tồn tại
mức 0, hoặc xung Ck sườn lên, xung Ck sườn xuống, còn tất cả các trường hợp khác
của Ck thì đầu ra không thay đổi trạng thái theo các đầu vào mặc dù lúc đó các đầu
vào có thay đổi trạng thái.
Phương pháp điều khiển theo chủ tớ (Master – Slaver):
Đối với phương pháp này khi xung Ck tồn tại mức 1dữ liệu sẽ được nhập vào
FF, còn khi Ck tồn tại mức logic 0 thì dữ liệu chứa trong FF được xuất ra ngoài.
Về mặt cấu tạo bên trong gồm 2 FF: một FF thực hiện chức năng chủ và một
FF thực hiện chức năng tớ. Hoạt động:
- Ck = 1: FF2 mở, dữ liệu được nhập vào FF2. Qua cổng đảo Ck = 0 ⇒ FF1 khoá nên
giữ nguyên trạng thái cũ.
- Ck = 0: FF2 khoá nên giữ nguyên trạng thái cũ.Qua cổng đảo Ck = 1 ⇒ FF1 mở dữ
liệu chứa trong FF được xuất ra ngoài.

Hình 3.52. FF điều khiển theo chủ - tớ

3.3.2.2. Phân loại FF theo chức năng
a. RSFF

Hình 3.52: Ký hiệu

Đó là FF có các đầu vào và đầu ra ký hiệu như hình vẽ.
Trong đó: - S, R: các đầu vào dữ liệu

135
 - Q, Q : các đầu ra
- Ck: tín hiệu xung đồng hồ
Gọi S n và R n là trạng thái của đầu vào DATA ở xung Ck thứ n.
Gọi Q n , Q n +1 là trạng thái của đầu ra Q ở xung Ck thứ n và thứ n+1
Lúc đó ta có bảng trạng thái mô tả hoạt động như sau:

Chúng ta lưu ý rằng trạng thía khi cả hai đầu vào S = R = 1 lúc đó cả hai đầu
ra có cùng mức logic, đây là trạng thái cấm của RSFF.
Tiếp theo ta sẽ đi xây dựng bảng đầu vào kích gồm 2 phần, phần bên trái liệt
kê ra các yêu cầu cần chuyển đổi của FF, và phần bên phải là các điều kiện tín hiệu
đầu vào kích cần đảm bảo để đạt được các sự chuyển đổi ấy. Nếu các điều kiện
đầu vào được đảm bảo thì FF sẽ chuyển đổi theo đúng yêu cầu. Thực chất bảng đầu
vào kích của FF là sự khai triển bảng trạng thái của FF. Ta viết lại như sau:

Trong bảng này, tín hiệu đầu ra ở trạng thái tiếp theo Qn+1 sẽ phụ thuộc vào
tín hiệu các đầu vào dữ liệu S, R và tín hiệu đầu ra ở trạng thái hiện tại Qn.
Từ bảng trên ta có bảng đầu vào kích như sau:

136
Cũng từ bảng trạng thái khai triển ta có thể tìm được phương trình logic của RSFF
bằng cách lập bảng Karnaugh như sau:

Từ bảng này ta có phương trình:

Vì điều kiện của RSFF là S.R = 0 nên ta có phương trình logic của RSFF được viết
đầy đủ như sau:

Dạng sóng minh hoạ hoạt động của RSFF trên hình 3.53:

Hình 3.53: Đồ thị thời gian dạng sóng RSFF

b. TFF
Đó là FF có đầu vào và đầu ra ký hiệu và bảng trạng thái hoạt động như hình
vẽ (hình 3.54).

137
 Hình 3.54. Ký hiệu TFF và bảng trạng thái hoạt động
Trong đó:
- T: đầu vào dữ liệu
- Q, Q : các đầu ra
- Ck : tín hiệu xung đồng hồ
Gọi Tn là trạng thía của đầu vào dữ liệu T ở xung Ck thứ n.
Gọi Q n , Q n +1 là trạng thái của đầu ra ở xung Ck thứ n và n+1
Lúc đó ta có bảng trạng thái hoạt động khai triển của TFF. Từ bảng này ta có
nhận xét :
- Khi T = 0 : mỗi khi có xung Ck tác động đầu ra Q duy trì trạng thái cũ trước đó.
- Khi T = 1 : mỗi khi có xung Ck tác động đầu ra Q đảo trạng thái

Từ bảng trạng thái khai triển của TFF ta tìm được bảng đầu vào kích:

Phương trình logic của TFF:

138
Trên hình 3.55 minh hoạ đồ thị thời gian dạng sóng của TFF.
- Tín hiệu đầu ra Q đầu tiên luôn luôn ở mức logic 0
- Tín hiệu Ck(1) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 1. Theo
bảng trạng thái: T0 = 1 và Q 0 = 0 ⇒ Q1 = Q 0 = 1
- Tín hiệu Ck(2) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 0. Theo
bảng trạng thái: T1 = 0 và Q 1 = 1 ⇒ Q 2 = Q1 = 1 giữ nguyên trạng thái trước đó.
- Tín hiệu Ck(3) điều khiển theo sườn xuống nhìn tín hiệu T dưới mức logic 1. Theo
bảng trạng thái: T2 = 1 và Q 2 = 1 ⇒ Q 3 = Q 2 = 0

Hình 3.55
Trường hợp đầu vào T luôn bằng 1 (luôn luôn ở mức logic 1):

Hình 3.56. Dạng sóng đầu ra khi T = 1

139
Khi T = 1 thì dạng sóng đầu ra Q được cho trên hình vẽ. Ta có nhận xét rằng chu kỳ
của đầu ra Q bằng 2 lần chu kỳ tín hiệu xung Ck nên tần số của đầu ra là:

Vậy, khi T = 1 thì TFF giữ vai trò mạhc chia tần số xung vào Ck.
Tổng quát: Ghép nối tiếp nTFF với nhau sao cho đầu ra của TFF trước nối với đầu
vào của TFF đứng sau (Cki+1 nối với Qi) và lúc bấy giờ tất cả các đầu vào dữ liệu T ở
tất cả các TFF đều giữ mức logic 1, lúc đó tín hiệu đầu ra sẽ là:

với Qn là tín hiệu đầu ra của TFF thứ n.

c. DFF
Đó là FF có đầu vào và đầu ra ký hiệu như hình vẽ:

Hình 3.56. Ký hiệu DFF

Trong đó: D: đầu vào dữ liệu
Q, Q là các đầu ra
Gọi Dn là trạng thái của đầu vào dữ liệu D ở xung Ck thứ n.
Gọi Q n , Q n +1 là trạng thái của đầu ra ở xung Ck thứ n và n+1
Lúc đó ta có bảng trạng thái như sau :

Khai triển bảng này để tìm bảng đầu vào kích của DFF:

140
Bảng đầu vào kích của DFF:

Phương trình logic:

Trên hình 3.57 là đồ thị thời gian dạng sóng của DFF:

Giải thích:
- Tín hiệu ra Q đầu tiên luôn ở mức logic 0, Q 0 = 0
- Tín hiệu Ck(1) điều khiển theo sườn xuống nhìn tín hiệu D dưới mức logic 1. Theo
bảng trạng thái: D0 = 1 và Q 1 = 1
- Tín hiệu Ck(2) điều khiển theo sườn xuống nhìn tín hiệu D dưới mức logic 0. Theo
bảng trạng thái: D1 = 0 và Q 2 = 0 giữ nguyên trạng thái trước đó.
v.v..
Ứng dụng của DFF:
- Dùng để chia tần số
- Dùng để lưu trữ dữ liệu để chế tạo các bộ nhớ và thanh ghi

141
- Dùng để chốt dữ liệu
d. JK FF
Đó là FF có đầu vào và đầu ra ký hiệu như hình vẽ;
Trong đó:
- J, K là các đầu vào dữ liệu
- Q, Q là các đầu ra

Hình 3.57: JK FF
Gọi Jn, Kn là trạng thía đầu vào dữ liệu của J, K ở xung Ck thứ n .
Gọi Q n , Q n +1 là trạng thái của đầu ra ở xung Ck thứ n và n+1. Lúc đó ta có bảng
trạng thái mô tả hoạt động của JK FF.

Phương trình logic:

Từ bảng trạng thái ⇒ JK FF khắc phục được trạng thái cấm của RSFF. Để tìm bảng
đầu vào kích ta triển khai bảng trạng thái:

142
Từ bảng khai triển trên ta xây dựng được bảng đầu vào kích cho JK FF như sau:

Đồ thị thời gian dạng sóng của JK FF:

Hình 3.58: Đồ thị thời gian dạng sóng của JK FF

Nhận xét: JK FF là mạch điện có chức năng thiết lập trạng thái 0, trạng thái 1,
chuyển đổi trạng thái và duy trì trạng thái căn cứ vào các tín hiệu đầu vào J, K và
xung nhịp đồng bộ. Như vậy, có thể nói JK FF là một FF rất vạn năng.
Trong thực tế, chúng ta có thể dùng JK FF để thực hiện chức năng của các FF
khác: JK FF thay thế cho RSFF, JKFF thực hiện chức năng của DFF, TFF, các sơ đồ
thực hiện được trình bày trên hình 3.59.

143
 Hình 3.59: Dùng JKFF thực hiện chức năng của DFF, TFF, RSFF
Trên cơ sở khảo sát về 4 loại FF phân chia theo chức năng, chúng ta có thể xây dựng
một bảng đầu vào kích tổng hợp cho cả 4 loại FF như sau:

144
3.3.3 Sự chuyển đổi lẫn nhau giữa các loại FF
Đa số FF trên thị trường là loại JK, D trong khi kỹ thuật số yêu cầu tất cả các
loại FF. Nếu biết cách chuyển đổi giữa cá loại FF với nhau thì có thể phát huy tác
dụng của các loại FF sẵn có.
Trên thực tế, có thể chuyển đổi qua lại giữa các loại FF khác nhau. Có 2
phương pháp: Phương pháp biến đổi trực tiếp và phương pháp dùng bảng đầu vào
kích và bảng Karnaugh.
a. Phương pháp biến đổi trực tiếp
Đây là phương pháp sử dụng các định lý, tiên đề của đại số Boole để tìm
phương trình logic tín hiệu kích thích đối với FF xuất phát. Sơ đồ khối thực hiện
phương pháp này như sau (hình 3.60):

Hình 3.60
TFF chuyển đổi thành DFF, RSFF, JKFF:
- TFF → RSFF

So sánh (1) và (2) ta có:

Theo tính chất của phép toán XOR, ta có:

Sơ đồ mạch thực hiện:

145
 Hình 3.61: Chuyển đổi TFF thành RSFF
- TFF → DFF
DFF có phương trình logic: Q n +1 = D n
TFF có phương trình logic: Q n +1 = T n ⊕ Q n
Đồng nhất 2 phương trình: D n = T n ⊕ Q n
Theo tính chất của phép XOR ta suy ra: T n = D n ⊕ Q n
Sơ đồ mạch thực hiện:

Hình 3.62: Chuyển đổi TFF thành DFF

- TFF → JKFF
Thực hiện biến đổi hoàn toàn tương tự ta có:

Sơ đồ mạch chuyển đổi từ TFF sang JKFF:

Hình 3.63: Chuyển đổi từ TFF sang JKFF

DFF chuyển đổi thành TFF, RSFF, JKFF:

146
- DFF →TFF:
DFF có phương trình logic: Q n +1 = D n
TFF có phương trình logic: Q n +1 = T n ⊕ Q n
Đồng nhất 2 phương trình: D n = T n ⊕ Q n
Sơ đồ mạch thực hiện:

Hình 3.64: Chuyển đổi DFF thành TFF

- DFF → RSFF:
RSFF có phương trình logic: Q n +1 = S n + R n .Q n
Đồng nhất với phương trình của DFF ta có: D n = S n + R n .Q n
Sơ đồ mạch thực hiện:

Hình 3.65: Chuyển đổi DFF thành RSFF

- DFF → JKFF:
Hoàn toàn tương tự ta có:

Sơ đồ mạch chuyển đổi trên hình 3.66:

147
 Hình 3.66: Chuyển đổi DFF thành JKFF
RSFF chuyển đổi thành TFF, DFF, JKFF:
RSFF có phương trình:

Khi thực hiện chuyển đổi từ RSFF sang các FF khác cần kiểm tra điều kiện ràng
buộc của RSFF đó là R n .S n = 0
- RSFF → TFF
TFF có phương trình logic:

Đồng nhất với phương trình của RSFF ta có:

Từ biểu thức này, nếu ta đồng nhất:

Thì suy ra:

Nên không thoả mãn điều kiện của RSFF. Thực hiện biến đổi tiếp:

Đồng nhất 2 vế ta có:

thoả điều kiện R n .S n = 0

Sơ đồ hình 3.67:

Hình 3.67: Chuyển đổi từ RSFF sang TFF

148
- RSFF → DFF

Đồng nhất 2 phương trình

Thực hiện biễn đổi:

Mặt khác biểu thức của RSFF có thể biến đổi như sau:

Từ (a), (b) ta có:

Đồng nhất 2 vế ta suy ra:

thoả điều kiện R n .S n = 0

Sơ đồ hình 3.68:

Hình 3.68
- RSFF → JKFF
Đồng nhất 2 phương trình logic của RSFF và JKFF ta có:

So sánh ta có:

149
thoả mãn điều kiện của RSFF. Sơ đồ thực hiện hình 3.69.

Hình 3.69
JKFF chuyển đổi thành TFF, DFF, RSFF:
Như đã trình bày ở trên, JKFF là một FF vạn năng, có thể dùng JKFF để thay
thế cho RSFF hoặc dùng JKFF thực hiện chức năng DFF, TFF. Sơ đồ thực hiện các
mạch này như ở hình 3.70. Phần này tập trung chứng minh các biểu thức logic
chuyển đổi từ JKFF sang các FF khác.
JKFF có phương trình logic:

- JKFF → TFF:
TFF có phương trình logic:

So sánh với phương trình của JKFF ta suy ra logic chuyển đổi:

- JKFF → DFF:
DFF có phương trình logic:

Viết lại biểu thức này ta có:

So sánh với phương trình của JKFF ta suy ra logic chuyển đổi:

- JKFF → RSFF:

150
Đối với RSFF có phương trình logic đã tìm được ở công thức (b)

So sánh với phương trình của JKFF ta suy ra logic chuyển đổi:

b. Phương pháp dùng bảng đầu vào kích và bảng Karnaugh

Trong phương pháp này, các đầu vào dữ liệu của FF ban đầu là hàm ra với các
biến là trạng thái đầu ra Qn và các đầu vào dữ liệu của FF cần chuyển đổi. Để thực
hiện chuyển đổi ta dựa vào bảng tính hiệu đầu vào kích của các FF và lập bảng
Karnaugh, thực hiện tối giản để tìm logic chuyển đổi. Bảng tín hiệu đầu kích vào
tổng hợp như sau:

Xét các trường hợp cụ thể:

- Chuyển đổi từ JKFF → TFF: J = f(T, Qn) và K = f(T,Qn )
- Chuyển đổi từ JKFF → DFF: J = f(D, Qn) và K = f(D,Qn )
- Chuyển đổi từ JKFF → RSFF: J = f(S, R, Qn) và K = f(S, R,Qn )

- Chuyển đổi từ RSFF → TFF: R = f(T, Qn) và S = f(T,Qn )

- Chuyển đổi từ RSFF → DFF: R = f(D, Qn) và S = f(D,Qn )
- Chuyển đổi từ RSFF → JKFF: R = f(J, K, Qn) và S = f(J, K,Qn )

- Chuyển đổi từ TFF → DFF: T = f(D, Qn)

- Chuyển đổi từ TFF → RSFF: T = f(S, R, Qn)
- Chuyển đổi từ TFF → JKFF: T = f(J, K, Qn)

- Chuyển đổi từ DFF → TFF: D = f(T, Qn)

151
 - Chuyển đổi từ DFF → RSFF: D = f(S, R, Qn)
- Chuyển đổi từ DFF → JKFF: D= f(J, K, Qn)
Ví dụ 1: Chuyển đổi từ JKFF → DFF dùng phương pháp bảng
Ta có các hàm cần tìm:

Dựa vào bảng đầu vào kích tổng hợp ta lập bảng Karnaugh:

Tối giản thao dạng chính tắc 1 ta có: J = D và K = D

Ví dụ 2: JKFF → RSFF dùng phương pháp bảng
Ta có các hàm cần tìm:

Dựa vào bảng đầu vào kích tổng hợp ta lập bảng Karnaugh:

Tối giản thao dạng chính tắc 1 ta có: J = S và K = R

Các trường hợp chuyển đổi còn lại cũng hoàn toàn tương tự và kết quả
chuyển đổi của cả hai phương pháp là hoàn toàn giống nhau.

152
 CHƯƠNG IV

HỆ TỔ HỢP
4.1 Khái niệm chung
Các phần tử logic AND, OR, NOR, NAND là các phần tử logic cơ bản còn
được gọi là hệ tổ hợp đơn giản. Như vậy, ta có các hệ tổ hợp mà đầu ra là cá hàm
logic theo đầu vào, điều này có nghĩa là khi một trong các đầu vào thay đổi trạng thái
thì lập tức làm cho đầu ra thay đổi trạng thái ngay (bỏ qua thời gian trễ của các phần
tử logic).
Xét một hệ tổ hợp có n đầu vào và có m đầu ra (hình 4.1), ta có:

( ) ( )
Như vậy, sự thay đổi cảu đầu ra y j j = 1, m theo các biến vào xi i = 1, m là tuỳ
thuộc vào bảng trạng thái mô tả hoạt động của hệ tổ hợp. Đặc điểm cơ bản của hệ
tổ hợp là tín hiệu ra tại mỗi thời điểm chỉ phụ thuộc vào giá trị các tín hiệu vào ở
thời điểm đó.
Trình tự để thiết kế hệ tổ hợp theo các bước sau:
- Từ yêu cầu thực tế ta lập bảng trạng thái mô tả hoạt động của mạch
- Dùng các phương pháp tối thiểu để tối thiểu hoá các hàm logic
- Thành lập sơ đồ logic
- Thành lập sơ đồ hệ tổ hợp
Một số mạch tổ hợp cụ thể:
+ Mạch mã hoá và giải mã
+ Mạch chọn kênh – phân đường
+ Mạch so sánh
+ Mạch kiểm tra chẵn, lẻ …

153
4.2. Mạch mã hoá và giải mã

4.2.1. Khái niệm

Mạch mã hoá (ENCODER) là mạch có nhiệm vụ biến đổi những ký hiệu quen
thuộc với con người sang những ký hiệu không quen thuộc với con người. Mạch giải
mã làm nhiệm vụ biến đổi ngược lại.

4.2.2. Mạch mã hoá (ENCODER)

4.2.2.1 Mạch mã hoá nhị phân
Xét mạch mã hoá nhị phân từ 8 sang 3 (8 đầu vào sang 3 đầu ra). Sơ đồ khối
của mạch được cho trên hình 4.2

Trong đó:
- X0,…X7 là các đầu vào tín hiệu
- A, B, C là các đầu ra
Mạch mã hoá nhị phân thực hiện biến đổi tín hiệu đầu vào thành một từ mã
nhị phân tương ứng ở đầu ra, cụ thể như sau :
0 →000
1 →001………7 → 111
Chọn mức tác động (tích cực) ở đầu vào là mức logic 1, ta có bảng trạng thái
như sau :

154
Giải thích: Khi một đầu vào ở trạng thái tích cực và các đầu vào còn lại không được
tích cực (mức logic 0) thì đầu ra xuất hiện từ mã tương ứng. Cụ thể là: khi đầu vào
x0 = 1 và các đầu vào còn lại bằng 0 thì từ mã ở đầu ra là 000, khi đầu vào x1 = 1 và
các đầu vào còn lại bằng 0 thì từ mã ở đầu ra là 001, …
Phương trình logic tối giản:

Sơ đồ logic (hình 4.3):

Biểu diễn bằng cổng logic dùng Diode (hình 4.4)

155
 Nên chúng ta chọn mức tác động tích cực ở đầu vào là mức logic 0, bảng trạng
thái mô tả hoạt động của mạch lúc này như sau:

Phương trình logic tối giản:

Sơ đồ mạch thực hiện cho trên hình 4.5:

4.2.2.2. Mạch mã hoá thập phân

156
Bảng trạng thái mô tả hoạt động:

Phương trình logic đã tối giản:

Biểu diễn bằng sơ đồ logic

Biểu diễn bằng cổng logic dùng Diode (hình 4.8)

157
4.2.2.3. Mạch mã hoá ưu tiên
Trong mạch mã hoá đã xét ở trên, tín hiệu đầu vào tồn tại độc lập tức là không
có tình huống có 2 tín hiệu trở lên đồng thời tác động ở mức logic 1 (nếu chọn mức
tích cực ở đầu vào là 1), do đó cần phải đặt ra vấn đề ưu tiên.
Vấn đề ưu tiên: Khi có nhiều tín hiệu đồng thời tác động, tín hiệu nào có mức
ưu tiên cao hơn ở thời điểm đang xét sẽ tác động, tức là nếu đầu vào có độ ưu tiên
cao hơn bằng 1 trong khi những đầu vào có độ ưu tiên thấp hơn nếu bằng 1 thì mạch
sẽ tạo ra từ mã nhị phân ứng với đầu vào có độ ưu tiên cao nhất.
Xét mạch mã hoá ưu tiên 4 → 2 (4 đầu vào, 2 đầu ra) hình 4.9:

158
Sơ đồ logic

4.2.3. Mạch giải mã

4.2.3.1. Mạch giải mã nhị phân
Xét mạch giải mã nhị phân 2 →4 như trên hình vẽ 4.11
Chọn mức tích cực ở đầu ra là mức logic 1.

Phương trình logic tối giản

Sơ đồ logic hình 4.12:

159
Biểu diễn bằng cổng logic dùng Diode:

Trường hợp chọn mức tích cực ở đầu ra là mức 0 (hình 4.14):

Phương trình logic:

160
Sơ đồ logic:

4.2.3.2. Mạch giải mã thập phân

a. Giải mã đèn NIXIE
Đèn NIXIE là loại đèn điện tử lạo Katod lạnh (Katod không được nung nóng
bởi tin đèn), có cấu tạo gồm một Anod và 10 Katod mang hình các số từ 0 đến 9.
Sơ đồ khai triển của đèn được cho trên hình 4.16:

Sơ đồ khối:

161
 Chọn mức tích cực ở đầu ra là mức logic 1, lúc đó bảng trạng thái hoạt động
như mạch sau:

Phương trình logic:

Sơ đồ thực hiện mạch giải mã đèn NIXIEX được cho trên hình 4.18, 4.19

162
b. Giải mã đèn LED 7 đoạn
Đèn LED 7 đoạn, mỗi đoạn là một đèn LED. Tuỳ theo cách nối các Kathode
hoặc các Anode của các LED trong đèn mà người ta phân thành 2 loại:
- LED 7 đoạn anode chung

- LED 7 đoạn Kathode chung:

163
Ứng với mỗi loại LED khác nhau ta có một mạch giải mã riêng. Sơ đồ khối của
mạch giải mã LED 7 đoạn như sau:

Xét đèn LED 7 đoạn anode chung:

Đối với LED 7 đoạn anode chung, vì các anode của các đoạn được nối chung
với nhau và đưa lên mức logic 1 (5V), nên muốn đoạn led nào tắt ta nối kathode
tương ứng lên mức logic 1 và ngược lại muốn đoạn led nào sáng ta nối kathode
tương ứng xuống mức logic 0.
Ví dụ: để hiển thị số 0 ta nối kathode của đèn g lên mức logic 1 để đèn g tắt, và nối
các kathode của đèn a,b,d,e,f xuống 0 nên ta thấy số 0. Lúc đó bảng trạng thái mô tả
hoạt động như sau:

Dùng bảng Karnaugh để tối thiểu hoá mạch trên. Phương trình tối thiểu hoá
có thể viết ở dạng chính tắc 1 hoặc chính tắc 2.

164
165
Xét mạch giải mã đèn led 7 đoạn kathode chung:
Chọn mức tích cực ử đầu ra là mức 1. Vì kathode của các đoạn led được nối
chung và được nối xuống mức 0 nên muốn đoạn led nào tắt ta đưa anode tương ứng
xuống mức 0.
Ví dụ: để hiển thị số 0 ta nối anode của đèn g lên mức logic o để đèn g tắt, và nối các
kathode của đèn a,b,d,e,f được nối lên nguồn nên các đoạn này sẽ sáng nên ta thấy số
0. Lúc đó bảng trạng thái mô tả hoạt động như sau:

Tương tự như trường hợp trên, ta cũng dùng bảng Karnaugh để tối thiểu hoá
và đi tìm phương trình logic tối giản cho các đầu ra của đoạn led.

166
167
4.3 MẠCH CHỌN KÊNH – PHÂN ĐƯỜNG

4.3.1 Đại cương

Mạch chọn kênh còn gọi là mạch ghép kênh là mạch có chức năng chọn lần
lượt 1 trong N kênh vào để đưa đến đầu ra duy nhất. Do đó, mạch chọn kênh còn gọi
là mạch chuyển dữ liệu song song ở đầu vào thành dữ liệu nối tiếp ở đầu ra, được
gọi là Multiplex (viết tắt MUX).
Mạch chọn kênh thực hiện chức năng ở đầu phát còn mạch phân đường thực
hiện chức năng ở đầu thu. Mạch phân đường còn gọi là mạch phân kênh, mạch này
có nhiệm vụ tách N nguồn dữ liệu khác nhau ở cùng một đầu vào để rẽ ra N đầu ra
khác nhau. Do đó, mạch phân kênh còn gọi là mạch chuyển dữ liệu nối tiếp ở đầu
vào thành dữ liệu song song ở đầu ra, được gọi là Demultiplex (viết tắt DEMUX).

4.3.2. Mạch chọn kênh

Xét mạch chọn kênh đơn giản có 4 đầu vào và một đầu ra như hình 4.23a;
Trong đó:
- x1, x2, x4: các kênh dữ liệu vào
- Đầu ra y: đường truyền chung
- c1, c2: các đầu vào điều khiển
Vậy mạch này giống như 1 chuyển mạch:

168
 Để thay đổi lần lượt từ x1 → x4 phải có điều khiển do đó đối với mạch chọn
kênh đê chọn lần lượt từ 1 trong 4 kênh vào cần có các đầu vào điều khiển c1, c2 .
Nếu có N kênh vào thì cần có n đầu vào điều khiển thoả mãn quan hệ:
N = 2n. Nói cách khác: Số tổ hợp đầu vào điều khiển bằng số lượng các kênh vào.
Việc chọn dữ liệu từ 1 trong 4 đầu vào để đưa đến đường truyền chung là tuỳ
thuộc vào tổ hợp tín hiệu điều khiển tác động đến hai đầu vào điều khiển c1, c2.

Vậy tín hiệu điều khiển phải liên tục để dữ liệu từ các kênh được liên tục
đưa đến đầu ra. Từ đó ta lập được bảng trạng thái mô tả hoạt động của mạch chọn
kênh.

Phương trình logic mô tả hoạt động của mạch:

Sơ đồ logic của mạch:

169
Giải thích hoạt động của mạch:
+ c1 = c 2 = 0 ⇒ c1 = c 2 = 1 ⇒ cổng NAND 1 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 1 mở cho
dữ liệu x1 đưa vào.
+ c1 = 0, c 2 = 1 ⇒ c1 = 1, c2 = 0 ⇒ cổng NAND 2 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 2 mở cho
dữ liệu x2 đưa vào.
+ c1 = 1, c 2 = 0 ⇒ c1 = 1, c 2 = 1 ⇒ cổng NAND 3 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 3 mở cho
dữ liệu x3 đưa vào.
+ c1 = 1, c 2 = 1 ⇒ c1 = c 2 = 1 ⇒ cổng NAND 4 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 4 mở cho
dữ liệu x4 đưa vào.
Bây giờ, xét mạch chọn kênh có 4 đầu vào và 1 đầu ra, nhưng ngược lại
có 4 đầu điều khiển. Lúc này, ta không dựa vào tổ hợp tín hiệu tác động lên đầu vào
điều khiển, mà chỉ xét đến mức tích cực ở đầu vào điều khiển. Ta sẽ chọn một trong
2 mức logic 1 hoặc 0 làm mức tích cực, nếu 1 đầu vào trong số 4 đầu vào điều khiển

170
tồn tại mức logic tích cực thì kênh dữ liệu vào có cùng chỉ số với đầu vào điều khiển
đó sẽ được kết nối với đầu ra. Trên hình 4.25 biểu diễn mạch chọn kênh với số
lượng đầu vào điều khiển bằng số lượng kênh vào.

Nếu chọn mức tích cực của các đầu vào điều khiển là mức logic 1, ta có bảng
trạng thái mô tả hoạt động của mạch như sau:

Phương trình logic:

Ý nghĩa trong thực tế cảu mạch:

+ c1 , c 2 , c3 , c4 : có thể hiểu là các địa chỉ (nguồn và đích)
+ x1 , x 2 , x3 , x4 : thông tin cần truyền đi

4.3.3. Mạch phân đường

Xét mạch phân đường đơn giản có 1 đầu vào và 4 đầu ra ký hiệu như sau:

Trong đó:
- x là kênh dữ liệu vào

171
 - y1 , y 2 , y 3 , y 4 các đầu ra dữ liệu

- c1 , c 2 các đầu vào điều khiển

Ta có thể thấy mạch này thực hiện chức năng như 1 chuyển mạch (hình 4.26). Tuỳ
thuộc vào tổ hợp tín hiệu điều khiển tác dụng vào mạch mà lần lượt tín hiệu từ đầu
vào x sẽ chuyển đến đầu ra y1 , y 2 , y3 , y 4 một cách tương ứng. Lúc đó bảng trạng thái
như sau:

Phương trình logic các đầu ra:

Sơ đồ logic được cho trên hình 4.27:

Giải thích:

172
+ c1 = c 2 = 0 ⇒ c1 = c 2 = 1 ⇒ cổng NAND 1 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 1 mở cho
dữ liệu từ đầu vào x đến đầu ra y1. Đồng thời lúc đó các cổng AND 2,3,4 có ít nhất
một đầu vào điều khiển ở mức logic 0 nên không cho dữ liệu từ đầu vào x đến các
đầu ra.
+ c1 = 0, c 2 = 1 ⇒ c1 = 1, c 2 = 1 ⇒ cổng NAND 2 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 2 mở cho
dữ liệu từ đầu vào x đến đầu ra y2.
+ c1 = 1, c 2 = 0 ⇒ c1 = 1, c 2 = 1 ⇒ cổng NAND 3 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 3 mở cho
dữ liệu từ đầu vào x đến đầu ra y3
+ c1 = 1, c 2 = 1 ⇒ c1 = c 2 = 1 ⇒ cổng NAND 4 có 2 đầu vào điều khiển ở mức logic 1,
cũng tương ứng với 1 đầu vào điều khiển ở mức logic 1 nên cổng NAND 4 mở cho
dữ liệu từ đầu vào x đến đầu ra y4.
Nếu x = 1 và hoán đổi đầu vào điều khiển thành đầu vào dữ liệu thì mạch phân kênh
chuyển thnàh mạch giải mã nhị phân. Vì vậy, nhà sản xuất đã chế tạo IC đảm bảo
cả hai chức năng: giải mã và giải đa hợp. Ví dụ: IC 74138, 74139, 74154: giải mã và
phân kênh tuỳ thuộc vào cách nối chân.
Trong trường hợp tổng quát, mạch phân kênh có 1 đầu vào và 2n đầu ra:
để tách 2n nguồn dữ liệu khác nhau cần có n đầu vào điều khiển, lúc đó số tổ hợp
đàu vào điều khiển bằng số lượng đầu ra.
Tuy nhiên trong thực tế, ta còn gặp mạch phân kênh có số lượng đầu vào điều
khiển bằng số đầu ra (hình 4.28). Lúc đó chỉ xét đến mức tích cực ở đầu vào điều
khiển, người ta chọn một trong hai mức logic 1 hoặc 0 làm mức tích cực. Giả sử
chọn mức 1: nếu 1 đầu vào trong số 4 đầu vào điều khiển tồn tại mức logic 1 thì đầu
ra dữ liệu tương ứng có cùng chỉ số với đầu vào điều khiển nó sẽ được nối với đầu
vào dữ liệu chung x.
Ví dụ:

173
Lúc đó bảng trạng thái hoạt động của mạch như sau:

Phương trình logic và sơ đồ logic được cho trên hình 4.29:

Giải thích hoạt động:

+ Khi c1 = 1, c 2 = c3 = c 4 = 0 chỉ có cổng AND1 thông cho dữ liệu từ x nối đến đầu ra
y1
+ Khi c 2 = 1, c1 = c3 = c 4 = 0 chỉ có cổng AND2 thông cho dữ liệu từ x nối đến đầu ra
y2
+ Khi c3 = 1, c1 = c2 = c 4 = 0 chỉ có cổng AND3 thông cho dữ liệu từ x nối đến đầu ra
y3
+ Khi c 4 = 1, c2 = c3 = c1 = 0 chỉ có cổng AND4 thông cho dữ liệu từ x nối đến đầu ra
y4
Vì mạch chọn kênh thực hiện ở đầu phát và mạch phân kênh thực hiện ở đầu
thu nên đảm bảo dữ liệu được chuyển đúng kênh thì mạch chọn kênh và phân kênh
phải đồng bộ với nhau.

174
4.4 MẠCH SO SÁNH

4.4.1. Đại cương

- Mạch so sánh dùng để so sánh các số nhị phan về mặt độ lớn.
Ví dụ: So sánh a và b: a = 0, b = 1 ⇒ a<b
- Có 2 mạch so sánh:
+ So sánh hai số nhị phân 1 bit
+ So sánh hai số nhị phân nhiều bit

4.2.2. Mạch so sánh 1 bit

Là mạch thực hiện chức năng so sánh hai số nhị phân 1 bit. Xét hai số nhị phân
1 bit a và b. Các trường hợp sau đây:

Về phương diện mạch điện, mạch so sánh 1 bit có 2 đầu vào và 3 đầu ra. Các
đầu vào a, b là các bit cần so sánh; các đầu ra thể hiện kết quả so sánh: y1 (a<b), y2 (a
= b) và y3 (a>b). Sơ đồ khối mạch so sánh trên hình 4.30.

175
 Chọn mức tích cực ở đầu ra là mức logic 1. Ta lập được bảng trạng thái mô
tả hoạt động của mạch.
Từ bảng trạng thái, ta có phương trình logic:

176
4.4.3. Mạch so sánh nhiều bit
Mạch có 8 đầu vào và 3 đầu ra, thực hiện so sánh hai số nhị phân 4 bit
A(a3a2a1a0) và B(b3b2b1b0). Có hai phương pháp thực hiện mạch so sánh nhiều bit:
- Thực hiện trực tiếp
- Thực hiện mạch so sánh nhiều bit trên cơ sở mạch so sánh 1 bit.
4.4.3.1. Phương pháp trực tiếp
Ta có bảng trạng thái mô tả hoạt động của mạch.

Phương trình logic của mạch:

177
 Hình 4.33: Thực hiện so sánh nhiều bit trực tiếp
4.4.3.2. Phương pháp xây dựng trên cơ sở mạch so sánh 1 bit
Để mạch so sánh hai số nhị phân 1 bit có thể thực hiện công việc xây dựng
mạch so sánh hai số nhị phân nhiều bit ta cải tiến lại mạch so sánh 1 bit như sau:
ngoài các đầu vào và đầu ra giống như mạch so sánh 1 bit ta đã khảo sát ở trên, còn
có các đầu vào điều khiển a<b, a>b, a = b, với sơ đồ mạch như sau:

178
Bảng trạng thái mô tả hoạt động của mạch so sánh nhị phân 1 bit đầy đủ như sau:

Phương trình logic:

Dựa vào vi mạch so sánh đầy đủ này, người ta thực hiện mạch so sánh hai số
nhị phân 4 bit bằng cách sử dụng các vi mạch so sánh 1 bit đầy đủ này giữa a3 với b3,
a2 với b2, a1 với b1, a0 với b0 với cách nối theo sơ đồ hình 4.35.
Lưu ý: Trên hình 4.35 mạch có 3 đầu vào điều khiển (A>B), (A<B), (A=B) nên
để mạch làm việc được thì bắt buộc cho đầu vào điều khiển (A=B)=1.

179
4.5. MẠCH SỐ HỌC

4.5.1. Đại cương

Mạch số học là mạch có chức năng thực hiện các phép toán số học +, -, x, /
các số nhị phân. Đây là cơ sở để xây dựng đơn vị luận lý và số học (ALU) trong các
bộ vi xử lý hoặc CPU.

4.5.2. Bộ cộng (Adder)

4.5.2.1. Bộ bán tổng (HA – Half Adder)
Bộ bán tổng thực hiện cộng 2 số nhị phân 1 bit
Quy tác cộng như sau:

180
Trong đó a, b là số cộng, s là tổng, c là số nhớ.
Bảng trạng thái mô tả hoạt động của mạch và phương trình logic :

Mạch cộng này chỉ cho phép cộng hai số nhị phân 1 bit mà không thực hiện
cộng hai số nhị phân nhiều bit.

4.5.2.2. Bộ tổng (Bộ cộng toàn phần FA: Full Adder)

Sơ đồ khối:

181
Trong đó:
- Cn-1: Số nhớ của lần cộng trước đó
- Cn: Số nhớ của lần cộng hiện tại
- Sn: Tổng hiện tại
Từ bảng trạng thái mô tả hoạt động của mạch ta viết được phương trình logic:

Lập bảng karnaugh và tối thiểu hoá, ta có:

182
Hoặc sử dụng HA để thực hiện FA:

4.5.3. Bộ trừ (Subtractor)

4.5.3.1. Bộ bán trừ (Bộ trừ bán phần – HS: Half subtractor)
Bộ bán trừ thực hiện trừ 2 số nhị phân 1 bit.
Quy tắc trừ như sau:

Trong đó a là số bị trừ, b là số trừ, D là hiệu, B là só mượn. Bảng trạng thái:

Phương trình logic:

Mạch này chỉ cho phép trừ hai số nhị phân 1 bit mà không thực hiện việc trừ
hai số nhị phân nhiều bit.

183
4.5.3.2. Bộ trừ toàn phần (FS – Full subtractor)
Mạch có sơ đồ khối và bảng trạng thái mô tả hoạt động như sau:
Trong đó: Bn-1: Số mượn của lần trừ trước đó
Bn: Số mượn của lần trừ hiện tại
Dn: Hiệu số hiện tại

Lập bảng Karnaugh và tối thiểu hoá, ta có:

Có hai cách thực hiện bộ trừ toàn phần theo biểu thức logic đã tìm được: hoặc
thực hiện trực tiếp (hình 4.44) hoặc sử dụng HS để thực hiện FS (hình 4.45).

184
 Từ bộ cộng toàn phần, ta xây dựng mạch cộng hai số nhị phân nhiều bit bằng
hai phương pháp: Nối tiếp và Song song.
Phương pháp nối tiếp:

185
Thanh ghi A chứa số A: a3, a2, a1, a0
Thanh ghi B chứa số B: b3, b2, b1, b0
Thanh ghi S chứa số S: s3, s2, s1, s0
Nhược điểm của phương pháp này là thời gian thực hiện lâu.
Phương pháp song song:
Để khắc phục nhược điểm đó, người ta dùng phương pháp cộng song song.
Do tín hiệu điều khiển Ck (điều khiển cộng) đồng thời nên thời gian thực hiện
phép cộng nhanh hơn phương pháp nối tiếp, song do số nhớ vẫn phải chuyển nối
tiếp nên sẽ ảnh hưởng tốc độ xử lý. Vì vậy người ta cải tiến mạch trên thành mạch
cộng song song với số nhớ nhìn thấy trước (mạch cộng nhớ nhanh)

Bằng cách dựa vào sự phân tích mạch cộng toàn phần như sau:
Ta có:

Suy ra:

Trong đó

Khi n = 0:

Khi n = 1:

186
Khi n = 2:

Khi n = 3:

Đây chính là cơ sở tính toán để tạo ra số nhớ c1, c2 , c3 tuỳ thuộc an, bn nên lúc
đó sẽ tìm được Sn. Trên thực tế người ta đã chế tạo ra các vi mạch cộng nhớ nhanh,
ví dụ IC 7483.

187
 CHƯƠNG V

HỆ TUẦN TỰ
5.1. KHÁI NIỆM CHUNG
Mạch số được chia làm 2 loại chính: Hệ tổ hợp và hệ tuần tự.
Đổi với hệ tổ hợp: tín hiệu đầu ra ở trạng thái kế tiếp chỉ phụ thuộc vào trạng thái
hiện tại của đầu vào, mà không quan tâm trạng thái hiện tại của đầu ra. Như vậy,
khi các đầu vào thay đổi trạng thái thì lập tức đầu ra cũng thay đổi trạng thái.
Đối với hệ tuần tự: Các đầu ra ở trạng thái kế tiếp vừa phụ thuộc vào trạng
thái hiện tại của đầu vào, đồng thời còn phụ thuộc trạng thái hiện tại của đầu ra.
Do đó, vấn đề thiết kế hệ tuần tự sẽ khác so với hệ tổ hợp và cơ sở của thiết
kế hệ tuần tự là dựa trên các FF. Mặt khác, đối với hệ tuần tự, khi các đầu vào thay
đổi trạng thái thì các đầu ra không thay đổi trạng thái ngay mà chờ cho đến khi có
một xung điều khiển thì lúc đó các đầu ra mới thay đổi trạng thái theo các đầu vào.
Như vậy, hệ tuần tự còn có tính đồng bộ và tính nhớ nên hệ tuần tự là cơ sở để thiết
kế các bộ nhớ.

5.2. MẠCH ĐẾM

Lợi dụng tính đảo trạng thái của FF JK khi J=K=1, người ta thực hiện các
mạch đếm.
Chức năng của mạch đếm là đếm số xung CK đưa vào đầu vào hoặc thể hiện
số trạng thái có thể có của các đầu ra.
Nếu xét khía cạnh tần số của tín hiệu thì mạch đếm có chức năng chia tần,
nghĩa là tần số của tín hiệu ở đầu ra là kết quả của phép chia tần số của tín hiệu C K
ở đầu vào cho số đếm của mạch.
Ta có các loại: mạch đếm đồng bộ, không đồng bộ và đếm vòng.

5.2.1 Mạch đếm đồng bộ

Trong mạch đếm đồng bộ các FF chịu tác động đồng thời của xung đếm CK.
5.2.1.1 Mạch đếm đồng bộ n tầng, đếm lên
Để thiết kế mạch đếm đồng bộ n tầng (lấy thí dụ n=4), trước tiên lập bảng
trạng thái, quan sát bảng trạng thái suy ra cách mắc các đầu vào JK của các FF sao
cho mạch giao hoán tạo các đầu ra đúng như bảng đã lập. Giả sử ta dùng FF tác động

188
bởi cạnh xuống của xung CK (Thật ra, kết quả thiết kế không phụ thuộc vào chiều
tác động của xung CK, tuy nhiên điều này phải được thể hiện trên mạch nên ta cũng
cần lưu ý). Với 4 FF mạch đếm được 24=16 trạng thái và số đếm được từ 0 đến 15.
Ta có bảng trạng thái:

Nhận thấy:
- FF A đổi trạng thái sau từng xung CK, vậy: TA = JA = KA = 1
- FF B đổi trạng thái nếu trước đó QA = 1, vậy TB = JB = KB = QA
- FF C đổi trạng thái nếu trước đó QA = QB = 1, vậy: TC = JC = KC = QA.QB
- FF D đổi trạng thái nếu trước đó QA=QB=QC=1, vậy:
TD = JD = KD = QA.QB.QC = TC.QC
Ta được kết quả ở (hình 5.1)

189
 Hình 5.1
5.2.1.2 Mạch đếm đồng bộ n tầng, đếm xuống
Bảng trạng thái:

Nhận thấy:
- FF A đổi trạng thái sau từng xung CK, vậy: TA = JA = KA = 1
- FF B đổi trạng thái nếu trước đó QA = 0, vậy: TB = JB = KB = QA
- FF C đổi trạng thái nếu trước đó QA=QB=0, vậy: TC = JC = KC = QA . QB
- FF D đổi trạng thái nếu trước đó QA = QB = QC= 0, vậy:
TD = JD = KD = QA . QB . QC = TC. QC

190
Ta được kết quả ở (Hình 5.2)

Hình 5.2
5.2.1.3 Mạch đếm đồng bộ n tầng, đếm lên/ xuống
Để có mạch đếm n tầng, đếm lên hoặc xuống ta dùng một đa hợp 2→1 có
đầu vào điều khiển C để chọn Q hoặc Q đưa vào tầng sau qua các cổng AND.
Trong mạch (Hình 5.3) dưới đây khi C=1 mạch đếm lên và khi C=0 mạch đếm
xuống.

Hình 5.3
5.2.1.4 Tần số hoạt động lớn nhất của mạch đếm đồng bộ n tầng:
Trong mạch (Hình 5.4) ta cần 2 cổng AND. Trong trường hợp tổng quát cho n
tầng, số cổng AND là (n-2) như vậy thời gian tối thiểu để tín hiệu truyền qua mạch
là:

Tần số cực đại xác định bởi:

191
 Để gia tăng tần số làm việc của mạch, thay vì dùng các cổng AND 2 đầu vào
ta phải dùng cổng AND nhiều đầu vào và mắc theo kiểu:

Như vậy tần số làm việc không phụ thuộc vào n và bằng:

5.2.1.5 Mạch đếm đồng bộ Modulo - N (N ≠ 2n)

Để thiết kế mạch đếm modulo - N, trước nhất ta phải chọn số tầng.
Số tầng n phải thỏa điều kiện:
2n-1 < N < 2n
Thí dụ thiết kế mạch đếm 10 (N = 10).
24-1 < 10 < 24
Vậy số tầng là 4.
Có nhiều phương pháp thiết kế mạch đếm đồng bộ modulo-N.
Sau đây ta khảo sát hai phương pháp: dùng hàm Chuyển và MARCUS
ể Phh h ng pháp dùng hàm Chuyươể
n (Transfer function)
Hàm Chuyển là hàm cho thấy có sự thay đổi trạng thái của FF. Mỗi loại FF có
một hàm Chuyển riêng của nó.
Hàm Chuyển được định nghĩa như sau: hàm có trị 1 khi có sự thay đổi trạng
thái của FF (Q+ ≠ Q) và trị 0 khi trạng thái FF không đổi (Q+ = Q).
Chúng ta chỉ thiết kế mạch đếm dùng FF JK do đó ta chỉ xác định hàm Chuyển
của loại FF này.
Bảng trạng thái của FF JK:

192
Dùng Bảng Karnaugh ta suy ra được biểu thức của H:

Để thiết kế mạch đếm cụ thể ta sẽ xác định hàm H cho từng FF trong mạch,
so sánh với biểu thức của hàm H suy ra J, K của các FF. Dưới đây là một thí dụ.
Thiết kế mạch đếm 10 đồng bộ dùng FF JK
Bảng trạng thái của mạch đếm 10 và giá trị của các hàm H tương ứng:

Từ bảng trên ta thấy:

Để xác định HB, HC và HD ta phải vẽ bảng Karnaugh.

193
Ghi chú: Trong kết quả của hàm H ta muốn có chứa Q và Q tương ứng để suy ra

ngay các trị J và K nên ta đã chia bảng Karnaugh ra làm 2 phần chứa Q và Q và
nhóm riêng từng phần này.
Từ các kết quả này, ta vẽ được mạch (Hình 5.4)

Hình 5.4
Bây giờ ta có thể kiểm tra xem nếu như vì một lý do nào đó, số đếm rơi vào
các trạng thái không sử dụng (tương ứng với số từ 10 đến 15) thì khi có xung đồng
hồ trạng thái tiếp theo sẽ như thế nào? Mạch có quay về để đếm tiếp?
Áp dụng các hàm chuyển có được, ứng với mỗi trạng thái Q của từng FF
trong các tổ hợp không sử dụng, ta tìm trị H tương ứng rồi suy ra Q+, ta được bảng
kết quả sau:

194
Từ bảng kết quả ta có kết luận:
- Khi đầu ra rơi vào trạng thái 1010 (1010), nó sẽ nhảy tiếp vào trạng thái 1110 (1011)
rồi sau đó nhảy về 610 (0110) (Dòng 1 và 2)
- Khi đầu ra rơi vào trạng thái 1210 (1100), nó sẽ nhảy tiếp vào trạng thái 1310 (11 01)
rồi sau đó nhảy về 410 (0100) (Dòng 3 và 4)
- Khi đầu ra rơi vào trạng thái 1410 (1110), nó sẽ nhảy tiếp vào trạng thái 1510 (1111)
rồi sau đó nhảy về 210 (0010) (Dòng 5 và 6).
Tóm lại, nếu có một sự cố xảy ra làm cho số đếm rơi vào các trạng thái không sử
dụng thì sau 1 hoặc 2 số đếm nó tự động quay về một trong các số đếm từ 0 đến 9
rồi tiếp tục đếm bình thường.
Phương pháp MARCUS
Phương pháp MARCUS cho phép xác định các biểu thức của J và K dựa vào
sự thay đổi của Q+ so với Q
Từ bảng trạng thái của FF JK ta có thể viết lại như sau:

Để thiết kế mạch, ta so sánh Q+ và Q để có được bảng sự thật cho J, K của

từng FF, sau đó xác định J và K.
Thí dụ thiết kế lại mạch đếm 10 bằng phương pháp MARCUS
Bảng sự thật cho J, K của từng FF:

195
Ghi chú: Trong bảng trên, không có các cột cho Q+, tuy nhiên ta có thể thấy ngay là
dòng bên dưới chính là Q+ của dòng bên trên, như vậy kết quả có được từ sự so sánh
dòng trên và dòng ngay dưới nó.
Ta thấy ngay JA = KA = 1
Dùng bảng Karnaugh để xác định các hàm còn lại. Nhận thấy các FF B và C có thể
xác định chung cho J và K (cùng vị trí 1 và x), FF D được xác định J và K riêng

Ta được lại kết quả trên.

Trên thị trường có khá nhiều IC đếm:
- 4 bit BCD: 74160, 74162, 74190, 74192, 4192, 4510, 4518. . ..
- 4 bit nhị phân: 74161, 74163, 74191, 74193, 4193, 4516, 4520. . ..
- 8 bit nhị phân: 74269, 74579, 74779. . ..

5.2.2 Mạch đếm không đồng bộ

Là các mạch đếm mà các FF không chịu tác động đồng thời của xung CK.
Khi thiết kế mạch đếm không đồng bộ ta phải quan tâm tới chiều tác động
của xung đồng hồ CK.
5.3.2.1. Mạch đếm không đồng bộ, n tầng, đếm lên (n=4):

196
 Từ bảng trạng thái của mạch đếm 4 bit, ta thấy nếu dùng FF JK tác động bởi
cạnh xuống của xung đồng hồ thì có thể lấy đầu ra của tầng trước làm xung đồng
hồ CK cho tầng sau, với điều kiện các đầu vào JK của các FF đều được đưa lên mức
cao. Ta được mạch đếm không đồng bộ, 4 bít, đếm lên (Hình 5.5).

Hình 5.5
Hình 5.6 là dạng tín hiệu xung CK và các ngã ra của các FF:

Hình 5.6
Tổ hợp các số tạo bởi các ngã ra các FF D, C, B, A là số nhị phân từ 0 đến 15
5.2.2.2. Mạch đếm không đồng bộ, n tầng, đếm xuống (n=4):
Để có mạch đếm xuống ta nối Q (thay vì Q) của tầng trước vào đầu vào CK
của tầng sau. (Hình 5.7) là mạch đếm xuống 4 tầng.
Dạng sóng ở đầu ra các FF và số đếm tương ứng cho ở (Hình 5.8)

197
 Hình 5.7

Hình 5.8
Quan sát tín hiệu ra ở các Flipflop ta thấy sau mỗi FF tần số của tín hiệu ra
giảm đi một nửa, nghĩa là:

Như vậy xét về khía cạnh tần số, ta còn gọi mạch đếm là mạch chia tần.

198
5.2.2.3. Mạch đếm không đồng bộ, n tầng, đếm lên, xuống (n=4):
Để có mạch đếm lên hoặc đếm xuống người ta dùng các mạch đa hợp 2→1
với đầu vào điều khiển C chung để chọn Q hoặc Q của tầng trước nối vào CK tầng
sau tùy theo yêu cầu về cách đếm.
Trong (Hình 5.9), khi C =1, Q nối vào CK , mạch đếm lên và khi C = 0, Q nối
vào CK, mạch đếm xuống.

Hình 5.9
Trên thực tế, để đơn giản, ta có thể thay đa hợp 2→1 bởi một cổng EX-OR,
đầu điều khiển C nối vào một đầu vào cổng EX-OR, đầu vào còn lại nối với đầu ra
Q của FF và đầu ra của cổng EX-OR nối vào đầu vào CK của FF sau, mạch cũng
đếm lên/xuống tùy vào C=0 hay C=1.

Hình 5.10

199
5.2.2.4. Mạch đếm không đồng bộ modulo - N (N=10)
Kiểu Reset:
Để thiết kế mạch đếm kiểu Reset, trước nhất người ta lập bảng trạng thái
cho số đếm.
Quan sát bảng dưới đây ta thấy ở xung thứ 10, nếu theo cách đếm 4 tầng thì
QD và QB phải lên 1. Lợi dụng hai trạng thái này ta dùng một cổng NAND 2 đầu vào
để đưa tín hiệu về xóa các FF, ta được mạch đếm ở (Hình 5.11).

Hình 5.11
Mạch đếm kiểu Reset có khuyết điểm như:
- Có một trạng thái trung gian trước khi đạt số đếm cuối cùng.
- Ngã vào Cl không được dùng cho chức năng xóa ban đầu.
Kiểu Preset:
Trong kiểu Preset các đầu vào của các FF sẽ được đặt trước thế nào để khi
mạch đếm đến trạng thái thứ N thì tất cả các FF tự động quay về không.
Để thiết kế mạch đếm không đồng bộ kiểu Preset, thường người ta làm như sau:

200
- Phân tích số đếm N = 2n.N’ (N’<N) rồi kết hợp hai mạch đếm n bit và N’. Việc
thiết kế rất đơn giản khi số N' << N
- Quan sát bảng trạng thái và kết hợp với phương pháp thiết kế mạch đếm đồng bộ
(MARCUS hay hàm chuyển) để xác định JK của các FF.
Thí dụ, để thiết kế mạch đếm 10, ta phân tích 10=2x5 và ta chỉ cần thiết kế
mạch đếm 5 rồi kết hợp với một FF (đếm 2)
Bảng trạng thái của mạch đếm 5.

Giả sử dùng FF JK có xung CK tác động cạnh xuống.

Từ bảng trạng thái ở kiểu reset, ta thấy có thể dùng tín hiệu đầu ra FF B làm
xung đồng hồ cho FF C và đưa JC và KC lên mức cao:
CKC= QB. ; JC=KC=1
Các FF B và D sẽ dùng xung CK của hệ thống và các đầu vào JK được xác
định nhờ hàm chuyển:

Dùng bảng Karnaugh xác định HD và HB rồi suy ra các trị J, K của các FF.

201
Có thể xác định J, K của các FF B và D bằng phương pháp MARCUS:

Ta có ngay KD=KB=1
Dùng bảng Karnaugh xác định JD và JB

Hình 5.12 là mạch đếm 10 thiết kế theo kiểu đếm 2x5 với mạch đếm 5 có được từ
kết quả trên.

Hình 5.12

202
IC 7490 là IC đếm 10, có cấu tạo như mạch (Hình 5.12) thêm các đầu vào Reset 0 và
Reset 9 có sơ đồ mạch (Hình 5.13)

Hình 5.13
Bảng sự thật cho các đầu vào Reset:

Dùng IC 7490, có thể thực hiện một trong hai cách mắc:
- Mạch đếm 2x5: Nối QA vào đầu vào B, xung đếm (CK) vào đầu vào A.
- Mạch đếm 5x2: Nối QD vào đầu vào A, xung đếm (CK) vào đầu vào B
Hai cách mắc cho kết quả số đếm khác nhau nhưng cùng một chu kỳ đếm 10.
Tần số tín hiệu ở đầu ra sau cùng bằng 1/10 tần số xung CK (nhưng dạng tín hiệu ra
khác nhau).
Dưới đây là hai bảng trạng thái cho hai trường hợp nói trên.

203
 Đếm 2x5 Đếm 5x2
Hình 5.14 cho thấy dạng sóng ở các đầu ra của hai mạch cùng đếm 10 nhưng hai
kiểu đếm khác nhau:
- Kiểu đếm 2x5 cho tín hiệu ra ở QD không đối xứng
- Kiểu đếm 5x2 cho tín hiệu ra ở QA đối xứng

Hình 5.14

5.2.3 Mạch đếm vòng

Thực chất là mạch ghi dịch trong đó ta cho hồi tiếp từ một đầu ra nào đó về
đầu vào để thực hiện một chu kỳ đếm. Tùy đường hồi tiếp mà ta có các chu kỳ đếm
khác nhau.
Sau đây ta khảo sát vài loại mạch đếm vòng phổ biến.
5.2.3.1. Hồi tiếp từ QD về JA và QD về KA

Hình 5.15

204
Đối với mạch này, sự đếm vòng chỉ thấy được khi có đặt trước đầu ra
- Đặt trước QA =1, ta được kết quả như bảng

- Nếu đặt trước QA = QB = 1 ta có bảng:

5.2.3.2. Hồi tiếp từ QD về JA và QD về KA (Hình 5.16)

Hình 5.16
Mạch này còn có tên là mạch đếm Johnson. Mạch có một chu kỳ đếm nmặc
hiên mà không cần đặt trước và nếu có đặt trước, mạch sẽ cho các chu kỳ khác nhau
tùy vào tổ hợp đặt trước đó. Bảng dưới là chu kỳ đếm mặc nhiên.

205
5.2.3.3. Hồi tiếp từ QD về JA và QC về KA (Hình 5.17)

Hình 5.17
Bảng trạng thái:

Ví dụ về thiết kế mạch đếm:

1. Dùng FF JK thiết kế mạch đếm 6, đồng bộ
Bảng trạng thái và hàm chuyển mạch đếm 6:

206
HC = 1 ⇒ JC =KC = 1
Xác định JA, KA, JB, KB
Bảng Karnaugh cho hai hàm chuyển HA & HB

Mạch điện:

2. Thiết kế mạch đếm 7 không đồng bộ, dùng FF JK có đầu vào xung đồng hồ tác
động bởi cạnh lên của CK.
Bảng trạng thái:

207
 Nhận xét bảng trạng thái ta thấy mỗi lần QB thay đổi từ 1 xuống 0 thì QA đổi
trạng thái, mà FF có xung đồng hồ tác động bởi cạnh lên nên ta có thể lấy QB làm
xung đồng hồ cho FFA và JA=KA=1.
FF B và FFC sẽ dùng xung đồng hồ hệ thống, dùng phương pháp MARCUS
để xác định J & K của các FF này.
Ta thấy ngay KC=1

5.3. BỘ GHI DỊCH

Các thông tin nhị phân có thể được lưu trữ nhờ các trigơ có vai trò như một ô
nhớ số nhị phân. Đấu nối tiếp nhiều trigơ D ta nhận được một bộ ghi dịch: Mỗi khi
có xung nhịp đặt vào cửa nhịp, thông tin vào cửa D sẽ được dịch từ một ô sang ô tiếp
theo từ F0 ÷ F3, đây là phương pháp ghi nối tiếp thông tin vào các ô nhớ.

208
 Bộ ghi dịch 4 bít nhị phân với khả năng ghi và nhớ 4 bit thông tin cấu tạo từ 4
trigơ JK nối kiểu trigơ D được cho trên hình 5.17. Có hai khả năng lấy thông tin ra
khỏi bộ ghi dịch: lấy ra đồng thời ở Q0 ÷ Q3 (kiểu song song) sau 4 nhịp ghi nối tiếp
hoặc lấy ra lần lượt tại Q3 các thông tin vào trước đó 4 nhịp.
Q0 Q1 Q2 Q3
Xung xoá

D RQ RQ RQ
J 0 J R Q1 J 2 J 3
(Số C C C C
liệu K K K K
cần ghi Q0 Q1 Q2 Q3
dịch) F0 F1 F2 F3

C (Xung nhịp)

Hình 5.17 : Bộ ghi dịch đưa vào nối tiếp dùng Trigơ JK nối kiểu trigơ
D
Nhịp Q0 Q1 Q2 Q3
0 0 0 0 0
1 D1 0 0 0
2 D2 D1 0 0
3 D3 D2 D1 0
4 D4 D3 D2 D1
5 D5 D4 D3 D2
6 D6 D5 D4 D3
7 D7 D6 D5 D4

Trạng thái ra của bộ ghi dịch 4 bit hình 5.17 theo trật tự xung nhịp
Ngoài ra còn cách ghi song song (đồng thời) vào các ô nhớ như hình 5.18.
- G0 ÷ G7 là các cổng 3 trạng thái với đặc điểm: Tín hiệu điều khiển G="1"
đầu ra được nối với đầu vào, G ="0" đầu ra ở trạng thái trở kháng cao.
- Khi lệnh ghi nhận trị "1" thông tin nhị phân D0 ÷ D7 được ghi vào các trigơ D
(F0 ÷ F7), kết thúc lệnh ghi (nhận trị "0") thông tin nhị phân được lưu trữ trong đó.

209
 Khi có lệnh đọc (G nhận trị "1")
Xung xoá Lệnh
"đọc"
F0
D0 D Q
G0
C R

F1
D1 D Q
G1
C R

F7
D7 D Q
G7
C R

Lệnh "ghi"

Hình 5.18: Bộ ghi cấu trúc vào - ra

song song (8 bit)
các cổng 3 trạng thái được mở, thông tin nhị phân được gửi tới địa chỉ cần nhận.
Các thao tác ghi - đọc được thực
hiện đồng thời với cả 8 bit thông tin.
Ngoài ra người ta còn kết hợp phương pháp nối tiếp và song song trong một bộ
ghi dịch để sử dụng linh hoạt các ưu thế của mỗi cách đồng thời tạo khả năng
chuyển từ một dãy thông tin nối tiếp thành dạng song song hoặc ngược lại. Hình
5.19 đưa ra cấu trúc một bộ ghi dịch 4 bit kiểu này, sử dụng 4 trigơ D kết hợp với
các cổng logic phụ.
Số liệu đưa vào bộ ghi dịch hình 5.19 có thể tuần tự (kiểu nối tiếp) ở đầu vào
D hay kiểu đồng thời ở các đầu P0 ÷ P3 tuỳ theo xung điều khiển L và xung nhịp C.

210
 Q0 Q1 Q2 Q3
(Xung
R
C
(Xung R R R R
®ång bé) C Q0 C Q1 C Q2 C Q3
Dra
D D D D
F0 F1 F2 F3
G00 G01 G02 G03
G1 G2 G3 G4 G5 G6 G7 G8
(Sè
Dvµo P0 P1 P2 P3
L
(TÝn hiÖu ®iÒu

Hình 5.19: Bộ ghi dịch 4 bit hỗn hợp.

Khi L = 0 thì với việc có xung nhịp C, thông tin D sẽ được dịch phải 1 bit
hướng F0 → F3. Lúc L = 1 thì khi có xung nhịp C, thông tin P0 ÷ P3 sẽ được đưa đồng
thời vào F0 ÷ F 3. Việc lấy số liệu ra cũng có thể đồng thời cả 4 bit trên các lối ra Q 0
÷ Q3 hay tuần tự trên lối ra Dra kiểu vào trước ra trước sau 4 nhịp của xung C.
Kết cấu hình 5.19 cho phép sử dụng linh hoạt và khai thác hết các ưu điểm của
mỗi phương pháp ghi dịch kiểu tuần tự hay đồng thời.

5.4. BỘ NHỚ

5.4.1. Các khái niệm

Đối với các thiết bị số, khả năng chứa đựng được dữ liệu là một yêu cầu quan
trọng. Chẳng hạn trong máy tính, các con số cần thiết trong phép toán phải được lưu
trữ ngay trong máy. Còn các thiết bị điều khiển số thì lệnh điều khiển cũng phải
được lưu trữ để thực hiện dần theo một trình tự nào đó. Vì vậy, bộ nhớ là một thành
phần không thể thiếu được của các thiết bị số.
Khi nghiên cứu về bộ nhớ, thông tin hay dữ liệu lưu chuyển trong các thiết bị
số đều phải viết dưới dạng mã hệ 2, tức là một chuỗi kết hợp bởi 0 và 1 và được
biểu diễn bởi hai mức điện thế khác nhau.
Thông thường, thông tin hay dữ liệu được tạo thành từ một đơn vị cơ bản gọi
là từ (word). Một từ có chiều dài nhất định tuỳ theo loại máy, chẳng hạn 8 bit, 16 bit,

211
32 bit, .v..v... Từ là thành phần thông tin cơ bản nhất. Các bộ phận của thiết bị
thường chỉ truyền đi hay nhận vào nguyên một từ (hay nguyên từ) chứ không phải vài
bit của từ. Tuy nhiên, vì từ được tạo thành từ nhiều bít nên đơn vị cơ bản của bộ
nhớ chính là bit.
Khi so sánh các bộ nhớ người ta thường lưu ý đến các đặc tính sau:
+ Dung lượng.
Dung lượng (hay nói rõ hơn là dung lượng nhớ) là khối lượng thông tin hay dữ
liệu có thể lưu trữ được trong bộ nhớ. Để xác định dung lượng ta thường dùng đơn
vị là số bít (hoặc kilobit hoặc megabit). Dung lượng liên quan mật thiết đến giá thành
của bộ nhớ. Giá thành này được đánh giá theo tiêu chuẩn: chi phí/ bit.
+ Thời gian thâm nhập (access time).
Thời gian này gồm có 2 phần: thứ nhất là thời gian cần thiết để xác định vị trí
cần thiết của từ (thời gian tìm từ) trong bộ nhớ và thứ hai là thời gian cần thiết để
lấy ra khỏi bộ nhớ. Thời gian thâm nhập (viết tắt là at) là một thông số quan trọng
của bộ nhớ, nếu nó kéo dài thì sẽ làm giảm khả năng làm việc của thiết bị vì thiết bị
chỉ hoạt động được chừng nào chúng nhận được dữ liệu mà thôi.
Bộ nhớ thường được chia làm hai loại căn cứ vào hai tính chất vừa nêu trên là
bộ nhớ chính và bộ nhớ phụ.
+ Bộ nhớ chính.
Bộ nhớ chính nằm gần các bộ xử lý dữ liệu và cần có at rất ngắn (≤ µsec) với
dung lượng không cần lớn lắm (vài chục kilobit là có thể được). Phần này chứa các
dữ liệu, thông tin, hoặc các lệnh cần ngay cho công tác.
+ Bộ nhớ phụ.
Bộ nhớ phụ không cần thiết phải nằm gần thiết bị, at có thể lớn (tới ms)
nhưng lại cần có dung lượng lớn (từ hàng chục kilobit trở lên, có thể đến hàng chục
megabit) để lưu trữ các thông tin chưa cần ngay hoặc các kết quả vừa được xử lý
xong. Chúng có tính chất như một thư viện.
Bộ nhớ chỉ có khả năng lưu trữ, khi sử dụng ta phải ghi dữ liệu vào (thường
gọi là viết vào) hoặc lấy dữ liệu ra (thường gọi là đọc ra). Việc viết và đọc như vậy
thường bao gồm cả việc xác định vị trí của mỗi từ trong bộ nhớ. Mỗi từ (trong bộ

212
nhớ) phải có một vị trí riêng được xác định bởi một mã số gọi là địa chỉ của từ. Như
vậy bộ nhớ cần phải có mạch để xác định địa chỉ của mỗi từ trước khi đọc hay viết.
Ta thường có thể xoá các dữ liệu cũ trong bộ nhớ để viết vào đó dữ liệu mới,
loại bộ nhớ như vậy gọi là bộ nhớ đọc - viết (Read - Write Memory). Sở dĩ phải gọi
như thế là vì cần phải phân biệt với một loại bộ nhớ khác có chứa sẵn các dữ liệu,
khi sử dụng ta cần đọc ra mà không viết gì vào được. Với loại bộ nhớ này dữ liệu
được ghi vào trong quá trình chế tạo, sau đó nội dung của bộ nhớ được lưu trữ vĩnh
viễn trong bộ nhớ mà không thay đổi được. Loại này gọi là bộ nhớ chỉ đọc (Read
Only Memory) ứng dụng của loại này thường là để chứa các lệnh điều khiển sự
hoạt động của thiết bị mà các lệnh này không cần thay đổi trong quá trình làm việc
khác nhau. Nằm giữa hai loại bộ nhớ nói trên còn có một loại bộ nhớ khác, chúng
giống như bộ nhớ đọc viết ở chỗ có thể viết vào bằng phương tiện đặc biệt và sau
đó nội dung được lưu trữ vĩnh viễn cho đến khi ta muốn xoá đi (tất nhiên cũng bằng
phương tiện đặc biệt), loại bộ nhớ này đôi khi được gọi là bộ nhớ bán cố định (Read
Mostly Memory).
Sau đây chúng sẽ xét các loại bộ nhớ thông dụng nhất hiện nay.

5.4.2. Bộ nhớ RAM

Thuật ngữ RAM là viết tắt của từ tiếng anh Random Access Memory, thường
dùng để chỉ các bộ nhớ đọc viết.
Bộ nhớ Ram thường được sử dụng trong các thiết bị tính để cất giữ các kết
quả trung gian hay kêt quả tạm thời khi thực hiện các chương trình điều khiển.
Như ta biết một mạch FF có hai trạng thái bền, rất tiện dụng để làm một đơn
vị nhớ của bộ nhớ đọc viết. Tuy nhiên, trong quá khứ ý tưởng này không được thực
hiện vì mạch FF làm bằng bộ phận rời có kích thước tương đối lớn, tiêu thụ công
suất đáng kể và tốn kém. Nhưng từ khi kỹ thuật mạch tích hợp ra đời người ta chế
tạo được các mạch tích hợp với nhiều bộ phận bán dẫn trên một diện tích Silic ngày
càng bé. Từ đó bộ nhớ bán dẫn dùng FF ra đời.
Hiện nay có hai loại bộ nhớ bán dẫn RAM chính là dùng Tranzitor lưỡng cực
(npn) và loại MOSFET.

213
 + Bộ nhớ Ram dùng Tranzitor lưỡng cực lấy FF làm đơn vị nhớ cơ bản nên vận
tốc rất cao, at vào khoảng vài chục nanosec và công suất tiêu thụ vào khoảng 1
nanowatt/bit.
+ Bộ nhớ RAM dùng MOSFET được chia làm hai loại:
- Loại tĩnh (static) cũng lấy cấu trúc FF làm đơn vị nhớ cơ bản.
- Loại động (dynamic) lợi dụng điện dung kí sinh của cực cổng (gate) để chứa
dữ liệu.
Sở dĩ người ta gọi tĩnh và động là vì loại dùng FF không cần xung kích thích để
tăng cường thêm điện tích trong tụ điện (thao tác làm tươi bộ nhớ ), nếu không điện
tích này sẽ giảm đi và mất dữ liệu.
Nói chung bộ nhớ MOSFET chậm hơn bộ nhớ lưỡng cực nhưng bù lại đơn vị
nhớ có kích thước nhỏ hơn nên có thể thu gọn nhiều đơn vị nhớ trong một diện tích
silic nhỏ mà công suất tiêu thụ lại không đáng kể (chẳng hạn 250 mW cho 4096 bit
đối với các bộ nhớ thế hệ đầu tiên).
Khi cần các bộ nhớ RAM có dung lượng lớn ta có thể mắc nhiều bộ nhớ nhỏ
lại với nhau mà kích thước toàn thể không lớn lắm.

5.4.3. Bộ nhớ ROM

- MROM (Mask ROM): được lập trình bởi nhà sản xuất.
Ưu và nhược điểm: chỉ có tính kinh tế khi sản xất hàng loạt nhưng lại không phục
hồi được khi chương trình bị sai, hỏng.
- PROM (Programmable): Đây là loại ROM cho phép lập trình bởi nhà sản xuất.
Nhược điểm: nếu hỏng không phục hồi được
- EPROM (Erasable ROM): là loại PROM có thể xoá và lập trình lại.
Ứng dụng: chứa chương trình điều khiển vào ra của máy tính, PC, µP, µC, ROM
BIOS. Dùng để chứa ký tự. Dùng để chứa các biến đổi hàm.

214
Hình 5.20: Sơ đồ khối của ROM 16x8 = 128 bit

215
 MỤC LỤC
Phần 1: Kỹ thuật xung...............................................................................................................1
Chương 1:...................................................................................................................................2
KHÁI NIỆM CHUNG................................................................................................................2
1. Tín hiệu xung và tham số:..................................................................................................2
1.1. Định nghĩa....................................................................................................................2
1.2. Các tham số cơ bản của tín hiệu xung:......................................................................3
2. Các dạng điện áp đơn giản và phản ứng của mạch điện RC – RL đối với dạng xung.
.................................................................................................................................................5
2.1. Khái niệm....................................................................................................................5
2.2. Mạch lọc RC:..............................................................................................................8
2.3. Mạch RL......................................................................................................................8
3. Phản ứng của mạch lọc RC đối với các xung đơn..........................................................9
3.1. Điện áp lấy ra trên điện trở (mạch vi phân)..............................................................9
3.2. Tín hiệu lấy ra trên tụ điện:.....................................................................................10
4. Chế độ khóa của tranzito.................................................................................................11
4.1. Các yêu cầu cơ bản:..................................................................................................11
4.2. Đặc tính truyền đạt...................................................................................................14
5. Chế độ khóa của khuếch đại thuật toán.........................................................................16
5.1. Mạch so sánh một ngưỡng:......................................................................................16
5.2. Mạch so sánh 2 ngưỡng............................................................................................18
Chương 2: ................................................................................................................................20
CÁC PHƯƠNG PHÁP BIẾN ĐỔI VÀ TẠO DẠNG XUNG.................................................20
1. Mạch vi phân....................................................................................................................20
1.1. Định nghĩa và khái niệm...........................................................................................20
1.2. Mạch khuếch đại thuật toán vi phân........................................................................23
2. Mạch tích phân.................................................................................................................23
2.1. Định nghĩa và khái niệm...........................................................................................23
2.2. Các mạch tạo điện áp biến đổi đường thẳng .........................................................26
3. Mạch hạn chế biên độ ....................................................................................................27
Chương 3:.................................................................................................................................28
CÁC MẠCH DAO ĐỘNG XUNG...........................................................................................28
1. Các mạch không đồng bộ hai trạng thái ổn định............................................................28
1.1. Trigơ đối xứng (RS) dùng tranzitor..........................................................................28
1.2. Trigơ Smit dùng IC tuyến tính..................................................................................29
2. Các mạch không đồng bộ một trạng thái ổn định..........................................................31
2.1. Đa hài đợi dùng tranzitor...........................................................................................31
2.2. Đa hài đợi dùng khuếch đại thuật toán....................................................................33
3. Các mạch không đồng bộ hai trạng thái không ổn định.................................................34
3.1. Đa hài tự dao động dùng tranzitor.............................................................................34
3.2. Đa hài tự dao động dùng khuếch đại thuật toán......................................................37
4. Dao động Blocking...........................................................................................................39
5. Mạch tạo xung tam giác...................................................................................................43
5.1. Vấn đề chung............................................................................................................43
5.2. Mạch ổn dòng cơ bản...............................................................................................45
5.3. Mạch tạo xung tam giác dùng transistor...................................................................46
5.4. Mạch tạo xung tam giác dùng vi mạch khuếch đại thuật toán...............................49
Chương 4:.................................................................................................................................53
VI MẠCH ĐỊNH THỜI 555, DAO ĐỘNG TÍCH THOÁT DÙNG UJT................................53

216
 1. Sơ đồ chân và cấu trúc 555..............................................................................................53
1.1. Sơ đồ chân IC 555.....................................................................................................53
1.2. Sơ đồ cấu trúc IC 555...............................................................................................53
1.3. Nguyên tắc hoạt động các chân IC555.....................................................................54
2. Mạch đa hài dùng IC555..................................................................................................55
3. Mạch đơn đa hài dùng IC555...........................................................................................59
4. Mạch dao động tích thoát dùng UJT................................................................................60
5. Mạch tạo tín hiệu xung tam giác dùng UJT....................................................................63
6. Mạch tạo tín hiệu xung nấc thang dùng UJT..................................................................66
7. Mạch dao động tích thoát tạo xung đồng bộ..................................................................67
7.1. Mạch đồng bộ điều khiển nắn nửa chu kỳ.............................................................67
7.2. Mạch đồng bộ điều khiển nắn toàn chu kỳ.............................................................68
Chương 5. ................................................................................................................................70
MẠCH DAO ĐỘNG TẠO XUNG DÙNG CỔNG LOGIC, VCO, CCO................................70
1. Mạch đa hài đơn ổn dùng cổng logic..............................................................................70
2. Mạch đa hài tự dao động dùng cổng logíc......................................................................70
3. Mạch dao động VCO (Voltage Control Oscilator) dùng IC 566.....................................71
Phần 2: Kỹ thuật số.................................................................................................................78
CHƯƠNG I..............................................................................................................................79
HỆ THỐNG ĐẾM VÀ KHÁI NIỆM VỀ MÃ.........................................................................79
1.1 HỆ THỐNG SỐ ĐẾM....................................................................................................79
1.1.1 Hệ đếm....................................................................................................................79
1.1.2 Cơ số của hệ đếm..................................................................................................79
1.1.3 Đổi cơ số.................................................................................................................81
1.2 HỆ ĐẾM NHỊ PHÂN VÀ KHÁI NIỆM VỀ MÃ..........................................................81
1.2.1 Hệ đếm nhị phân.....................................................................................................81
1.2.2 Khái niệm về mã.....................................................................................................83
CHƯƠNG II.............................................................................................................................88
ĐẠI SỐ BOOLE.......................................................................................................................88
2.1 MỘT SỐ ĐỊNH NGHĨA................................................................................................88
2.2 CÁC PHÉP TOÁN CƠ BẢN CỦA ĐẠI SỐ BOOLE...................................................88
2.3 CÁC ĐỊNH LÝ CỦA ĐẠI SỐ BOOLE.........................................................................89
2.3.1 Định lý......................................................................................................................89
2.3.2 Các phương pháp biểu diễn hàm logic...................................................................90
2.3.3 Tối thiểu hoá hàm Boole.........................................................................................94
CHƯƠNG III.........................................................................................................................101
CÁC PHẦN TỬ LOGIC CƠ BẢN........................................................................................101
3.1 KHÁI NIỆM VỀ MẠCH SỐ........................................................................................101
3.1.1 Mạch tương tự......................................................................................................101
3.1.2 Mạch số.................................................................................................................101
3.1.3 Họ logic dương/âm...............................................................................................101
3.2 Cổng Logic...................................................................................................................103
3.2.1 Khái niệm..............................................................................................................103
3.2.2 Phân loại................................................................................................................103
3.2.3. Công suất tiêu tán Ptt............................................................................................128
3.2.4. Fanout....................................................................................................................129
3.2.5. Fanin (Hệ số mắc mạch đầu vào).......................................................................129
3.2.6. Độ chống nhiễu....................................................................................................129
3.2.7. Trễ truyền đạt......................................................................................................129
3.3. FLIP-FLOP (FF)..........................................................................................................130

217
 3.3.1. Khái niệm.............................................................................................................130
CHƯƠNG IV.........................................................................................................................153
HỆ TỔ HỢP...........................................................................................................................153
4.1 Khái niệm chung..........................................................................................................153
4.2. Mạch mã hoá và giải mã.............................................................................................154
4.2.1. Khái niệm.............................................................................................................154
4.2.2. Mạch mã hoá (ENCODER)..................................................................................154
4.2.3. Mạch giải mã ......................................................................................................159
4.3 MẠCH CHỌN KÊNH – PHÂN ĐƯỜNG..................................................................168
4.3.1 Đại cương.............................................................................................................168
4.3.2. Mạch chọn kênh...................................................................................................168
4.3.3. Mạch phân đường................................................................................................171
4.4 MẠCH SO SÁNH.........................................................................................................175
4.4.1. Đại cương............................................................................................................175
4.2.2. Mạch so sánh 1 bit................................................................................................175
4.4.3. Mạch so sánh nhiều bit........................................................................................177
4.5. MẠCH SỐ HỌC..........................................................................................................180
4.5.1. Đại cương............................................................................................................180
4.5.2. Bộ cộng (Adder)...................................................................................................180
4.5.3. Bộ trừ (Subtractor)...............................................................................................183
CHƯƠNG V..........................................................................................................................188
HỆ TUẦN TỰ........................................................................................................................188
5.1. KHÁI NIỆM CHUNG.................................................................................................188
5.2. MẠCH ĐẾM ...............................................................................................................188
5.2.1 Mạch đếm đồng bộ ............................................................................................188
5.2.2 Mạch đếm không đồng bộ ..................................................................................196
5.2.3 Mạch đếm vòng ...................................................................................................204
5.3. BỘ GHI DỊCH ............................................................................................................208
5.4. BỘ NHỚ.....................................................................................................................211
5.4.1. Các khái niệm.......................................................................................................211
5.4.2. Bộ nhớ RAM........................................................................................................213
5.4.3. Bộ nhớ ROM........................................................................................................214
MỤC LỤC..............................................................................................................................216

218
 TÀI LIỆU THAM KHẢO

1. Vương Cộng. Kỹ thuật xung, NXB ĐH & THCN, 1979

2. Nguyễn Tấn Phước. Mạch điện tử (tập 1 – 2), NXB TP
HCM, 2005
3. Nguyễn Tấn Phước. Kỹ thuật xung cơ bản và nâng cao,
NXB TP HCM, 2002
4. Nguyễn Thuý Vân. Kỹ thuật số. NXB KHKT, 2004
5. Đặng Văn Chuyết. Kỹ thuật điện tử số. NXB Giáo dục.
6. Vũ Đức Thọ. Cơ sở kỹ thuật điện tử số. NXB Giáo dục.
7. Hướng dẫn sử dụng phần mềm thiết kế mạch: Electric Workbench, Circuit
Maker, Orcad. (Tài liệu trên Internet).

219