Full Ebook of Design Rules in A Semiconductor Foundry 1St Edition Eitan N Shauly Online PDF All Chapter

Design Rules in a Semiconductor
Foundry 1st Edition Eitan N. Shauly

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Design Rules in a
Semiconductor Foundry
Design Rules in a
Semiconductor Foundry
edited by
Eitan N. Shauly
Published by
Jenny Stanford Publishing Pte. Ltd.
101 Thomson Road
#06-01, United Square
Singapore 307591
Email: editorial@jennystanford.com
Web: www.jennystanford.com
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Design Rules in a Semiconductor Foundry
Copyright © 2023 by Jenny Stanford Publishing Pte. Ltd.

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For photocopying of material in this volume, please pay a copying fee through
the Copyright Clearance Center, Inc., 222 Rosewood Drive, Danvers, MA 01923,
USA. In this case permission to photocopy is not required from the publisher.
ISBN 978-981-4968-00-3 (Hardcover)

ISBN 978-1-003-31172-0 (eBook)
Contents
Preface xvii
Acknowledgment xix
Contributors xxi
1. Layout Design Rules: Definition,

Setting, and Scaling 1
Eitan N. Shauly
1.1 Introduction: The Goal of Design Rules 1
1.2 Different Types of Layout DRs 4
1.2.1 The WIDTH Rule 5
1.2.2 The SPACE Rule 6
1.2.3 The DISTANCE Rule 6
1.2.4 The ENCLOSURE Rule 7
1.2.5 The EXTENSION Rule 7
1.2.6 The OVERLAP Rule 8
1.2.7 The COVERAGE Rule 8
1.2.8 The AREA1 Rule 9
1.2.9 The AREA2 Rule 9
1.2.10 The PERIPHERY Rule 9
1.2.11 The PARALLEL LENGTH Rule 10
1.2.12 The INTERACT Rule 10
1.2.13 The NOT allowed Rule 10
1.2.14 More Definitions and Examples
for More Complex Rules 12
1.3 Different Considerations for Setting a New DR 13
1.4 Reliability Consideration for DR Setting 19
1.5 Device Sensitivity to Layout Proximity 21
1.6 Design Ranking 24
1.7 Standard Cells Digital Density and Layout
Considerations 30
1.8 Device Considerations for Standard Cells 37
1.9 Restricted Design Rules 39
vi Contents
1.10 Gridded Design Rules 40

1.10.1 GDR (Regular-Fabric-Based) Design
Methodology 43
1.11 Double Patterning 46
1.11.1 Resolution Enhancement: the Drive
Force for DP 46
1.11.2 Mask Decomposition and Colors
Conflicts: LELE Integration 48
1.11.3 Mask Decomposition (with Line-Cut)
for SADP Integration 53
1.11.4 Interconnect Variation Modeling
under DP Misalignment 58
1.11.5 DRC, Anchoring, and Standard Cells
Placement 59
1.11.6 Dummy Fill Insertion under
DP Constrains 62
2. Front-End-of-Line Topological Design Rules 69

Eitan N. Shauly
2.1 Introduction 69
2.1.1 Minimum Area Rules (.A.1 and .A.2) 70
2.1.2 AA for Oxide Diffusion (OD) Rules 72
2.1.2.1 AA width (AA.W.1) 74
2.1.2.2 Intra-well isolation (AA.S.1) 75
2.1.2.3 Enclosed AA (AA.A.2): STI
stress-induced defectivity 77
2.1.2.4 The dependency of gate
width and gate LER on
AA width 78
2.1.3 WN (N-well) Rules 80
2.1.3.1 N-well junction breakdown 81
2.1.3.2 N-well width (WN.W.1) and
space (WN.S.1/2) 83
2.1.3.3 N-well as a protected diode
(WN.A.1) and floating N-well
(WN.N.1) 85
2.1.3.4 Inter-well isolation
(AA.E.3, AA.D.3) 85
Contents vii
2.1.3.5 Layout considerations for

well masks 88
2.1.3.6 Well (mask) proximity
effect (WPE) 90
2.1.4 Guard Rings and DNW Rules 93
2.1.4.1 Integration of DNW 96
2.1.4.2 Isolation enhancement
by native layer around
the N-well ring 102
2.1.5 Threshold Voltage Complimentary
(VTC) Implant Rules 103
2.1.5.1 Layout variability for
VTC masks 105
2.1.6 DGO Area Rules 108
2.1.6.1 V MOSFETs threshold
voltage shift 111
2.1.7 Poly GC Rules 111
2.1.7.1 Core poly width (GC.W.1) 113
2.1.7.2 Core poly space (GC.S.1),
space over STI (GC.S.2) and
poly pitch 115
2.1.7.3 Width of poly for routing
(over STI, GC.W.2) 119
2.1.7.4 GC.D.1: distance of poly
over STI to related AA 120
2.1.7.5 Poly LER and layout sensitivity 127
2.1.7.6 GC.X.2: Extension of poly
beyond AA (endcap) 130
2.1.8 2nd Poly Mask for Poly Cut
(P2MC) Rules 130
2.1.8.1 Poly cut mask with SADP 136
2.1.9 N+ S/D and P+ S/D (NPSD) Rules 137
3. Back-End-of-Line Topological Design Rules 151

Eitan N. Shauly
3.1 Introduction 151
3.1.1 Methodology for BEOL Design
Rule Setting 154
viii Contents
3.1.2 Contact Related Rules 157

3.1.2.1 Contact width and space rules 159
3.1.2.2 Enclosure and extension
of active and poly around
contact 162
3.1.2.3 Distance of S/D contact to
related gate 166
3.1.2.4 Non-square contacts 174
3.1.2.5 Optical-Proximity-Correction
for contacts 177
3.1.2.6 DRs for contact formed
by double patterning 179
3.1.3 Metal Related Rules 182
3.1.3.1 Metal width and space rules 183
3.1.3.2 Metal enclosed rules 196
3.1.4 Via Rules 200
3.1.4.1 Via width and space rules 203
3.1.4.2 Double-via and VIABAR rules 206
3.1.5 BEOL Reliability–Related Design Rules 207
3.1.5.1 Maximum current density
in metal wires and contact/
vias under DC conditions 208
3.1.5.2 Setting up design guidelines
for metal width on the basis
of EM failures 210
3.1.5.3 Via rules as extracted from
stress-induced-voids
measurements 218
3.1.5.4 Minimum metal space
rules as extracted by TDDB
measurements 225
3.1.6 Integration for Sub-28 nm Technology:
Middle-of-Line 228
3.1.6.1 Local interconnects and
middle-of-line (MOL)
integration 229
3.1.6.2 Reliability of middle-of-line
interconnects 233
3.1.6.3 Air gaps for capacitance
reduction 234
Contents ix
4. Coverage Rules and Insertion Utilities 249

Eitan N. Shauly
4.1 Introduction: The Need for Planarization 249
4.2 CMP Planarization for Oxide and Cu 254
4.3 CMP Process Integration 256
4.3.1 Dishing and Erosion 256
4.3.2 STI CMP Process and the
Main Challenges 260
4.3.3 Cu CMP Process 264
4.3.4 Cu CMP Modeling 265
4.3.5 Cu Electroplating 266
4.4 Global and Local Planarization 267
4.4.1 CMP Range (Density Interaction
Distance) 267
4.5 AA, Poly, and Al Global Coverage Rules 270
4.6 AA and Copper Local Coverage Rules 274
4.7 Minimum and Maximum Copper Coverage
Design Rule Setting 277
4.8 Dummy AA, Dummy Poly, and Dummy
Metal Rules 282
4.8.1 Multilevel Coverage Integration Effects 287
4.8.2 Design-for-Manufacturing for
Copper Lines 293
4.9 Different Methods for Dummy Fill Insertion 294
4.9.1 Dummy Shapes, Tools, and Insertion
Efficiency 294
4.9.2 Single-Size Tile Filling 295
4.9.3 Rule-Based (Linear-Programing)
Dummy Fill 297
4.9.4 Model-Based Driven Dummy Fill 303
4.9.5 Net-Aware and Timing-Aware DM Fill 304
4.9.6 More Advanced Fill Methods: Cell Fill 306
4.10 Capacitive Coupling of Dummies 307
4.11 The Effect of Dummy Fill on Wire Resistance
and Inductance 312
4.12 The Effect of Dummy Fill on Inductors 315
4.13 Dummy Fill Blocking Layers 318
4.14 RTA-Aware Dummy Fill Insertion 320
x Contents
4.15 Dummy Fill Considerations for Design Fix

(ECO Fill) 324
4.16 Metal Slits Rules 325
4.16.1 Metal Slits Insertion Method
and Utilities 329
4.17 Additional Coverage Rules (Not for AA,
GC, Metals) 330
5. Design Rules, Guidelines, and Modeling

for Analog Modules 337
Samir Chaudhry and Eitan N. Shauly
5.2 Active Devices 340
5.2.1 MOSFETs 341
5.2.2 High-Voltage MOSFETs 348
5.2.3 Parasitic BJTs 352
5.3 Passive Devices 359
5.3.1 Analog DRs for FEOL Resistors 360
5.3.2 Analog DRs for FEOL Capacitors
(MOSCAP, MOSVAR) 378
5.3.3 Analog DRs for BEOL Capacitors
(MIM, MFC) 382
6. Stress-Related Layout Design Rules and Modeling 405

Eitan N. Shauly
6.2 Mobility Dependent on Crystal Orientation
(Notch Orientation) 408
6.3 Mobility Dependent on Surface Orientation
(Hybrid Substrate) 410
6.4 Length of Diffusion and Oxide Space Effect
Rules and Modeling 414
6.5 Stress from Silicided S/D Area 420
6.6 Poly Stress-Memorization Technique
Layout Rules and Modeling 421
6.7 Source–Drain Stress-Memorization Technique 425
6.8 Contact Etch Stop Layer (cESL) Layout Rules
and Modeling 426
Contents xi
6.9 Epitaxial (Embedded) SiGe (eSiGe) Layout

6.10 Compressive SiGe (cSiGe Layer) Layout
6.11 Modeling for cESL and eSiGe Stressors
(Stress from S/D Area) 436
6.12 Advanced Technology Nodes with
Integration of Several Stressors 439
7. Dedicated Design Rules for Memory Modules 449

Yakov Roizin, Evgeny Pikhay, and Eitan N. Shauly
7.2 Fuse and Antifuse Logic OTP Memories 453
7.2.1 Electrically (Programed) Poly Fuse
(ePF) 453
7.2.2 MOSFET-Based Antifuse 464
7.3 Single-Poly FG Memories 465
7.3.1 Y-flash Memory 466
7.3.2 Critical DRs Impact on Y-Flash Cell
Operation 469
7.3.2.1 Special DRs of Y-flash cell 469
7.3.2.2 Coupling ratio of Y-flash cell 471
7.3.2.3 Programming/erasing
performance of Y-flash cell 473
7.3.2.4 Endurance/retention 479
7.3.2.5 Array arrangement of Y-flash
cells 480
7.4 Dedicated DRs for Single-Point SRAM 481
7.4.1 Dedicated DRs for “Tall” SRAM Type-D 485
7.4.2 Dedicated DRs for Wide SRAM 498
7.4.3 SRAM for High-Temperature
Applications 504
8. Planar CMOS Process Flow for Digital,

Mixed-Signal, and RFCMOS Applications 511
Eitan N. Shauly
8.1 Introduction: CMOS History in Short 511
8.2 Introduction: Power Dissipation and Leakage
Components in Planar Technologies 518
xii Contents
8.3 28 nm and 20 nm Planar Technology

Description 524
8.4 Starting Material (Bulk Silicon, EPI Silicon) 530
8.4.1 Silicon Wafer: Module and Unit
Steps Description 530
8.4.2 Typical Wafer Specification 531
8.5 Active Area for Oxide Definition Module 543
8.5.1 Active Area (AA): Module and
Unit Steps Description 543
8.5.2 Bulk Defectivity and Stress Reduction
in STI 559
8.6 Well Implant and Vt Control Module 563
8.6.1 Well and Vt Implant: Module and
Unit Steps Description 563
8.6.2 Super Steep Retrograde Well Implants 568
8.7 Gate Module (for High-k First, Gate Last) 571
8.7.1 Core Gate Oxide for 28 nm LP
Technology (Poly/SiON) 578
8.7.2 Nitrogen Doping by Implant and
Triple-Gate Oxide (for 28 nm LP) 587
8.8 Gate Double Patterning (DP) 589
8.8.1 Double Patterning with LELE 590
8.8.2 Double Patterning with Poly Cut 591
8.8.3 The Dependency of Poly CDs on
Isolated/Dense, Doped/Un-doped Poly 593
8.9 Offset Spacer and Extensions Implant Module 595
8.9.1 Junction Leakage due to too Shallow
SDE and SD Junction Depth 597
8.9.2 Offset Spacer 597
8.9.3 Extension Implants (LDD, LATID, PAI) 598
8.9.4 Co-implants to Minimize Transient-
Enhanced Diffusion (TED) 602
8.9.5 Cluster Implants 606
8.9.6 Cryo-implants for Advanced Junction
Formation 608
8.9.7 Extension Anneal 609
8.10 eSiGe PMOS Stressor and Spacer Definition
Module 611
8.10.1 eSiGe Stressor Module 612
Contents xiii
8.10.2 Spacer Deposition and Etchback 616

8.11 NSD and PSD Implant Module 618
8.11.1 Source–Drain Implant Module 618
8.11.2 Source–Drain Anneal 622
8.12 Local Salicidation Module 624
8.13 Contact Etch Stop Layer (cESL) and Poly
Open Polish (POP) Module 629
8.13.1 Contact Etch Stop Layer 630
8.13.2 Poly Open Polish 630
8.14 N and P Work Function Module 633
8.14.1 Metal Gate Layer 638
8.14.2 PWF/NWF Boundary Effect 640
8.15 Contact Module 641
8.15.1 Cobalt Metal for Contacts 644
8.16 M1 Module 645
8.16.1 M1 Low-k ILD Deposition 645
8.16.2 M1 Lithography and Etch 646
8.16.3 Barrier Metals and Copper
Electroplating 647
8.16.4 Cu Alloy and Cu Capping
(CoWP Metal Cap) 653
8.16.5 M1 Etch Stop Layer 655
8.17 VI/MI Module 655
8.17.1 Via Performance: Resistance
and Reliability 657
8.17.2 Cu CMP and Post-CMP Clean 659
8.18 VL/ML Module 659
8.19 Passivation and Al for RDL Module 660
8.19.1 Wafer Bonding 663
8.19.2 Electrical Testing and Final
Inspection 663
8.20 Flow Analysis 664
9. Reliability Driven Design Rules 681

Kenji Okada and Eitan N. Shauly
9.2 Classification of Failure Modes 682
9.2.1 Early Failure, Random Failure, and
Wear-out Failure 683
xiv Contents
9.2.2 Intrinsic and Extrinsic Mechanisms 684

9.2.3 Fatal Failure and Degradation
Failure Modes 685
9.3 Foundry Physical Reliability Level-1 685
9.3.1 Qualification Plan: JEP001 685
9.3.2 Front-End-of-Line Physical
Qualification 687
9.3.3 Back-End-of-Line Physical
Qualification 687
9.3.4 Metal-Insulator-Metal Physical
Qualification 690
9.4 FEOL Reliability 692
9.4.1 Gate Dielectrics 692
9.4.2 SILC, Soft Breakdown, and
Hard Breakdown 693
9.4.3 Time-Dependent Dielectric Breakdown 696
9.4.3.1 TDDB model 696
9.4.3.2 Statistics model 702
9.4.3.3 Appropriate detection of
the first breakdown 705
9.4.3.4 Impact of carrier charging
under electrical stress on
lifetime prediction 712
9.4.4 Ramped Voltage Test (V-ramp) 716
9.4.4.1 Measurement of the
ramped voltage test 717
9.4.4.2 Extraction of defect density 721
9.4.4.3 Issue in the ramped
voltage test 722
9.4.5 Negative and Positive Bias
Temperature Instability (NBTI/PBTI) 724
9.4.5.1 NBTI model 725
9.4.5.2 Charging component in
NBTI and PBTI model 729
9.4.6 Hot Carrier Injection 734
9.5 Level 2 TDDB for MIM 739
9.5.1 TDDB for MIM 739
9.6 Plasma-Induced-Damage and Additional
Qualification Tests 743
Contents xv
9.6.1 Plasma-Induced Damage Process

Characterization 743
9.6.1.1 General Background 743
9.6.1.2 PID physical qualification 747
9.6.1.3 Antenna ratio and PID rule
definition 748
9.6.1.4 PID diode protection 759
9.6.1.5 PID on MIM capacitors 760
9.7 Additional Foundry Activities for
Qualification 760
9.7.1 Electrical Characterization and DRV 761
9.7.2 Formal Platform Construction
Analysis Report 761
9.7.3 Reliability for RF Applications 763
9.7.3.1 RF HCI testing 764
9.7.3.2 RF TDDB testing 765
9.7.3.3 RF NBTI testing 767
9.8 Automotive Qualification 767
9.8.1 Quality for Automotive 768
9.8.2 Reliability for Automotive 769
9.8.2.1 The mission’s profile 770
9.8.3 Automotive Qualification Plan 773
9.8.4 Design for Automotive 774
9.8.4.1 Foundry PDK and
infrastructure 774
9.8.4.2 Examples for dedicated
automotive design rules 775
9.8.5 Functional Safety Methodologies for
Automotive 776
9.9 Foundry Environmental Reliability Level-2 777
9.9.1 Early Life Failure Rate (ELFR)
Calculation 779
9.9.2 Early Failure Rate Calculations 781
Index 791
Preface
Design Rules in Semiconductor Foundry is a text designed to serve

as a comprehensive and up-to-date manual for process, device,
layout, and design engineers. Written for the professionals, the book
belongs on the bookshelf of microelectronic discipline experts. Over
50% of the integrated circuits are manufactured nowadays (2019)
at wafer foundries. This book aims to present a foundry-integrated
perspective of these fields.
The scaling chapter provides insight into two topics: the different
types of design rules (DRs) and considerations for setting new DRs.
The development methodology detailed physical and electrical
methodology and reliability, design ranking, various design styles,
special considerations for intellectual properties (IPs), and more.
In this book, many of the layout DRs for the front-end-of-line
(FEOL) and back-end-of-line (BEOL) are explained in relation to
their dependency on process, reliability, and performance. Two
chapters are dedicated to the different rules for each layout layer,
with many examples.
The chapter dedicated to coverage rules includes the layout
rules needed to support the advance oxide and copper chemical-
mechanical-polishing (CMP) process, along with the related
electronic-design-automation (EDA) utilities. Single-layer and
multi-layers coverage aspects, as well as different types of dummy
fill insertions, are presented.
A large set of guidelines and layout-aware modeling for RFCMOS
and analog modules covers the fine layout needed for best-in-class
performances that are detailed in the modeling chapter. Both active
devices (MOSFETs and BJTs) and passive devices (FEOL/BEOL
resistors and capacitors) are analyzed.
The chapter on stressors provides the layout DRs for different
mobility enhancement techniques and their related modeling. The
stress dependency on layout and the related DRs for each stressor
type are provided with related modeling and process considerations.
xviii Preface
Many memory blocks require special DRs to achieve the

aggressive scaling path the foundries follow. In the chapter dedicated
to memory, many of these rules for static random-access memory
(SRAM), embedded poly fuse (ePF), and LogicNVM are listed and
explained.
The detailed, step-by-step description of the 28~20 nm planar
MOSFET process flow is for low-power (LP) and high performance
mobile (HPM) applications. The flow chapter provides, for the first
time, the foundry integration aspects: alongside the “cookbook”
description, detailed explanations for the setting and calibration of
the process parameters set are also provided.
Finally, the foundry reliability is presented; FEOL/BEOL
physical and environmental test for qualifications. Automotive
qualification and design-for-automotive (DfA) are also explained.
This is the first book dedicated exclusively to describing the
layout and reliability DRs. It will provide semiconductor engineers,
researchers, and microelectronics students comprehensive
knowledge about the design layout and their correlation with the
manufacturing processes as well as the electrical and reliability
performances.
Eitan N. Shauly
Tower Semiconductor, Israel
Summer 2022
xix
Acknowledgment
The huge amount of information collected for this book is based

on open literature published by different foundries, academics,
equipment, and EDA vendors. Their contributions are recognized
to a small degree in citations of the references listed at the end of
each chapter. As an “integration book,” it is the product of endless
technical meetings, where engineers communicated and spent time
explaining why things are the way they are. It is my pleasure and
privilege to summarize more than 30 years of work in the field and
to provide this long and comprehensive summary of integration
meetings.
I wish to thank Eng Israel Rotstein for endless fruitful and
stimulating discussions. He was the person who hired me as a
process engineer at National Semiconductor many years ago and
served as a mentor for almost 25 years. Many thanks to Dr. Itzhak
Edrei, the President (and the “CPU”) of Tower Semiconductor, for the
endless companionship through all the years of common and fruitful
work.
I also acknowledge the technical support and detailed explana-
tions of the following people for this book: Uri Krispil (Mentor
Graphics, Israel); Tower experts Yakov Roizin, Yossi Avrahamov,
Allon Parag, Efraim Aharoni, Samir Chaudry, Ofer Tamir, Osnat
Eshkol, Sharon Levin, Amir Zilberman, Zmira Lavie, Myriam
Buchbinder, Efraim Aloni, Rafi Mor, and Russell Ellwanger; Gunter
Sachs (Siltronics, GmbH); Ilan Munin (Axcelis, Israel); Eran Valfer
(Lam Research, Israel); TPSCo (Tower-Panasonic-Semiconductor
Corporation, Japan) Eng’s: Guy Eristof, Yamada Takayuki, Shindo
Masao, Inoue Takayuki, and Yoshida Koji; Volker Blaschke (NPB, CA);
David Cohen (Haifa, Israel); and many others.
Most of all, I want to thank my loving wife Anat and my children,
Daniel, Doron, and Inbal, for their love and understanding. This book
is dedicated to them.
Contributors
Eitan N. Shauly. Tower Semiconductor, Ramat Gavriel, Migdal

Ha’Emek, 10556, Israel and Faculty of Materials Science and
Engineering, Technion – Israel Institute of technology, Haifa, 32000,
Israel
Samir Chaudhry. Tower Semiconductor, Newport Beach, CA 92660,
USA.
Yakov Roizin. Tower Semiconductor, Ramat Gavriel, Migdal Ha’Emek,
10556, Israel and Electrical Engineering Department (full visiting
professor), Tel Aviv University, Tel Aviv, Israel and Faculty of Electrical
Engineering (full visiting professor), Technicon – Israel Institute of
Technology, Haifa, Israel,
Evgeny Pikhay. Tower Semiconductor, Ramat Gavriel, Migdal
Ha’Emek, 10556, Israel,
Kenji Okada. Quality Assurance Group, Tower Partners Semiconductor
Co., Ltd. (TPSCo), Uozu, Toyama, 9378585, Japan.
Chapter 1
Layout Design Rules: Definition,

Setting, and Scaling
Eitan N. Shauly
Tower Semiconductor, Ramat Gavriel, Migdal Ha’Emek, 10556, Israel
Faculty of Materials Science and Engineering,
Technion – Israel Institute of Technology, Haifa, 32000, Israel
eitansh@towersemi.com
1.1 Introduction: The Goal of Design Rules

The foundry design rules (DR) are made in order to deliver the
process and the manufacturing limitations to the designer, and
to ensure a robust design performing as expected and with high
yield. In most cases, these limitations are presented in the DRM
(DR manual) in a table format, including the layout constrains with
the limit value. It is the responsibility of the integration team at the
wafer foundry to define the different rules in the most simple and
accurate way, with a possibility to be coded for DR checking (DRC).
The industry expectation is that all foundry rules will be accurately
coded to ensure a first-time successful integrated circuit (IC).
Design Rules in a Semiconductor Foundry

Edited by Eitan N. Shauly
Copyright © 2023 Jenny Stanford Publishing Pte. Ltd.
ISBN 978-981-4968-00-3 (Hardcover), 978-1-003-31172-0 (eBook)
www.jennystanford.com
2 Layout Design Rules: Definition, Setting, and Scaling
Not all of the layout rules are set due to lithography requirements.
About 25% of all rules are defined to support planarization
process, wet and dry etch processes, reliability, and other process
requirements. Along with the technology scaling, the number of
DRs continue to grow (Fig. 1.1a) in a typical rate of ~×1.4 from
generation-to-generation. For example, at the 20 nm platform,
~2,000 rules are listed. One of the main reasons for the rapid growth
of technologies <20 nm is the double-patterning (DP) integration for
the gate and the fine metals. Examples for such rules, are the P2MC
(poly 2nd mask cut rules) listed in Chapter 2, the MOL (middle-of-
line) rules and the examples for DP rules in Section 1.11. In addition,
new types of rules were introduced, such as voltage-dependent
checks for metal space and layout direction dependent checks. The
number of DRC operations required to verify the final design follow
the same growth rate. Any new technology requires a new large set
of complex rules to be coded, verified against a large set of test cases
and then delivered to the designs. The introduction of EUV (extreme
UV) photolithography planned for N5 might reduce the number of
rules.
The layout methodology also adjusted along the scaling, aiming
to simplify and reduce the number of rules that goes up. For example,
Intel integration team [1] reported that going from the 130 nm to the
90 nm technology node induced more restrictions for poly layout and
the number of rules increased by 47%. For the 65 nm technology, the
number of poly rules increased by 65%. However, development of
the 45 nm technology with GDR (graded DRs, see Section 1.10) that
were already used for the 65 nm SRAM, simplified the logic layout
and the number of DR was reduced by 37%.
In addition to the layout rules, the DRM also includes dedicated
chapters that list the available layers for design and theire
purpose, physical information on the BEOL (back end of line) for
RC (resistance–capacitance) extraction, reliability limits with the
related analysis, the list of masks to be used in manufacturing and
more. The challenge of the foundry integration team is to “deliver”
all of this information in the simplest and most accurate way to the
designer. Figure 1.1b shows the number of pages in the foundry
DRM for the different technology nodes: for the 28 nm node, it is
~650 pages. Many of these rules and their physical, electrical and
reliability dependencies are covered in this book.
Introduction: The Goal of Design Rules 3
7nm
10000
Number of Design Rules per Technology Node
32/28nm 22/20nm 10nm
40/45nm
16/14nm
65nm
90nm
130nm
1000
180nm
Stressors SADP FinFET

RDR
GDR D P+C utM ask
Synopsys (Private com m unication, 2005)

M entor G raphics (C hipEX, 2017)
TSM C (VLSI 2010)
100 (DR C ) STM icroelectronics (http://cm p.im ag.fr, 2016)
(DR C ) M entor G raphics (w hite paper, 2018)
0.1 0.01
(a) Technology N ode (mm )
950 K . W arren (IB M ), SPIE 2006 (6156-01) 7nm

Typical Foundry (w ith estim ations)
850
Number of Design Rules Manuel Pages
750
650 22/20nm
16nm
550 32/28nm
45/40nm
450
65/55nm
350
250
150
50
1 0.1 0.01
(b)
Technology N ode ( m m )
Figure 1.1 DR complexity along the technology scaling. (a) Number of rules
vs. technology node. The charts cover both the number of rules at the DRM and
coded rules. The numbers refer to a typical foundry technology. (b) The number
of pages in the foundry DRM vs. technology node.
The foundry’s DRM is an important part at the platform PDK

(process-design kit) provided to the designers (Fig. 1.2). Beyond
the rules that are used for DRC coding, the DRM also includes the
information on the formal design layers and their purposes. This
information helps building the platforms technology file. The formal
list of legal devices specified at the DRM is the “written contract”
with the PDK team for devices that need to be supported. The DRM
also includes guidelines and the DFM (design-for-manufacturing)
rules, as well as the information needed for different utilities like
dummy fill insertion, slit insertion, double via insertion and more.
Finally, the relevant information for mask generation to be used by
the Mask Technology Group (MTG) to build the tape-out (TO) flow is
also included.
Place–and-Rout
DRM SPICE
Layers
Technology File Layout Rules LVS
List of Legal Devices
Main Electrical Targets
Mask’s and Generation LPE, BEOL RC
DRC
All Rules
Antenna Rule DFM Utilities: RET System
Dummy Fill Insertion Generation
Slits Insertion OPC
DFM RLO Rules QA (DRC After)
Double Via
RLO: Recommended Layout Rules At the foundry
LPE: Layout Parameter Extraction
Figure 1.2 Overall description of the platform PDK.
1.2 Different Types of Layout DRs

The full set of DRs can be divided into several categories, based on
the rule type. This categorization, simplifies the design work and is
mostly important for the final DRC review prior to TO to the foundry.
In a similar way, the electronic design automation (EDA) vendors
Different Types of Layout DRs 5
also define dedicated check operations to simplify the coding. See

for example Ref. [1] and the discussion inside for different checking
possibilities.
In order to maintain an easy reading of the DRM, the foundry
provides a “rule name.” There is no standardization for the rule
name. At foundries like Tower and some others, the rule name is set
as next:
RuleName = LayerName.RuleType.Index.
The LayerName refers to the layer the rule is for. For example,
Active area (AA) rules will start with AA. The RuleType refer to the
primary dimensional check operation—for example, width or space.
The Index is set in order to separate several rules for the same layers
and with the same operational. In the following list, the CAPITAL
BOLD items refer to the layer operation syntax at the EDA tools.
Mentor Graphics Calibre tool was used as an example Ref. [2].
The rule classification shown here is not unified among all
foundries. For example, using space rules only for the distance
between two polygons of the same layer is not common. Some
foundries use only space or only distance or the term clearance.
The advantages of using both space and distance is better rule
description and simplified coding.
1.2.1 The WIDTH Rule
Rule Rule description (see Fig. 1.3a) Units

Check for the polygon size of a single layer. For
example, the width of the AA or the poly layers.
W For DRC coding: a single-layer syntax measures the µm
separations (=the distance) between INTerior-facing
sides of edges of a polygon.
In many cases, the minimum width rule depends on the

photolithography limitations. For example, the minimum poly width
(GC.W.1) is lithography driven, and depends on the illumination
wavelength, the numerical aperture of the scanner as well as
on the resist performances, OPC (optical proximity correction)
performances and more, and should also take into consideration
the layer width variability. In some cases, the minimum width will
be defined by other limitations (not litho driven). For example, the

minimum gate width of a native MOSFET will be set based on leakage
and source–drain breakdown limitations.
1.2.2 The SPACE Rule
Rule Rule Description (see Fig. 1.3b) Units

Check the space between two polygons from the
same layers. For example, the space between two AA
S polygons or two poly lines. µm
For DRC coding: Measures the separation between
the EXTerior sides of edges from one input layer.
The space rule is also lithography driven and also depends on

etch and gap fill limitations. For example, AA space (AA.S.1 = STI
width), is limited by the STI (shallow trench isolation) fill process
and should also take into consideration the process variability.
In some cases, the minimum space will be defined by reliability
limitations. For example, the minimum space between two metal
lines having voltage drop of 5 V will be set based on the leakage
limitation between the lines.
1.2.3 The DISTANCE Rule
Rule Rule Description (see Fig. 1.3c) Units

Check the space between two different layers. For
example, the distance between GC (poly) polygon to
D AA polygon. µm
the EXTerior sides of edges from two input layers.
The distance rule refers to two different layers that do NOT

interact with each other. Setting the rule is based on different
physical limitations. For example, for MOSFETs, the distance of poly
line over STI from AA edge (GC.D.1), is limited by the spacer width,
and should also consider the process variability of both layers as
well as the misalignment in between.
1.2.4 The ENCLOSURE Rule
Rule Rule Description (see Fig. 1.3d) Units

Check the enclosure of a layer around another layer.
For example, the enclosure of M1 around contact
located under.
For DRC coding: The ENClosure measures the
E µm
separation between the exterior sides of edges
from one layer and the interior sides of edges from
another layer. Intersecting edge pairs are never
measured, by default.
The enclosure rule refers to two different layers, that one is fully
overlaps the other. For example, the enclosure of poly around contact
located above. Rule setting must consider the variability of both poly
and contact layers, as well as the misalignment in between.
1.2.5 The EXTENSION Rule
Rule Rule Description (see Fig. 1.3e) Units

Check the extended “Out” of polygon of layer A that
also covers some of polygon of layer B. For example,
extension of GC outside active edge, (end-cap).
X For DRC coding: Measures the separation between µm
the exterior sides of edges from two input layers
(inside edge of A to outside edge of B). Intersecting
edge pairs are never measured, by default.
The extension rule refers to two different layers that interact with
each other. For example, the extension of N-well beyond deep N-well,
that depends on the implant conditions and the post implantation
heat treatment that diffuses both layers. The rule must consider the
variability of both layers, as well as the misalignment in between.
1.2.6 The OVERLAP Rule
Rule Rule Description (see Fig. 1.3f) Units

Check the intersection of polygons of layer A with
polygon of layer B. For example, overlap of WN
(N-well) with DNW (deep N-well).
O µm
the interior sides of edges from the two input layers.
Intersecting edge pairs are not measured by default.
The overlap rule refers to two different layers that overlap with
each other. For example, an overlap of NSD (N+ implant Source/
Drain) into P+ AA, for butted diffusion that depends on the implant
conditions and the AA shape. The rule must consider the variability
of both layers, as well as the misalignment in between.
1.2.7 The COVERAGE Rule
Rule Rule Description (see Fig. 1.3g) Units

Check the coverage of sum of several layers in
a defined window. Check is re-done with steps.
For example, check the coverage of AA layer in a
C window of 300 × 300 mm, step 150 mm. %
For DRC coding: measuring the density of an
input layer within a user specified window over a
specified region of the design.
In most cases, the coverage rule refers to a single physical layer

(like AA, M1, etc), considering both drawing data, dummy data and
at some cases, also slits. For example, for M1, it will be the sum of
M1(dg) with the addition of M1 dummies and without M1 slits. This
M1 area will be divided by the window area. The rule range (min/
max) and the window size are set to ensure good planarization by
CMP (chemical–mechanical polishing), and depend on the layer
to be processed. More details are provided in Chapter 4 that also
describes the dummy fill insertion and slit insertion utilities.
1.2.8 The AREA1 Rule
Rule Rule Description (see Fig. 1.3h) Units

Check the area of polygon of layer A. For example,
the area of M1 “island.”
A1 µm2
For DRC coding: Selects polygon A that meet an
AREA constraint
The AREA1 rule refer to a single layer and depends on the

photo and etch capabilities. For example, the minimum area of DGC
(dummy poly). During rule definition, the integration should also
consider the minimum width that also affects the final physical
shape.
1.2.9 The AREA2 Rule
Rule Rule Description (see Fig. 1.3i) Units

Check the area ENCLOSED by a “ring” of polygon A.
For example, the area enclosed by M1, that is M1 slit.
A2 For DRC coding: Constructs a derived polygon layer µm2
of polygons that fit inside of HOLES in polygons from
the input layer.
The AREA2 rule refers to a single layer and depends on the photo
and etch capabilities. For example, too small AA enclosed area (STI
“island”), may introduce high defectivity, due to the stresses inside
the STI dielectric.
1.2.10 The PERIPHERY Rule
Rule Rule Description (see Fig. 1.3j) Units

Check the periphery length of polygon A. For
example, periphery of a poly island.
PF µm
For DRC coding: Selects polygons from the input
layer having a specified PEREMETER.
The periphery rule refers to a single layer and depends on

the etch capabilities. Many times, this rule is in use together with
AREA1 rule, in order to monitor the periphery/area (P/A) ratio. For
example, for RDL (re-distribution layer) Al line, located at the top
metal layer of Cu technology, the P/A ratio should be monitored, to

eliminate loading effects during the etch process.
1.2.11 The PARALLEL LENGTH Rule
Rule Rule Description (see Fig. 1.3k) Units

Check the common parallel run length. For example,
the parallel length of two metal lines from two
PL different nets. µm
For DRC coding: The PROJECTION of (parallel
edges) either edge onto the other.
The parallel run length rule mostly refers to a single layer and
in many cases introduced for defectivity level. For example, for Cu
technology, two long wires with minimum space may face high level
of shorts due to resist liftoff (that covers the space area during trench
etch).
1.2.12 The INTERACT Rule
Rule Rule Description (see Fig. 1.3l) Units

Check if two layers interact with each other. For
example, interact (placement) of dummy metal
I below inductor metal.
For DRC coding: check that Polygon A does NOT
share any points with polygons from Polygon B.
The interact rule refers to any type of interaction (overlap, edge-

to-edge, corner-to-corner) between two different layers. Overlap of
the two layers is also NOT allowed.
1.2.13 The NOT allowed Rule
Rule Rule Description (see Fig. 1.3l) Units

Any type of checking, or recommendation, that
explain constrain. For example, placing poly
N
resistors over AA is NOT allowed.
For DRC coding: depend on the constrain type.
The NOT allowed rule can be used for any purpose.

(a) (b)
B
A
A B A
(c) (d) (e)
Window
Slit
A
step
A
B DA
(f) (g)
(h) (i) (j)
Not Allowed
B
B
A
(k) (l)
Figure 1.3 Illustration of the different layout rule. (a) Width of layer A, (b)
Space of layer A, (c) Distance between layer A and B, (d) Enclosure of layer B
around layer A, (e) Extension of layer B beyond layer A, (f) Overlap of layer B into
layer A, (g) Coverage, (h) Area (Area1), (i) Area enclosed (Area2), (j) Periphery
length, (k) Parallel length, (l) Interact and “Not Allowed.”
1.2.14 M
ore Definitions and Examples for More
Complex Rules
Many of the rules include additional constrains. These constrains are
needed for more precise checking of the pattern. For this purpose,
new definitions are used, to simplify both the rule text and the
coding. For example, for rules related to the poly gate of MOSFETs,
we eliminate including capacitors (under marking layer CAP):
∑ GATE (MOSFETs only) = GC AND AA NOT CAP
The last item excludes the poly over MOSCAPs (MOSFET
capacitor) which is also covered with CAP marking layer. Based on
that, N and P GATEs for core and IOs are defined:
∑ CORE_NGATE (Core, NMOFET) = GATE AND NSD NOT HV
∑ CORE_PGATE (Core, PMOFET) = GATE AND PSD NOT HV
∑ IO_NGATE (IO, core NMOFET) = GATE AND NSD AND HV
∑ IO_PGATE (IO, core PMOFET) = GATE AND PSD AND HV
where NSD and PSD are the N+ S/D and P+ S/D layers, respectively.
HV is the marking layer cover the thick gate oxide devices.
Using these definitions, complex rules can be defined more easily.
For example, at 28 nm technology, the minimum gate length (GC.W.*)
of core transistor that works at 1 V, will be different than IO (Input/
Output) transistors that work at 2.5 V or OVD (overdrive) to 3.3 V
and using the thick gate oxide. At this case, the DR text and coding
should be adjusted accordingly and use different marking layers, to
identify the IO and the OVD conditions:
∑ GC.W.1: For 1 V core—The minimum gate length. The coding
will only check CORE_NGATE and CORE_PGATE,
∑ GC.W.2: For 2.5 V IO—The minimum gate length will be almost
×10 larger than for the core in order to handle the high lateral
electrical field. The coding will only check IO_NGATE and IO_
PGATE and eliminate checking under OVD marking layer,
∑ GC.W.3: For 2.5 V IO (OVD = 3.3 V)—The minimum gate length
will be almost ×20 larger than for the core. The coding will
only check IO_NGATE and IO_PGATE covered by the OVD
marking layer.
Different Considerations for Setting a New DR 13
In the same way, separation between NMOS and PMOS can be

done. Another example for complex rules is those related to metal
space that can be checked with dependency on the parallel length
(PL). As explained in Chapter 3, the sensitivity (or the probability)
for metal-metal short, depends in a linear way on the PL and on (1/
space)2, all for the same voltage difference between the lines. Based
on that, a set of metal space rules that includes the PL as a second
criteria can be set:
∑ MX.S.1: For PL >10 mm—The minimum space >X1
∑ MX.S.2: For PL >100 mm—The minimum space >1.1X1
∑ MX.S.3: For PL >1,000 mm—The minimum space >1.2X1
The set of rules above does not use the line width as a variable.
For higher accuracy, an additional set of rules can be defined that
also considers the dependency of the metal space on both the PL and
the line widths (MW1, MW2):
∑ MX.S.1: For PL >10 mm AND min(MW1, MW2) > Y—The
minimum space >X2
∑ MX.S.2: For PL >100 mm AND min(MW1, MW2) > 10Y—The
minimum space >1.1X2
1.3 Different Considerations for Setting a New

DR
Several reasons yield a new DR: higher layout density, better
electrical and reliability performances, lower dependency on
process variability, and simplified manufacturing with lower cost.
For many years, power, performance, area, and cost (PPAC) were,
and still are, the key points for the definition of the next generation
technology. In addition, for advanced nodes (16 nm and beyond),
additional constrains such as leakage and parasitic vs. performances,
the process tools availability (beyond cost) to support the sub-
resolution process needs, should all be considered.
The team from TOSHIBA [3] and the integration team from
TSMC [4], proposed some methodologies for DR setting. The team
from IBM also suggested useful goals [5]. Their inputs, combined
with the knowledge accumulated by the integration team from
Tower, provided the following methodology which describes the
main steps to define a new DR (Fig. 1.4):
Step-1: Consider scaling parameters, manufacturing capabilities and

cost. This is relevant for both “primitive rules” such as line/space
and pitch that followed carefully the transitional ×0.7 scaling from
generation-to-generation. Also, the “affiliate rules,” like distance,
extension, and overlap should follow this guideline. For the second
type, alignment constrains should also be taken into considerations.
The ITRS (International Technology Roadmap for Semiconductors)
sets the metrology specifications for the main critical layers:
minimum dimensions, overlay control and overlay output metrology
precision. These definitions are also taken into consideration for
both type of rules. This yields a first draft of rules.
These draft of estimated rules, also needs to take into
considerations the market demands and other foundries
achievements. For example, to ensure the new technology support
SRAM bit with an attractive area (see SRAM area comparison in
Chapter 7), high-density (HD) standard cells library, embedded poly
fuse, enough number of metal layers and more. Feedbacks from 3rd
party design houses are extremely important, as these will affect
their work (and cost) later on.
(Step-1)
Scaling data (Current Gen. SRAM)
3rd party EDA,

IP providers (Step-2)
Verified process limitaons Check cost of
(Photo/Etch tools) Manufacturing
Check OPC
coverage
(Step-3)
Std cell, SRAM Esmate layout sensivity by Different layout
examples TCAD (Process, Si Simulaon) configuraons
Test paern DOE and TCs for

(Step-4)
electrical and Rel performances
(Step-5)
Run Silicon in line Silicon Analysis
DR Seng
Figure 1.4 Schematic methodology flow of design rule setting.

Step-2: Define the POR (Process of Records), Rev 0.1. For example,
the photolithography, etch and CMP conditions to be used for the new
M1 module. At this stage the DRs are used to challenge the equipment
vendors. For the selection of the process tools, preliminary rules for
the 2nd coming generation is also set. Also at this step, the foundry
sets-up the first version of the OPC requirements and code it. The
overall TO flow is also set. The POR Rev 0.1 is used by the production
planning team in order to estimate the process manufacturing’s
cost and the masks cost. This is a critical step needed to ensure the
new technology will not only be best in class in term of electrical
and reliability performances, but also with reasonable price for
large spectrum of potential customers. The team from Freescale [6],
quantitatively evaluated die cost assuming non-linear DR scaling. In
a very simple way, the die cost is estimated by the scaled area of the
die and the wafer cost. Accurate estimation of wafer costs should
consider the manufacturing cost (that also depends on the fab
utilization), the development cost and the process tools depreciation.
An aggressive set of DRs yields lower die area but expensive wafer
processing and relatively high die cost. One of the results for such
analysis might be a decision to develop a “hybrid technology,” where
not all rules are scaled. For example, a new technology consisting of
FEOL with aggressive DRs and BEOL of an existing technology. This
method loses the advantage of direct shrinks, but provides a short
development time and a low development cost with high utilization
of the already available process tools.
Step-3: Consider the different process and electrical effects for each
rule. For example, for metal space, check the nominal value and the
distributions of metal-metal leakage. For reliability, check stress
migration and more. The analysis should use different layout styles.
For example, the leakage level and probability of failure for metal
shorts for line-line, line-tip or tip-tip, all having the same metal
space. Sample data from 3rd party IP houses like standard cells
and SRAM array should be simulated to ensure good performances
and low sensitivity. The test chips should include many different
layout configurations. All structurers are simulated and provide
both the estimated physical structure and the predicted electrical
performances. The simulations should also consider different
process conditions and give feedback regarding the estimated
process window for this version of DRs. This is a challenging task

that demands both process and device expertise for a complete
understanding of the overall layout dependency. One typical example
is for the MOSFET sensitivity to stress induced by the STI and cESL
(contact etch stop layer), reported by the team of TOSHIBA [7] and
seen in Fig. 1.5a: parameter’s shift, originated from stress, needs to
be reflected by modulating the mobility parameters defined in the
SPICE simulation of each transistor. This is in addition to shapes
rounding caused by photolithography, which changes the effective
transistor gate length and width. This example is discussed in detail
in Chapter 2.
Step-4: The foundry defined, designed and manufactured a set of
electrical and reliability test chips, having a matrix of parameters
that will be able to monitor the performances. For example, a set
of interdigitated structures, having long parallel lengths at different
spaces, to monitor the metal-metal leakage. Another example is
seen in Fig. 1.5b for M1 overlap contact. This example estimates the
nominal and the uniformity of the critical dimensions (CDs) for both
the contact and the M1, and the alignment in between [8]. Chapter 3
provides many more details for this example.
For both examples seen in Fig. 1.5a, b, the focus in on local (not
global) process variation. This led to increased importance of array-
based test structures, including decode logic, which are capable of
characterizing a large number of individual transistors [9]. The
layout of the testing array includes a chain of DUTs (device under
testing) surrounded by the exact neighbors to induce the same
proximity as in the IC. This is in contrary to the PCM (process
control monitor) test chips, that include a single DUT with bonding
connections only. The array-based test structure can guarantee high
measurement accuracy as it eliminates errors related to IR drop
(voltage drop) caused by the large parasitic resistance of the routing
paths or leakage-current cancelation caused by the periphery
circuity. The measured variation accuracy reflects the reality in the
manufacturing environment.
Step-5: After running the silicon in line, a careful electrical analysis
of the different layouts is made. Large amounts of data is needed
for high accuracy. Analysis should also take into considerations the
process variability and the process margin. The array-based test chip
described above provides the foundry the variability information

for S2S (site-to-site), W2W (wafer-to-wafer) and L2L (lot-to-lot).
Figure 1.5c shows an example of the leakage results for inter-well
isolation: the array-based test chips with multi-sites measurements
yield a very accurate information on the overall leakage distribution
in production [10].
Aerial Silicon simulaon M1 drawn data

CS data
(b.2) (b.3)
(6) Dog-bone
(3)
(5, 7)
(b.1) (b.4)
(2)
(1) N-Well/P-Well
boundary
30%
N+/P-Well to P+/N-Well Isolation leakage (%, normalized)
20%
10%
(4)
0%
-9%
-20%
(5, 7) -30%
Single D U T Full A rray, 1site/w afer Full A rray, A ll w afe r
(a) (c)
Figure 1.5 Examples for different layout considerations and electrical

structures used for DR setting. (a) An example for checking several layout
effects (marked by numbers) on MOSFET performances (mostly mobility): (1)
STI width effect, (2) dual stress linear, (3) contact position, (4) gate space, (5)
bend shape AA, (6) gate rounding, (7) AA rounding (figure based on Ref. [7]),
(b) M1 coverage over contact (CS.E.1/2). In this example, the figure shows
the aerial photolithography contour and layout; (b.1) and (b.2) are dog-bone
shapes where there is a 10 nm difference at the line-end between structures,
(b.3) and (b.4) are non-dog-bone M1 shapes with a 10 nm difference in the
connection [8], (c) Inter-well isolation leakage performances as measured on
a single device, in an array in one site and in array in multi-sites across the
wafer [10].
DR setting should also take into consideration the total variation

of the different layers. Figure 1.6 shows an example of intra-well
isolation: the enclosure of N-well around P+ AA (AA.E.3). This N-well
enclosure is the distance between the P-well and the P+ AA. The
rule is set to eliminate a punchthrough in between, and to reduce
the sensitivity of the PMOSFET to WN mask WPE (well-proximity
effect) as explained in Chapter 2. Not enough enclosures will reduce
the voltage to punchthrough (VPT) and with high variability. In
regular measurements, the voltage is swept from 0 V and the leakage
current is monitored until punchthrough. Another option that saves
measurement time is to apply a constant voltage (~10.4 V at Fig. 1.6)
and monitor the leakage vs. Pass/fail criteria.
Analysis for setting the DRs need also to consider the total
variation of the process under worse case conditions. In this case, it
is the CD variation of both related layers (the AA and the N-well) and
the misalignment in between:
2 2
Ê CDU WN.W .1 ˆ Ê CDU AA .W .1 ˆ
˜¯ + (OVWN - AA )
2
Total Variation = Á ˜¯ + ÁË
Ë 2 2
(1.1)
where CDUWN.W.1 and CDUAA.W.1 are the CD uniformity for WN and
AA layers, respectively. OVWN–AA is the WN-to-AA alignment. In this
example, the total variation is ~38% from the DR value, so process
worse is ~62%, which is above the fail criteria value (~52% in this
example). For some rules, the same methodology is implemented
but with corner conditions of the process.
Process: Std conditions en t

AA.E.3 urem
14 eas
gm
Lon
12
Short measurement
P+ P+
Punchthrough Voltage (V)
Min Spec
10
6
N-Well P-Well Fail Process
Worse
Spec
DR min
4
Psub (P-type wafer) Total Variation

2 Process Margin
0% 25% 50% 75% 100% 125%

AA.E.3: Enclosure of N-Well around P+ AA (% from DR)
(a) (b)
Figure 1.6 Examples of DR setting for intra-well isolation taking into

consideration the process variability. (a) A typical x-section showing the leakage
path, (b) Voltage to punchthrough of P-well to P+ AA vs. AA.E.3.
Reliability Consideration for DR Setting 19
1.4 Reliability Consideration for DR Setting

Dimension scaling means reliability degradation for both FEOL
and BEOL. NMOSFET degradation under hot carrier injection (HCI)
strongly depends on the lateral electrical field between source-
drain and the transistor gate length. In a similar way to the example
shown in Fig. 1.6, the HCI lifetime dependency on the gate length
is analyzed, and yield the GC.W.1. The minimum gate length DR of
3.3V NMOSFETs is set to 0.35 mm (and not 0.30 mm), due to HCI
limitation, and not photolithography.
For the FEOL, scaling the electrical gate oxide thickness (Tinv) for
improving performances requires reduction in operation voltage, in
order to maintain equivalent reliability of TDDB (time-dependent
dielectric breakdown), PBTI (positive bias temperature instability),
and NBTI (negative BTI). The voltage dependence of HCI lifetime
is weaker than for other mechanisms (TDDB or BTI) as shown in
Fig. 1.7a. Thus, as Vdd is reduced, the lifetime associated with HCI
will increase by a lesser amount and HCI could become a larger
contribution to the total degradation at end of life [11]. Another
reliability challenge for scaling is the distance of contact-to-gate
(CS.D.1). For the 32/28 nm technologies, it is 25~30 nm and scaled
down to ~14 nm and ~11 nm for the 10 nm and 7 nm technologies,
respectively. Thus, the intrinsic and the extrinsic reliability of the gate
dielectric sidewall spacer become increasingly important for setting
the rule. In order to achieve a good gate-to-contact breakdown
voltage and low contact capacitance in scaled pitch structures, low-k
dielectric replaced the classic Si3N4 for spacer material.
For the BEOL, the two main issues are the IMD-TDDB (inter-
metal TDDB) reduction for the low-k porous dielectric (Fig. 1.7b)
and interconnect electromigration (EM) [12]. The low-k reliability is
sensitive to LER (line edge roughness) and misalignment between
the lines within and between metal levels, related to the SADP (self-
aligned DP) discussed later. The decrease in EM failure time for Cu
technology between 65 nm and 10 nm is seen in Fig. 1.7c [13]: the
key factors driving the downward trend is the reduction of critical
void volumes required to cause failure with scaling. EM lifetime
is limited by slit-voids that form directly under vias. The terms
“trench-mode” and “slits-mode” at the figure, refer to the failure
occurs either by formation of voids within the Cu trench (trench-
voids) or underneath vias (slit-voids). In practice void volumes do

not appear to correlate with CDs. Slit-void lengths often extend
significantly beyond vias, while the extension of trench-voids along
the conductor length is typically larger than trench width. The other
critical factor impacting failure times is the microstructure of the
Cu, which becomes increasingly polycrystalline as trench width is
reduced [13].
9
10
8
10
7
10 PBTI
6
10 TDDB
Normalized Lifetime (Years)
5
10
4
10
3
10
10
2
N/P HCI
1
10
0
10
10
-1 NBTI
-2
10
-3
10
-4
10
-5
10
-6
10 Data after: J. H. Stathis et al., IEDM, 2014.
-7
10
-8
10
0.5 0.6 0.7 0.8 0.9 1 1.1 1.2 1.3 1.4 1.5 1.6
(a) Normalized Voltage (V)
Misalignment effects
(b)
20nm
20 nm
65 nm
65nm
65nm
(c)
Figure 1.7 Reliability scaling. (a) Voltage-dependent normalized lifetime

for transistor (TDDB, N/PBTI) [11]. (b) IMD–TDDB failure time prediction vs.
space for BEOL low-k dielectric (k ~ 2.6) with L = 1000 m interconnect PL at V =
0.75 V [12]. (c) Reduction of EM lifetime with technology node [13].
Device Sensitivity to Layout Proximity 21
1.5 Device Sensitivity to Layout Proximity

Another aspect of DR setting is sensitivity to the layout configuration.
Proximity effect refers, in a general view, to any type of image shape
distortion. Specifically, in device layout, we refer to features with the
same nominal CD that patterns differently on the wafer because of
environmental (the pattern around) variation. The simplest example
(Fig. 1.8a), is the CDs of long lines having a fix width but at a different
pitch: as the pitch increased and each line has a wider space, the lines
CDs change, in this example, by >10%. This is the simple reason for a
fix pitch rules introduced in the 65 nm platform and discussed later.
Another type of image distortion is line-end shortening (LES). LES
is caused primarily from optical diffraction, mask pattern rounding
and diffusion of chemical species in photoresist. As the line width
decreases (Fig. 1.8b), LES increases dramatically. This is the reason
for many tip-line and tip-tip rules listed and discussed in Chapter 3.
In Chapter 2, the DP cut-mask (P2MC) support poly end-cap rules
(GC.X.2) to minimize LES.
Another type of image distortion is corner rounding that
is related to both photo and etch processes [14]. The result is
(Fig. 1.8c) a gate width different than simulated. The amount of
rounding depends on several layout dimensions as explained
in detail for rule GC.D.1. In order to overcome some of the layout
proximity effect, the foundry performs OPC to the drawn data prior
to TO.
There are additional physical origins for layout proximity, as
listed in Table 1.1. The team from IBM [15] presented benchmarking
data about the impact of layout effect on the MOSFET drive current
variability for 65 nm and 45 nm processes. This information (for
45 nm) is also included in Table 1.1. However, the possibility that
all dependencies will affect together is very low, as many of them
are related and, in some cases, contradicted. For example, a design
without AA rounding (as Graded DR, see below), will also reduce the
variability related to STI stress, will change the location of the cESL
boundary, the Well masks boundary, and more.
110%
DI CD's (normalized to DRAWN line width)

105%
100%
95%
DI CDs
90%
...
85%
(a) 80%
0 1 2 3 4 5 6 7
Space (Normalized to DRAWN line width)
50%
45%
40% LES
LES (% from 1 Drawn line width)
35%
30%
25%
20%
15%
10%
5%
(b) 0%
0.5 1 1.5 2 2.5
Drawn Line Width (Normalized)
AA corner
rounding
(c)
Figure 1.8 Examples for layout proximity. (a) CD dependency on space and
pitch, (b) Line-End-Shortening dependency on line width, (c) Corner rounding.
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BRANCHE DE BOURBON-SOISSONS.
Il n’y eut de cette branche que Louis, comte de Soissons: tué à la bataille
de La Marfée, en 1641.
Toutes les autres branches de la maison de Bourbon étaient éteintes.
Les Courtenai n’étaient reconnus princes du sang que par la voix
publique, et ils n’en avaient point le rang. Ils descendaient de Louis-le-
Gros; mais leurs ancêtres ayant pris les armoiries de l’héritière de
Courtenai, ils n’avaient pas eu la précaution de s’attacher à la maison
royale, dans un temps où les grands terriens ne connaissaient de prérogative
que celle des grands fiefs et de la pairie. Cette branche avait produit des
empereurs de Constantinople, et ne put fournir un prince du sang reconnu.
Le cardinal Mazarin voulut, pour mortifier la maison de Condé, faire
donner aux Courtenai le rang et les honneurs qu’ils demandaient depuis
long-temps; mais il ne trouva pas en eux un grand appui pour exécuter ce
dessein.
SOUVERAINS CONTEMPORAINS.
PAPES.
Barberini, Urbain VIII. Ce fut lui qui donna aux cardinaux le titre
d’éminence. Il abolit les jésuitesses[19]: il n’était pas encore question
d’abolir les jésuites. Nous avons de lui un gros recueil de vers latins. Il faut
avouer que l’Arioste et le Tasse ont mieux réussi. Mort en 1644.
Pamphilo, Innocent X, connu pour avoir chassé de Rome les deux
neveux d’Urbain VIII, auxquels il devait tout; pour avoir condamné les cinq
propositions de Jansénius sans avoir eu l’ennui de lire le livre, et pour avoir
été gouverné par la Dona Olympia, sa belle-sœur, qui vendit sous son
pontificat tout ce qui pouvait se vendre: mort en 1655.
Chigi, Alexandre VII. C’est lui qui demanda pardon à Louis XIV, par
un légat a latere. Il était plus mauvais poëte qu’Urbain VIII. Long-temps
loué pour avoir négligé le népotisme, il finit par le mettre sur le trône. Mort
en 1667.
Rospigliosi, Clément IX, ami des lettres sans faire de vers, pacifique,
économe, et libéral, père du peuple. Il avait à cœur deux choses dont il ne
put venir à bout: d’empêcher les Turcs de prendre Candie, et de mettre la
paix dans l’Église de France. Mort en 1669.
Altieri, Clément X, honnête homme et pacifique comme son
prédécesseur, mais gouverné: mort en 1676.
Odescalchi, Innocent XI, fier ennemi de Louis XIV, oubliant les
intérêts de l’Église en faveur de la ligue formée contre ce monarque. Il en
est beaucoup parlé dans cette histoire[20]. Mort en 1689.
Ottoboni, Vénitien, Alexandre VIII. Nul ne secourut plus les pauvres,
et n’enrichit plus ses parents. Mort en 1691.
Pignatelli, Innocent XII. Il condamna l’illustre Fénélon; d’ailleurs il fut
aimé et estimé. Mort en 1700.
Albani, Clément XI. Sa bulle contre Quesnel, qui n’a qu’une feuille, est
beaucoup plus connue que ses ouvrages en six volumes in-folio. Mort en
1721.
MAISON OTTOMANE.
Ibrahim. C’est lui dont Racine dit avec juste raison,
L’imbécile Ibrahim, sans craindre sa naissance,
Traine, exempt de péril, une éternelle enfance.
Tiré de sa prison pour régner après la mort d’Amurat, son frère. Tout
imbécile qu’il était, les Turcs conquirent l’île de Candie sous son règne.
Étranglé en 1649.
Mahomet IV, fils d’Ibrahim, déposé et mort en 1687[21].
Soliman III, fils d’Ibrahim, et frère de Mahomet IV, après des succès
divers dans ses guerres contre l’Allemagne, meurt de sa mort naturelle en
1691.
Achmet II, frère du précédent, poëte et musicien. Son armée fut battue à
Salenkemen par le prince Louis de Bade. Mort en 1695.
Mustapha II, fils de Mahomet IV, vainqueur à Témesvar, vaincu par le
prince Eugène à la bataille de Zenta sur le Tibisk, en septembre 1697,
déposé dans Andrinople, et mort dans le sérail de Constantinople en 1703.
Achmet III, frère du précédent, battu encore par le prince Eugène à
Peterwaradin et à Belgrade, déposé en 1730.
EMPEREURS D’ALLEMAGNE.
On n’en dira rien ici, parcequ’il en est beaucoup parlé dans le corps de
l’histoire.
Ferdinand III, mort en 1657[22].
Léopold Iᵉʳ, mort en 1705.
Joseph Iᵉʳ, mort en 1711.
Charles VI, mort en 1740.
ROIS D’ESPAGNE.
Idem.
Philippe IV, mort en 1665.
Charles II, mort en 1700.
Philippe V, mort en 1746.
ROIS DE PORTUGAL.
Jean IV, duc de Bragance, surnommé le Fortuné. Sa femme, Louise de
Gusman, le fit roi de Portugal. Mort en 1656.
Alfonse VI, fils du précédent. Si Jean fut roi par le courage de sa
femme, Alfonse fut détrôné par la sienne en 1667; confiné dans l’île de
Tercère, où il mourut en 1683[23].
Dom Pèdre, frère du précédent, lui ravit sa couronne et sa femme; et
pour l’épouser légitimement le fit déclarer impuissant, tout débauché qu’il
était. Mort en 1706.
Jean V, mort en 1750.
ROIS D’ANGLETERRE, D’ÉCOSSE, ET D’IRLANDE,

DONT IL EST PARLÉ DANS LE SIÈCLE DE LOUIS XIV.
Charles Iᵉʳ, assassiné juridiquement sur un échafaud, en 1649.

Cromwell (Olivier), protecteur, le 22 décembre 1653, plus puissant
qu’un roi: mort le 13 septembre 1658.
Cromwell (Richard), protecteur immédiatement après la mort de son
père, dépossédé paisiblement au mois de juin 1659: mort en 1685[24].
Charles II, mort en 1685.
Jacques II, détrôné en 1688: mort en 1701.
Guillaume III, mort en 1702.
Anne Stuart, morte en 1714.
George Iᵉʳ, mort en 1727.
ROIS DE DANEMARK.
Christian IV, mort en 1648.
Frédéric III, reconnu, en 1661, par le clergé et les bourgeois, pour
souverain absolu, supérieur aux lois, pouvant les faire, les abroger, les
négliger, à sa volonté. La noblesse fut obligée de se conformer aux vœux
des deux autres ordres de l’état. Par cette étrange loi, les rois de Danemark
ont été les seuls princes despotiques de droit; et ce qui est encore plus
étrange, c’est que ni ce roi ni ses successeurs n’en ont abusé que rarement.
Mort le 19 février 1670.
Christian V, mort en 1699.
Frédéric IV, mort en 1730.
ROIS DE SUÈDE.
Christine. Il en est parlé beaucoup dans le siècle de Louis XIV. Elle
avait abdiqué en 1654. Morte à Rome en 1689.
Charles X, plus communément appelé Charles-Gustave: il était de la
maison palatine, et neveu de Gustave-Adolphe par sa mère. Il voulut établir
en Suède la puissance arbitraire. Mort en 1660.
Charles XI, qui établit cette puissance: mort en 1697.
Charles XII, qui en abusa, et qui, par cet abus, fut cause de la liberté du
royaume: mort en 1718[25].
ROIS DE POLOGNE.
Ladislas-Sigismond, vainqueur des Turcs. Ce fut lui qui, en 1645,
envoya une magnifique ambassade pour épouser par procureur la princesse
Marie de Gonzague de Nevers. Les personnes, les habits, les chevaux, les
carrosses des ambassadeurs polonais, éclipsèrent la splendeur de la cour de
France, à qui Louis XIV n’avait pas encore donné cet éclat qui éclipsa
depuis toutes les autres cours du monde. Mort en 1648.
Jean-Casimir, frère du précédent, jésuite, puis cardinal, puis roi, épousa
la veuve de son frère, s’ennuya de la Pologne, la quitta en 1670[26], se retira
à Paris, fut abbé de Saint-Germain-des-Prés, vécut beaucoup avec Ninon.
Mort en 1672.
Michel Viesnovieski, élu en 1670. Il laissa prendre par les Turcs
Kaminieck, la seule ville fortifiée et la clef du royaume, et se soumit à être
leur tributaire: mort en 1673.
Jean Sobieski, élu en 1674, vainqueur des Turcs et libérateur de Vienne.
Sa vie a été écrite par l’abbé Coyer, homme d’esprit et philosophe. Il épousa
une Française, ainsi que Ladislas et Casimir[27]; c’était mademoiselle
d’Arquien. Mort en 1696.
Auguste Iᵉʳ[28], électeur de Saxe, élu en 1697, par une partie de la
noblesse, pendant que le prince de Conti était choisi par l’autre. Bientôt seul
roi; détrôné par Charles XII, rétabli par le czar Pierre Iᵉʳ: mort en 1733.
Stanislas, établi au contraire par Charles XII, et détrôné par Pierre Iᵉʳ:
mort en 1765[29].
ROIS DE PRUSSE.
Frédéric, le premier roi: mort en 1700[30].
Frédéric-Guillaume, le premier qui eut une grande armée et qui la
disciplina, père de Frédéric-le-Grand, le premier qui vainquit avec cette
armée: mort en 1740.
CZARS DE RUSSIE,
DEPUIS EMPEREURS.
Michel Romanov[31], fils de Philarète, archevêque de Rostou, élu en

1613, à l’âge de quinze ans. De son temps les czars n’épousaient que leurs
sujettes; ils fesaient venir à leur cour un certain nombre de filles, et
choisissaient. Ce sont les anciennes mœurs asiatiques. C’est ainsi que
Michel épousa la fille d’un pauvre gentilhomme qui cultivait ses champs
lui-même: mort en juillet 1645.
Alexis, fils de Michel, qui combattit les Ottomans avec succès: mort en
février 1676[32].
Fédor, fils d’Alexis, qui voulut policer les Russes, ouvrage réservé à
Pierre-le-Grand: mort en 1682.
Ivan, frère de Fédor, et aîné de Pierre, incapable du trône: mort en 1696.
Pierre-le-Grand, vrai fondateur: mort en janvier 1725[33].
GOUVERNEURS DE FLANDRE.
Les Pays-Bas ayant presque toujours été le théâtre de la guerre sous Louis XIV, il paraît convenable
de placer ici la suite des gouverneurs de cette province, qui ne vit aucun de ses rois depuis Philippe
II.
Le marquis Francisco de Mello D’Asumar, le même qui fut battu par

le grand Condé: démis en 1644.
Le grand commandeur Castel Rodrigo: mort en 1647[34].
Léopold-Guillaume, archiduc d’Autriche, c’est-à-dire portant le titre
d’archiduc, mais n’ayant rien dans l’Autriche, frère de Ferdinand II. Ce fut
lui qui envoya un député au parlement de Paris pour s’unir avec lui contre
le cardinal Mazarin. Mort en 1656.
Don Juan d’Autriche, fils naturel de Philippe IV, fameux ennemi du
premier ministre d’Espagne, le jésuite Nitard, comme le prince de Condé du
cardinal Mazarin, mais plus heureux que le prince de Condé, en ce qu’il fit
chasser Nitard pour jamais. Ce fut lui qui fut battu par Turenne à la bataille
des Dunes. Mort en 1659[35].
Le marquis de Caracène: mort en 1664.
Le marquis de Castel Rodrigo, qui soutint mal la guerre contre Louis
XIV, et qui ne pouvait pas la bien soutenir: mort en 1668.
Fernandès de Velasco, connétable de Castille: mort en 1669.
Le comte de Monterey, qui secourut sous main les Hollandais contre
Louis XIV: mort en 1675.
Le duc de Villa Hermosa, l’homme le plus généreux de son temps:
mort en 1678.
Alexandre Farnèse, second fils du duc de Parme. Ce nom d’Alexandre
était difficile à soutenir: démis en 1682.
Le marquis de Grana: mort en 1685.
Le marquis de Castanaga: mort en 1692.
Maximilien-Emmanuel, électeur de Bavière, fut gouverneur des Pays-
Bas, après la bataille d’Hochstedt, et en garda le titre jusqu’à la paix
d’Utrecht en 1714. Mort la même année.
Le prince Eugène, vicaire général des Pays-Bas. Il n’y résida jamais.
Mort en 1736.
MARÉCHAUX DE FRANCE
MORTS SOUS LOUIS XIV, OU QUI ONT SERVI SOUS LUI.
Albret (César-Phœbus d’), de la maison des rois de Navarre, maréchal

de France en 1653[36]. Il ne fit point de difficulté d’épouser la fille de
Guénégaud, trésorier de l’épargne, qui fut une dame d’un très grand mérite.
Saint-Évremond l’a célébrée. Il fut amant de madame de Maintenon et de la
fameuse Ninon; chéri dans la société, estimé à la guerre. Mort en 1676.
Alègre (Yves d’), ayant servi près de soixante ans sous Louis XIV, n’a
été maréchal qu’en 1724: mort en 1733.
Asfeld (Claude-François Bidal d’) s’acquit une grande réputation pour
l’attaque et la défense des places. Il contribua beaucoup à la bataille
d’Almanza: maréchal en 1734: mort en 1743.
Aubusson de la Feuillade (François d’), maréchal en 1675. C’est lui
qui, par reconnaissance, fit élever la statue de Louis XIV à la place des
Victoires. Mort en 1691. Son fils ne fut maréchal que long-temps après, en
1725.
Aumont (Antoine d’), petit-fils du célèbre Jean, maréchal d’Aumont,
l’un des grands capitaines de Henri IV. Antoine contribua beaucoup au gain
de la bataille de Rethel en 1650. Il eut le bâton de maréchal pour
récompense, et mourut en 1669.
Balincourt (Testu de), maréchal en 1746.
Barwick, ou plutôt Berwick (Jacques Fitzjames, duc de), fils naturel du
roi d’Angleterre, Jacques II, et d’une sœur du duc de Marlborough. Son
père le fit duc de Barwick en Angleterre. Il fut aussi duc en Espagne. Il le
fut en France. Maréchal en 1706; tué au siége de Philipsbourg en 1734. Il a
laissé des Mémoires que M. l’abbé Hook a publiés en 1778; on y trouve des
anecdotes curieuses, et des détails instructifs sur ses campagnes[37].
Bassompierre (François de), né en avril 1579, colonel général des
Suisses, maréchal en 1622; détenu à la Bastille depuis 1631 jusqu’à la mort
du cardinal de Richelieu. Il y composa ses Mémoires qui roulent sur des
intrigues de cour et ses galanteries. César, dans ses Mémoires, ne parle
point de ses bonnes fortunes. L’on ignore assez communément qu’il fit
revêtir de pierres, à ses dépens, le fossé du Cours-la-Reine, qu’on vient de
combler. Mort en 1646.
Bellefonds (Bernardin Gigault, marquis de), maréchal en 1668; il
gagna une bataille en Catalogne, en 1684. Mort en 1694.
Belle-Isle (Charles-Louis-Auguste Fouquet, comte de), petit-fils du
surintendant, distingué dans les guerres de 1701; duc et pair, prince de
l’empire, maréchal en 1741. Il fit avec son frère (Louis-Charles) tout le plan
de la guerre contre la reine de Hongrie[38], où son frère fut tué. Mort
ministre et secrétaire d’état de la guerre, en 1761.
Bezons (Jacques Bazin de), maréchal en 1709: mort en 1733.
Biron (Armand-Charles de Gontaut, duc de), qui a fait revivre le duché
de sa maison[39]. Ayant servi dans toutes les guerres de Louis XIV, et perdu
un bras au siége de Landau, n’a été maréchal qu’en 1734.
Boufflers (Louis-François, duc de), l’un des meilleurs officiers de
Louis XIV; maréchal en 1693: mort en 1711.
Bourg (Éléonor-Marie du Maine, comte du), gagna un combat
important sous Louis XIV, et ne fut maréchal qu’en 1725. Mort la même
année.
Brancas (Henri de), ayant servi long-temps sous Louis XIV, fut
maréchal en 1734.
Brézé (Urbain de Maillé, marquis de), beau-frère du cardinal de
Richelieu, maréchal en 1632, vice-roi de Catalogne: mort en 1650.
Broglio (Victor-Maurice), ayant servi dans toutes les guerres de Louis
XIV, maréchal en 1724: mort en 1727.
Broglio (François-Marie, duc de), fils du précédent. L’un des meilleurs
lieutenants-généraux dans les guerres de Louis XIV, maréchal en 1734; père
d’un autre maréchal de Broglio[40], qui a réuni les talents de ses ancêtres.
Castelnau (Jacques de), maréchal en 1658, blessé à mort, la même
année[41], au siége de Calais.
Catinat (Nicolas de), maréchal en 1693. Il mêla la philosophie aux
talents de la guerre. Le dernier jour qu’il commanda en Italie, il donna pour
mot, Paris et Saint-Gratien, qui était le nom de sa maison de campagne. Il y
mourut en sage, après avoir refusé le cordon bleu, en 1712.
Chamilli (Noël Bouton, marquis de), avait été au siége de Candie;
maréchal en 1703, il s’est rendu célèbre par la défense de Grave en 1675; le
siége de cette petite place dura quatre mois, et coûta seize mille hommes à
l’armée des alliés. Les gens de l’art regardent encore cette défense comme
un modèle. Mort en 1715.
Chateau-Regnaud (François-Louis Rousselet, comte de), vice-amiral
de France, servit également bien sur terre et sur mer, nettoya la mer des
pirates, battit les Anglais dans la baie de Bantri, bombarda Alger en 1688,
mit en sûreté les îles de l’Amérique. Maréchal en 1703: mort en 1716.
Chaulnes (Honoré d’Albert, duc de), maréchal en 1620: mort en 1649.
Choiseul-Francières (Claude, comte de), troisième maréchal de France
de ce nom, en 1693: mort en 1711.
Clérembault (Philippe de), comte de Palluau, maréchal en 1653: mort
en 1665.
Clermont-Tonnerre (Gaspard, marquis de), ayant servi dans la guerre
de 1701, maréchal en 1747.
Coigni (François de Franquetot, duc de), long-temps officier général
sous Louis XIV, maréchal en 1734, a gagné deux batailles en Italie[42].
Coligni (Gaspard de), petit-fils de l’amiral; maréchal en 1622; il
commanda l’armée de Louis XIII contre les troupes rebelles du comte de
Soissons. Tué à La Marfée: mort en 1646.
Créqui (François de Bonne de), maréchal en 1668; mort avec la
réputation d’un homme qui devait remplacer le vicomte de Turenne, en
1687. Il était de la maison de Blanchefort.
Duras (Jacques-Henri de Durfort, duc de), neveu du vicomte de
Turenne, fut maréchal en 1675, immédiatement après la mort de son oncle:
mort en 1704.
Duras (Jean-Baptiste de Durfort, duc de), maréchal de camp sous Louis
XIV; maréchal de France en 1741[43]; fils de Jacques-Henri, et père du
maréchal de Duras actuellement vivant.
Estampes (Jacques de La Ferté-Imbaut d’), maréchal en 1651: mort en
1668[44].
Estrées (François-Annibal, duc d’), maréchal en 1626. Ce qui est très
singulier, c’est qu’à l’âge de quatre-vingt-treize ans il se remaria avec
mademoiselle de Manicamp, qui fit une fausse couche. Il mourut à plus de
cent ans, en 1670.
Estrées (Jean, comte d’), vice-amiral en 1670, et maréchal en 1681:
mort en 1707.
Estrées (Victor-Marie, duc d’), fils de Jean d’Estrées, vice-amiral de
France, comme son père, avant d’être maréchal. Il est à remarquer qu’en
cette qualité de vice-amiral de France il commandait les flottes française et
espagnole en 1701; maréchal en 1703. Mort en 1737.
Fabert (Abraham), maréchal en 1658. On s’est obstiné à vouloir
attribuer sa fortune et sa mort à des causes surnaturelles. Il n’y eut
d’extraordinaire en lui que d’avoir fait sa fortune uniquement par son
mérite, et d’avoir refusé le cordon de l’ordre, quoiqu’on le dispensât de
faire des preuves[45]. On prétend que le cardinal Mazarin lui proposant de
lui servir d’espion dans l’armée, il lui dit: «Peut-être faut-il à un ministre de
braves gens et des fripons. Je ne puis être que du nombre des premiers.»
Mort en 1662.
Fare (de La), fils du marquis de La Fare, célèbre par ses poésies
agréables; officier dans la guerre de 1701, maréchal en 1746.
Ferté-Sennecterre (Henri, duc de La), fait maréchal de camp sur la
brèche de Hesdin, commanda l’aile gauche à la bataille de Rocroi; maréchal
en 1651: mort en 1681.
Force (Jacques Nompar de Caumont, duc de La), maréchal en 1622.
C’est lui qui échappa au massacre de la Saint-Barthélemi, et qui a écrit cet
événement dans des Mémoires[46] conservés dans sa maison. Mort à quatre-
vingt-dix-sept ans, en 1652.
Foucault (Louis), comte de Daugnon, maréchal en 1653: mort en 1659.
Gassion (Jean de), élève du grand Gustave, maréchal en 1643. Il était
calviniste. Il ne voulut jamais se marier, disant qu’il fesait trop peu de cas
de la vie pour en faire part à quelqu’un. Tué au siége de Lens, en 1647.
Grammont (Antoine de), maréchal en 1641: mort en 1678.
Grammont (Antoine de), petit-fils du précédent, maréchal en 1724, père
du duc de Grammont, tué à la bataille de Fontenoi: mort en 1725.
Grancei (Jacques Rouxel, comte de), maréchal en 1651: mort en 1680.
Guébriant (Jean-Baptiste Budes, comte de), maréchal en 1642, l’un des
grands hommes de guerre de son temps; tué, en 1643, au siége de Rotveil,
enterré avec pompe à Notre-Dame.
Harcourt (Henri, duc d’). On peut dire que c’est lui qui mit fin à
l’ancienne inimitié des Français et des Espagnols, lorsqu’il était
ambassadeur à Madrid. Sa dextérité et son art de plaire disposèrent si
favorablement la cour d’Espagne, qu’enfin Charles II n’eut point de
répugnance à instituer son héritier un petit-fils de Louis XIV. Il devait
commander à la place du maréchal de Villars, l’année de la belle campagne
de Denain; mais il lui aurait été difficile de mieux faire. Maréchal en 1703:
mort en 1718. Son fils maréchal depuis, en 1746.
Hocquincourt (Charles de Monchi), maréchal en 1651: tué en servant
les ennemis devant Dunkerque, en 1658.
Hospital-Vitri (Nicolas de L’), capitaine des gardes de Louis XIII;
maréchal en 1617, pour avoir tué le maréchal d’Ancre: mais il mérita
d’ailleurs cette dignité par de belles actions. On le compte parmi les
maréchaux de ce siècle, parcequ’il mourut sous Louis XIV, en 1644.
Humières (Louis de Crevant, duc d’), maréchal en 1668: mort en 1694.
Isenghien (d’), de la maison de Gand, officier sous Louis XIV, maréchal
en 1741.
Joyeuse (Jean-Armand de), maréchal de France en 1693: mort en 1710.
Lorges (Gui-Aldonce de Durfort, duc de), neveu du vicomte de
Turenne; maréchal en 1676: mort en 1702.
Luxembourg (François-Henri de Montmorenci, duc de), l’élève du
grand Condé; maréchal en 1675. Il y a eu sept maréchaux de ce nom,
indépendamment des connétables; et depuis le onzième siècle, on n’a guère
vu de règne sans un homme de cette maison à la tête des armées. Mort en
1695.
Luxembourg (Christian-Louis de Montmorenci), petit-fils du précédent,
s’est signalé dans la guerre de 1701. Maréchal en 1747.
Maillebois (Jean-Baptiste-François, marquis de), fils du ministre d’état
Desmarets, s’étant signalé dans toutes les occasions pendant la guerre de
1701; fait maréchal en 1741.
Marsin ou Marchin (Ferdinand, comte de), ayant passé du service de la
maison d’Autriche à celui de France; maréchal en 1703: tué à Turin en
1706.
Matignon (Charles-Auguste Goyon de Gacé de), maréchal en 1708:
mort en 1729.
Maulevrier-Langeron, maréchal en 1745.
Médavi (Jacques-Léonor Rouxel de Grancei, comte de), n’a été fait
maréchal qu’en 1724, quoiqu’il eût gagné une bataille complète en 1706:
mort en 1725.
Meilleraye (Charles de La Porte, duc de La), fait maréchal en 1639,
sous Louis XIII, qui lui donna le bâton de maréchal sur la brèche de la ville
de Hesdin. Il était grand-maître de l’artillerie, et avait la réputation d’être le
meilleur général pour les siéges. Mort en 1664.
Montesquiou-d’Artagnan (Pierre de), maréchal en 1709: mort en
1725.
Montrevel (Nicolas-Auguste de La Baume, marquis de), maréchal en
1703: mort en 1716.
Mothe-Houdancourt (Philippe de La), maréchal en 1642. Il fut mis au
château de Pierre-Encise en 1645; et il est à remarquer qu’il n’y a aucun
général qui n’ait été emprisonné ou exilé sous les ministères de Richelieu et
Mazarin. Mort en 1657. Son petit-fils, maréchal en 1747.
Nangis (Louis-Armand de Brichanteau, marquis de), servit avec
distinction, sous le maréchal de Villars, dans la guerre de 1701. Maréchal
sous Louis XIV: mort en 1742.
Navailles (Philippe de Montault-Bénac, duc de), maréchal en 1675,
commanda à Candie sous le duc de Beaufort, et après lui. Mort en 1684.
Noailles (Anne-Jules, duc de), maréchal en 1693. Il se signala en
Espagne, où il gagna la bataille du Ter. Mort en 1708.
Noailles (Adrien-Maurice de), fils du précédent, général d’armée dans
le Roussillon, en 1706, grand d’Espagne en 1711, après avoir pris Gironne.
Il n’a été maréchal de France qu’en 1734. Il gouverna les finances en 1715,
et a été depuis ministre d’état. Personne n’a écrit des dépêches mieux que
lui. M. l’abbé Millot a publié, en 1777, des Mémoires[47] tirés de ses
manuscrits; on y trouve des anecdotes curieuses sur les deux règnes où il a
vécu. Ses deux fils ont été faits maréchaux de France en 1755. Mort en
1766.
Plessis-Praslin (César, duc de Choiseul, comte de), maréchal en 1645.
Ce fut lui qui eut la gloire de battre le vicomte de Turenne à Rethel, en
1650. Mort en 1675.
Puységur (Jacques de Chastenet, marquis de), maréchal en 1734, fils de
Jacques, lieutenant général sous Louis XIII et Louis XIV, qui s’est acquis
beaucoup de considération, et qui a laissé des Mémoires. Le maréchal a
écrit sur la guerre[48]. C’était un homme que le ministère consultait dans
toutes les affaires critiques.
Rantzau (Josias, comte de), d’une famille originaire du duché de
Holstein, maréchal en 1645, catholique la même année, mis en prison en
1649, pendant les troubles, relâché ensuite: mort en 1650. Il avait été
souvent blessé; et Bautru disait de lui «qu’il ne lui était resté qu’un de tout
ce dont les hommes peuvent avoir deux.» On lui fit une épitaphe qui
finissait par ce vers:
Et Mars ne lui laissa rien d’entier que le cœur.
Richelieu (Louis-François-Armand du Plessis, duc de), brigadier sous

Louis XIV, général d’armée à Gênes, maréchal en 1748, a pris l’île de
Minorque sur les Anglais, en 1756.
Rochefort (Henri-Louis d’Aloigni, marquis de), maréchal en 1675:
mort en 1776.
Roquelaure (Gaston-Jean-Baptiste-Antoine, duc de), maréchal en 1724.
Rosen ou Rose (Conrad de), d’une ancienne maison de Livonie, vint
d’abord servir simple cavalier dans le régiment de Brinon; mais son mérite
et sa naissance ayant été bientôt connus, il fut élevé de grade en grade.
Jacques II le fit général de ses troupes en Irlande. Maréchal de France en
1703: mort à l’âge de quatre-vingt-sept ans, en 1715.
Saint-Luc (Timoléon d’Épinai, seigneur de), fils du brave Saint-Luc,
dont l’éloge est dans Brantôme; maréchal en 1628: mort en 1644.
Schomberg (Frédéric-Armand), élève de Frédéric-Henri, prince
d’Orange; maréchal en 1675, duc de Mertola en Portugal, gouverneur et
généralissime de Prusse, duc et général en Angleterre. Il était protestant
zélé, et quitta la France à la révocation de l’édit de Nantes. Tué à la bataille
de La Boyne, en 1690.
Schulemberg (Jean de), comte de Mondejeu, originaire de Prusse;
maréchal en 1658: mort en 1671.
Tallard (Camille de Hostun, duc de). Ce fut lui qui conclut les deux
traités de partage. Maréchal en 1703, ministre d’état en 1726: mort en 1728.
Tessé (René de Froulai, comte de), maréchal en 1703: mort en 1725.
Tourville (Anne-Hilarion de Costentin, comte de), se fit connaître,
étant chevalier de Malte, par ses exploits contre les Turcs et les
Barbaresques. Vice-amiral en 1690, il remporta une victoire complète sur
les flottes d’Angleterre et de Hollande, et perdit, en 1692, celle de La
Hogue; défaite qui l’a rendu plus célèbre que ses victoires. Maréchal de
France en 1693: mort en 1701.
Turenne (Henri de La Tour d’Auvergne, vicomte de), né en 1611;
maréchal de France en 1644, maréchal général en 1660: mort en 1675.
Uxelles (Nicolas Châlon du Blé, marquis d’), maréchal en 1703,
président du conseil des affaires étrangères en 1718: mort en 1730.
Vauban (Sébastien Le Prêtre, marquis de), maréchal en 1703: mort en
1707[49].
Villars (Louis-Claude, duc de), qui prit le nom d’Hector, maréchal en
1702, président du conseil de guerre en 1718[50], représenta le connétable
au sacre de Louis XV en 1722. Mort en 1734. Il est assez mention de lui
dans cette histoire, ainsi que de Turenne.
Villeroi (Nicolas de Neuville, duc de), gouverneur de Louis XIV en
1646; maréchal la même année: mort en 1685.
Villeroi (François de Neuville, duc de), fils du précédent, gouverneur
de Louis XV, maréchal en 1693. Son père et lui ont été chefs du conseil des
finances, titre sans fonction qui leur donnait entrée au conseil. Mort en
1730.
Vivonne (Louis-Victor de Rochechouart, duc de), gonfalonier de
l’Église, général des galères, vice-roi de Messine; maréchal de France en
1675. On ne le compte point comme le premier maréchal de la marine,
parcequ’il servit long-temps sur terre: mort en 1688.
GRANDS AMIRAUX DE FRANCE

SOUS LE RÈGNE DE LOUIS XIV.
Armand de Maillé, marquis de Brézé, grand-maître, chef et
surintendant-général de la navigation et du commerce de France en 1643:
tué sur mer d’un coup de canon, le 14 juin 1646.
Anne d’Autriche, reine régente, surintendante des mers de France en
1646: elle s’en démit en 1650.
César, duc de Vendôme et de Beaufort, grand-maître et surintendant-
général de la navigation et du commerce de France en 1650.
François de Vendôme, duc de Beaufort, fils de César, tué au combat de
Candie le 25 juin 1669.
Louis de Bourbon, comte de Vermandois, légitimé de France, amiral au
mois d’août 1669, âgé de deux ans: mort en 1683.
Louis-Alexandre de Bourbon, légitimé de France, comte de Toulouse,
amiral en 1683, et mort en 1737.
GÉNÉRAUX DES GALÈRES DE FRANCE

SOUS LE RÈGNE DE LOUIS XIV.
Armand-Jean du Plessis, duc de Richelieu, pair de France en 1643, du

vivant de François son père; et se démit de cette charge en 1661.
François, marquis de Créqui, lui succéda, et se démit en 1669, un an
après avoir été nommé maréchal de France.
Louis-Victor de Rochechouart, comte, puis duc de Vivonne, prince de
Tonnai-Charente, en 1669.
Louis de Rochechouart, duc de Mortemar, en survivance de son
père: mort le 3 avril 1688.
Louis-Auguste de Bourbon, légitimé de France, prince de Dombes, duc
du Maine et d’Aumale, en 1688; et s’en démit en 1694.
Louis-Joseph, duc de Vendôme, en 1694: mort en 1712.
René, sire de Froulai, comte de Tessé, maréchal de France en 1712, et
s’en démit en 1716.
Le chevalier d’Orléans[51], en 1716: mort en 1748. Après lui cette
dignité a été réunie à l’amirauté.
MINISTRE D’ÉTAT.
Giulio Mazarini, cardinal, premier ministre, d’une ancienne famille de
Sicile transplantée à Rome, fils de Pietro Mazarini et d’Hortenzia Bufalini,
né en 1602; employé d’abord par le cardinal Sacchetti. Il arrêta les deux
armées française et espagnole prêtes à se charger auprès de Casal, et fit
conclure la paix de Quérasque, en 1631. Vice-légat à Avignon, et nonce
extraordinaire en France en 1634. Il apaisa les troubles de Savoie, en 1640,
en qualité d’ambassadeur extraordinaire du roi. Cardinal en 1641, à la
recommandation de Louis XIII. Entièrement attaché à la France depuis ce
temps-là. Admis au conseil suprême, le 5 décembre 1642, sous le nom de
spécial conseiller. Il y prit place au-dessus du chancelier. Déclaré seul
conseiller de la reine régente pour les affaires ecclésiastiques, par le
testament de Louis XIII. Parrain de Louis XIV avec la princesse de Condé-
Montmorenci. Il se désista d’abord de la préséance sur les princes du sang,
que le cardinal de Richelieu avait usurpée; mais il précédait les maisons de
Vendôme et de Longueville: après le traité des Pyrénées, il prit le pas en
lieu tiers sur le grand Condé. Il n’eut point de lettres patentes de premier
ministre, mais il en fit les fonctions. On en a expédié pour le cardinal
Dubois. Philippe d’Orléans, petit-fils de France, a daigné en recevoir après
sa régence. Le cardinal de Fleuri n’a jamais eu ni la patente, ni le titre. Le
cardinal Mazarin, mort en 1661.
CHANCELIERS.
Charles de l’Aubespine, marquis de Châteauneuf, long-temps employé
dans les ambassades. Garde des sceaux en 1630, mis en prison en 1633 au
château d’Angoulême, où il resta dix ans prisonnier. Garde des sceaux en
1650, démis en 1651, vécut et mourut dans les orages de la cour. Mort en
1653.
Pierre Séguier, chancelier, duc de Villemor, pair de France. Il apaisa les
troubles de la Normandie en 1639, hasarda sa vie à la journée des
barricades. Il fut toujours fidèle dans un temps où c’était un mérite de ne
l’être pas. Il ne contesta point au père du grand Condé la préséance dans les
cérémonies, quand il y assistait avec le parlement. Homme équitable,
savant, aimant les gens de lettres, il fut le protecteur de l’Académie
française[52] avant que ce corps libre, composé des premiers seigneurs du
royaume et des premiers écrivains, fût en état de n’avoir jamais d’autre
protecteur que le roi. Mort à quatre-vingt-quatre ans, en 1672.
Matthieu Molé, premier président du parlement de Paris en 1641, garde
des sceaux en 1651, magistrat juste et intrépide. Il n’est pas vrai, comme le
disent deux nouveaux dictionnaires[53], que le peuple voulut l’assassiner;
mais il est vrai qu’il en imposa toujours aux séditieux par son courage
tranquille. Mort en 1656.
Étienne d’Aligre, chancelier en 1674, fils d’un autre Étienne, chancelier
sous Louis XIII. Mort en 1677.
Michel Le Tellier, chancelier en 1677, père de l’illustre marquis de
Louvois. Sa mémoire a été honorée d’une oraison funèbre par le grand
Bossuet. Mort en 1685.
Louis Boucherat, chancelier en 1685. Sa devise était un coq sous un
soleil, par allusion à la devise de Louis XIV. Les paroles étaient, Sol reperit
vigilem. Mort en 1699.
Louis Phélypeaux, comte de Pontchartrain, descendant de plusieurs
secrétaires d’état, chancelier en 1699. Se retira à l’institution de l’Oratoire
en 1714. Mort en 1727.
Daniel-François Voisin, mort en 1717, prédécesseur du célèbre
D’Aguesseau.
SURINTENDANTS DES FINANCES[54].

Claude Le Bouthillier, d’abord surintendant, conjointement avec
Claude de Bullion, en 1632; seul en 1640. Ce fut lui qui le premier fit
imposer les tailles par les intendants. Retiré en 1643. Mort en 1655.
Nicolas Bailleul, marquis de Château-Gontier, président du parlement,
surintendant des finances, en 1643 jusqu’en 1648; mort en 1652: plus versé
dans la connaissance du barreau que dans celle des finances. Il eut sous lui,
pour contrôleur-général, Particelli, dit Émeri, connu par ses
déprédations[55].
Cet Émeri était le fils d’un paysan de Sienne, placé par le cardinal
Mazarin. Il disait que les ministres des finances n’étaient faits que pour être
maudits.
Émeri imagina bien des sortes d’impôts, de nouveaux offices de jurés
mesureurs et porteurs de charbon; de mouleurs, chargeurs et porteurs de
bois; de premiers commis de la taille et des ponts-et-chaussées, du sou pour
livre, d’augmentations de gages; de contrôleurs des amendes et des épices,
etc.
Le même Émeri fut surintendant en 1648; mais, quelques mois après, on
le sacrifia à la haine publique en l’exilant.
Le maréchal duc de La Meilleraye, surintendant en 1648, pendant
l’exil d’Émeri. On avait déjà vu des guerriers dans cette place. Il avait la
probité du duc de Sulli, mais non pas ses ressources. Il vint dans le temps le
plus difficile, et le duc de Sulli n’avait eu la surintendance qu’après la
guerre civile. Il taxa tous les financiers et tous les traitants. La plupart firent
banqueroute, et on ne trouva plus d’argent. Il abandonna la surintendance
en 1649. Mort en 1664.
Émeri reprit la surintendance immédiatement après la démission du
maréchal. Un Italien, nommé Tonti, imagina alors les emprunts en rentes
viagères, rentes distribuées en plusieurs classes, et qui sont payées au
dernier vivant de chaque classe. Elles furent appelées Tontines, du nom de
l’inventeur. Il y en eut pour un million vingt-cinq mille livres annuelles, ce
qui forma un revenu prodigieux pour le dernier qui survécut; invention qui
charge l’état pour un siècle, mais moins onéreuse que celle des rentes
perpétuelles, qui chargent l’état pour toujours. Mort en 1650.
Claude de Mesme, comte d’Avaux, d’une ancienne maison en Guienne,
homme de lettres qui unissait l’esprit et les graces à la science;
plénipotentiaire avec Servien; chéri de tous les négociateurs autant que
Servien en était redouté. Surintendant en 1650: mort la même année.
Charles, duc de La Vieuville, le même que le cardinal de Richelieu
avait fait chasser du conseil, et enfermer dans le château d’Amboise, en
1624, qui, échappé de ce château, avait fui en Angleterre, et qui avait été
condamné à mort par contumace. Créé duc et pair en 1651, et surintendant
la même année. Mort en 1653.
René de Longueil, marquis de Maisons, président à mortier,
surintendant en 1651. Il ne le fut qu’un an. On a prétendu qu’il avait bâti
pendant cette année le château de Maisons[56] qui est un des plus beaux de
l’Europe; mais il fut construit un an auparavant. C’est le coup d’essai et le
chef-d’œuvre de François Mansard, qui était alors un jeune homme, et
simple maçon. Il y a sur cela une singulière anecdote, que plusieurs
personnes ont apprise comme moi du petit-fils[57] du surintendant. Son
hôtel, démoli aujourd’hui, formait un impasse dans la rue des Prouvaires.
Un jour, en fesant fouiller dans un ancien petit caveau, il y trouva quarante
mille pièces d’or au coin de Charles IX. C’est avec cet argent que le château
de Maisons fut bâti. Mort en 1677.
On voit que les surintendants se succédaient rapidement dans ces
troubles.
Abel Servien, après avoir négocié la paix de Westphalie avec le duc de
Longueville et le comte d’Avaux, et en ayant eu le principal honneur,
surintendant en 1653, conjointement avec Nicolas Fouquet, administra
jusqu’à sa mort, arrivée en 1659. Mais Fouquet eut toujours la principale
direction.
Nicolas Fouquet, marquis de Belle-Isle, surintendant en 1653,
quoiqu’il fût procureur-général du parlement de Paris. On a imprimé par
erreur, dans les premières éditions du Siècle de Louis XIV, qu’il dépensa
dix-huit cent mille francs à bâtir son palais de Vaux, aujourd’hui Villars;
c’est une erreur de typographie; il y prodigua dix-huit millions de son
temps, qui en feraient près de trente-six du nôtre.
Le cardinal Mazarin, depuis son retour en 1653, se fesait donner, par le
surintendant, vingt-trois millions par an pour les dépenses secrètes. Il
achetait à vil prix de vieux billets décriés, et se fesait payer la somme
entière. Ce fut ce qui perdit Fouquet. Jamais dissipateur des finances
royales ne fut plus noble et plus généreux que ce surintendant. Jamais
homme en place n’eut plus d’amis personnels, et jamais homme persécuté
ne fut mieux servi dans son malheur. Condamné cependant au bannissement
perpétuel[58], par commissaires, en 1664: mort ignoré en 1680[59].
Après sa disgrace, la place de surintendant fut supprimée.
Sous les surintendants il y avait des contrôleurs-généraux. Le cardinal
Mazarin nomma à cette place un étranger, calviniste d’Augsbourg, nommé
Barthélemi Hervart, qui était son banquier. Cet Hervart avait en effet rendu
les plus grands services à la couronne. Ce fut lui qui, après la mort du duc
Bernard de Saxe-Veimar, donna son armée à la France, en avançant tout
l’argent nécessaire. Ce fut lui qui retint cette même armée et d’autres
régiments dans le service du roi, lorsque le vicomte de Turenne voulut la
faire révolter, en 1648. Il avança deux millions cinq cent mille livres de la
monnaie d’alors pour la retenir dans le devoir; deux importants services qui
prouvent qu’on n’est le maître qu’avec de l’argent.
Lorsqu’on arrêta le surintendant Fouquet, il prêta encore au roi deux
millions. Il jouait un jeu prodigieux, et perdit souvent cent mille écus dans
une séance. Cette profusion l’empêcha d’avoir la première place. Le roi eut
avec raison plus de confiance en Colbert. Hervart, mort simple conseiller
d’état, en 1676.
Sa famille quitta le royaume après la révocation de l’édit de Nantes, et
porta des biens immenses dans les pays étrangers.
SECRÉTAIRES D’ÉTAT
ET CONTROLEURS-GÉNÉRAUX DES FINANCES.

Henri-Auguste de Loménie, comte de Brienne, eut le département des
affaires étrangères pendant la minorité de Louis XIV. Sa fierté ne lui fit
point de tort, parcequ’elle était fondée sur des sentiments d’honneur. Nous
avons de lui des Mémoires[60] instructifs. Mort en 1666.
François Sublet des Noyers, retiré en 1643, mort en 1645.
Léon Le Bouthillier de Chavigni, fils de Claude Le Bouthillier, eut le
département de la guerre: mort en 1652.
Louis Phelypeaux, marquis de La Vrillière, eut le département des
affaires du royaume: mort en 1681.
Louis Phelypeaux, son fils, fut reçu en survivance; mais la charge fut
donnée à un autre de ses enfants, Balthasar Phelypeaux, qui eut pour
successeur un autre Louis Phelypeaux, son fils. Balthasar Phelypeaux, reçu
en survivance en 1669, entre en exercice en 1676: mort en 1700. Tous trois
estimés pour leurs vertus, et aimés pour leur douceur. Cette charge de
secrétaire d’état est restée sans interruption dans la famille des Phelypeaux
pendant cent soixante-cinq ans, depuis Paul Phelypeaux, fait secrétaire
d’état en 1610, jusqu’à Louis Phelypeaux, duc de la Vrillière, retiré en
1775[61].
Henri-Louis de Loménie, comte de Brienne, fils de Henri-Auguste, eut
la vivacité de son père, mais n’en eut pas les autres qualités. Étant conseiller
d’état dès l’âge de seize ans, et destiné aux affaires étrangères, envoyé en
Allemagne pour s’instruire, il alla jusqu’en Finlande, et écrivit ses voyages
en latin. Il exerça la charge de secrétaire d’état des affaires étrangères à
vingt-trois ans; mais ayant perdu sa femme, Henriette de Chavigni, il en fut

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The Rules We Break Lessons in Play Thinking and Design

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Japan’s Threat Perception during the Cold War: A

Transport in Semiconductor Mesoscopic Devices 2nd

Petroleum Refining Design and Applications Handbook:

Semiconductor Physics and Devices Solution Manual 4th

Animated Program Design Intermediate Program Design

British Library Cataloguing-in-Publication Data

Design Rules in a Semiconductor Foundry

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ISBN 978-981-4968-00-3 (Hardcover)

1. Layout Design Rules: Definition,

1.10 Gridded Design Rules 40

2. Front-End-of-Line Topological Design Rules 69

2.1.3.5 Layout considerations for

3. Back-End-of-Line Topological Design Rules 151

3.1.2 Contact Related Rules 157

4. Coverage Rules and Insertion Utilities 249

4.15 Dummy Fill Considerations for Design Fix

5. Design Rules, Guidelines, and Modeling

6. Stress-Related Layout Design Rules and Modeling 405

6.9 Epitaxial (Embedded) SiGe (eSiGe) Layout

7. Dedicated Design Rules for Memory Modules 449

8. Planar CMOS Process Flow for Digital,

8.3 28 nm and 20 nm Planar Technology

8.10.2 Spacer Deposition and Etchback 616

9. Reliability Driven Design Rules 681

9.2.2 Intrinsic and Extrinsic Mechanisms 684

9.6.1 Plasma-Induced Damage Process

Design Rules in Semiconductor Foundry is a text designed to serve

Many memory blocks require special DRs to achieve the

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Layout Design Rules: Definition,

1.1 Introduction: The Goal of Design Rules

Design Rules in a Semiconductor Foundry

32/28nm 22/20nm 10nm

Stressors SADP FinFET

Synopsys (Private com m unication, 2005)

950 K . W arren (IB M ), SPIE 2006 (6156-01) 7nm

The foundry’s DRM is an important part at the platform PDK

Figure 1.2 Overall description of the platform PDK.

1.2 Different Types of Layout DRs

also define dedicated check operations to simplify the coding. See

1.2.1 The WIDTH Rule

Rule Rule description (see Fig. 1.3a) Units

In many cases, the minimum width rule depends on the

be defined by other limitations (not litho driven). For example, the

1.2.2 The SPACE Rule

Rule Rule Description (see Fig. 1.3b) Units

The space rule is also lithography driven and also depends on

1.2.3 The DISTANCE Rule

Rule Rule Description (see Fig. 1.3c) Units

The distance rule refers to two different layers that do NOT

1.2.4 The ENCLOSURE Rule

4.15 Dummy Fill Considerations for Design Fix

Test paern DOE and TCs for

Aerial Silicon simulaon M1 drawn data