WONKWANG UNIVERSITY

Dept. of Computer · Software

Engineering

7장 조합 논리회로

컴퓨터∙소프트웨어공학과

이 완 범

WONKWANG UNIVERSITY
Dept. of Computer · Software Engineering
 0. 목 차

01. 조합회로 설계 방법 및 활용

02. 가산기(감산기)

03. 디코더

04. 인코더

05. 멀티플렉서

06. 디멀티플렉서

07. 코드변환기

08. 패리티 발생기/검출기

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 1. 조합논리회로설계 과정 및 활용

조합회로
과거의 입력에 관계없이 현재의 입력값의 조합에 의하여
출력이 결정되는 회로(기억능력이 없다.)

순차회로
현재의 입력과 과거의 입력에 의하여 출력이 결정되는 회로
입력과 플립플롭과 같은 기억장치의 현재상태에 의해서 출
력이 결정되는 회로

조합회로의 설계과정 문제 정의

입력, 출력 변수 개수 및 문자기호 할당

진리표 작성

간소화된 논리식 작성

회로도 작성

WONKWANG UNIVERSITY Dept. of Computer · Software Engineering 회로 구성 및 실험

 1. 조합논리회로설계 과정 및 활용

 조합논리회로는 논리곱, 논리합, 논리 부정의 세 가지 기본 논리 회로를 조합

하여 구성한 논리 회로
 조합논리회로는 입력변수, 논리 게이트, 그리고 출력변수들로 구성

입 출
력 . . 력
신
n개 . 조합논리 회로 .m개 신
호 . . 호

조합논리회로 블록도

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 1. 조합논리회로설계 과정 및 활용

입력에 ‘0’의 개수보다 ‘1’의 개수가 더 많이 인가될 때 출력이

1.문제정의 ‘1’이 되는 4입력 조합논리회로를 설계하라.

2. 입력,출력 입력변수 (4개) : A, B, C, D

변수의 개수 결정
출력변수 (1개) : F
및 문자기호 할당
 1. 조합논리회로설계 과정 및 활용
입 력 출력
A B C D F
0 0 0 0 0
0 0 0 1 0
3. 진 리 표 작 성 0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
 1. 조합논리회로설계 과정 및 활용

CD
00 01 11 10
AB

00
4. 부울 함수로
논리식 작성 01 1

11 1 1 1

10 1

F =ABC + ABD + ACD + BCD

 1. 조합논리회로설계 과정 및 활용

F = ABC + ABD + ACD + BCD

A
5.회로도 작성
B

F
C

6. 회로구성 및 실험
7-segment decoder
X register(4bit)에 들어 있는 내용을 7-segment display에 표시할 수 있도록
7-segment decoder 회로를 설계하라 .

a a
x3 b
c f b
x2 7-segment d g
x1 decoder e
f e c
x0 g
d
입출력 변수지정 간소화
입력변수: x, x, x, x
3 2 1 0

출력변수: a ,b ,c , d , e ,f , g x1x0
00 01 11 10
x3x2
진리표
x3 x2 x1 x0 a b c d e f g
00 1 1 1
0 0 0 0 1 a 01
1 1 1 1 1 0 1 1
0 0 0 1 0 1 1 0 0 0 0 f g b
11 d d d d
0 0 1 0 1 1 0 1 1 0 1 e c
0 0 1 1 1 1 1 1 0 0 1 10 1 1 d d
d
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1
a =x2x0 x2x0 +x1x0 + x3
0 1 1 0 1 1
0 1 1 0 0 0 1 1 1 1 1
+
x1x0
0 1 1 1 1 1 1 0 0 0 0 00 01 11 10
x3x2
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1 00 1 1 1 1
1 0 1 0 d d d d d d d 01 1 1
1 0 1 1 d d d d d d d
1 1 0 0 d d d d d d d 11 d d d d
1 1 0 1 d d d d d d d 10 1 1 d
d
1 1 1 0 d d d d d d d
1 1 1 1 d d d d d d d b =x1x0 x1x0 + x2
 x1x0 x1x0 x1x0
00 01 11 10 00 01 11 10 00 01 11 10
x3x2 x3x2 x3x2

00 1 1 1 00 1 1 1 00 1 1
01 1 1 1 1 01 1 1 01 1
11 d d d d 11 d d d d 11 d d d d
10 1 1 d d 10 1 d d 10 1 d d

c = x1 + x0 + x2 d = x2x1x0 + x2 x0 + x2 x1 + x1 x0 e =x2 x0 + x1 x0

x1x0 x1x0
00 01 11 10 00 01 11 10
x3x2 x3x2

00 1 00 1 1
01 1 1 1 01 1 1 1
11 d d d d 11 d d d d
10 1 1 d d 10 1 1 d d

f =x1 x0 +x2 x1 +x2 x0 +x3 g =x2 x1 + x2 x1 + x2 x0 + x3
 회로도
X3 X2 X1 X0

e
 2. 가산기

반가산기(half-adder, HA)
X 0 0 1 1
+ Y + 0 + 1 + 0 + 1
C S 0 0 0 1 0 1 1 0

입력 출력
X Y S C S  XY  X Y  X  Y S : sum
0 0 0 0 C  X Y C : carry
0 1 1 0
1 0 1 0
1 1 0 1

X
Y S X S
HA
C Y C

논리 회로 논리기호
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 2. 가산기

전가산기(full-adder, FA)
 자리 올림수(carry)를 고려하여 만든 덧셈 회로
Cin 0 1 0 1 0 1 0 1
X 0 0 1 1 0 0 1 1
+ Y + 0 + 0 + 0 + 0 + 1 + 1 + 1 + 1
Cout S 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1

입력 출력 S  X Y Cin  X Y C in  X Y C in  XYCin
X Y Cin S Cout  X (Y Cin  Y C in )  X (Y C in  YCin )
0 0 0 0 0  X (Y  Cin )  X (Y  Cin )
0 0 1 1 0
 X  Y  Cin
0 1 0 1 0
0 1 1 0 1 Cout  X YCin  X Y Cin  XY C in  XYCin
1 0 0 1 0
1 0 1 0 1  Cin ( X Y  X Y )  XY (C in  Cin )
1 1 0 0 1  Cin ( X  Y )  XY
1 1 1 1 1
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 2. 가산기

X
Y S X S
Cin Y FA
Cin Cout
Cout

논리 회로 논리기호

S  X  Y  Cin
Cout  Cin ( X  Y )  XY

 전가산기는 반가산기 2개와 OR 게이트를 이용하여 구성

X S
HA HA
Y

Cin Cout

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 2. 가산기

반가산기와 전가산기를 설계하는 방법을 활용하여 반감산기와 전감산

예제 1
기를 설계하시오.(진리표, 논리식, 회로도 작성)
풀이 1) 반감산기 설계
• 반감산기 : 한 비트 2진수 A에서 B를 빼는 것으로서 차(difference: D)와 빌림 수
(borrow: K)를 계산하는 뺄셈 회로
• A에서 B를 뺄 수 없으면 윗자리에서 빌려와서 빼야하며,
• 빌려오는 수는 윗자리에서 가져오므로 2이다.
• 따라서 뺄셈의 결과는 2-1=1이 되고, 값을 빌려왔으므로 빌림 수 B는 1이다.

입력 출력
A B D K
0 0
0 1
1 0
1 1

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 2. 가산기

반가산기와 전가산기를 설계하는 방법을 활용하여 반감산기와 전감산

예제 1
기를 설계하시오.(진리표, 논리식, 회로도 작성)
풀이 2) 전감산기 설계
• 전감산기는 두 2진수 입력 An, Bn 과 아래 단으로 빌려주는 빌림 수 Kn-1 을 포함하
여 An-Bn-Kn-1 을 계산하는 조합논리회로

입력 출력
An Bn Kn-1 Dn Kn
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
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 2. 가산기

병렬가감산기(parallel-adder/subtracter)
X3 Y3 X2 Y2 X1 Y1 X0 Y0

FA FA FA FA 0
C3 C2 C1

C4 S3 S2 S1 S0
전가산기를 이용한 병렬가산기
X3 Y3 X2 Y2 X1 Y1 X0 Y0
S(sign)
0:Add
1:Sub

FA FA FA FA
C3 C2 C1 C0

C4 S3 S2 S1 S0

WONKWANG UNIVERSITY Dept. of Computer · Software Engineering 병렬가감산기

 2. 가산기

 IC 74283
 4비트 2진 전가산기이며, 내부에 carry look ahead 회로 내장.

C0

C0 S1 CI
A1 S2 A1 A0
A2 S3 A2 A1
A3 S4 A3 A2
74283

A4 A4 A3 S0 S1
C4 S2
B1 S1
B2 S2 S3
B1 B0 S3 S4
B3 B2 B1
B4 B3 B2
B4 B3 CO
블럭도
C4
개념도

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 3. 디코더

 디코더(decoder)
 디코더 : 입력선에 나타나는 n비트의 2진 코드를 최대 2n개의 서로 다른 정보
로 바꿔주는 조합논리회로
 인에이블(enable)단자를 가지고 있는 경우는 디멀티플렉서의 기능도 수행
 실제 상용 IC의 경우에는 디코더와 디멀티플렉서의 기능으로 모두 사용
 74138 : 3×8 디코더/디멀티플렉서
74139 : 독립된 2개의 2×4 디코더/디멀티플렉서,
74154 : 4×16 디코더/디멀티플렉서

D0 D0
D1 D1
D2 8x3 3x8 D2
D3 encoder decoder D3
D4 D4
D5 D5
D6 D6
D7 D7
(sender) (receiver)

디코더와 인코터의 기능
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 3. 디코더

1×2 디코더
 1개의 입력에 따라서 2개의 출력 중 하나가 선택
입력 출력 A
A Y1 Y0
0 0 1
1 1 0
Y0
Y0  A Y1  A
Y1
 인에이블이 있는 12 디코더

입력 출력
E A Y1 Y0
0 0 0 0
0 1 0 0
1 0 0 1
1 1 1 0
Y0  E A Y1  EA
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 3. 디코더

2×4 디코더
 2개의 입력에 따라서 4개의 출력 중 하나가 선택

B A
입력 출력
B A Y3 Y2 Y1 Y0

0 0 0 0 0 1
Y0
0 1 0 0 1 0
1 0 0 1 0 0 Y1
1 1 1 0 0 0
Y0  B A Y1  B A Y2
Y2  B A Y3  BA
Y3
진리표와 논리식
회로도

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 3. 디코더

 실제 IC들은 AND게이트가 아닌, NAND 게이트로 구성

B A
입력 출력

B A Y3 Y2 Y1 Y0

0 0 1 1 1 0
Y0
0 1 1 1 0 1
1 0 1 0 1 1
Y1
1 1 0 1 1 1

Y0  B A Y1  B A Y2
Y2  B A Y3  BA
Y3
2×4 NAND 디코더 진리표와 논리식
2×4 NAND 디코더 회로

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 3. 디코더

 인에이블 단자를 갖는 2×4 디코더

 대부분의 IC 디코더들은 인에이블(enable) 입력이 있어서 회로를 제어한다.
 E=1일 때만 출력이 동작.
B A E
입력 출력
E B A Y3 Y2 Y1 Y0
0   0 0 0 0
1 0 0 0 0 0 1 Y0
1 0 1 0 0 1 0
Y1
1 1 0 0 1 0 0
1 1 1 1 0 0 0
Y2
Y0  E B A Y1  E B A
Y2  EB A Y3  EBA Y3

인에이블 단자를 갖는 인에이블 단자를 갖는

2×4 디코더 진리표와 논리식 2×4 디코더 회로
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 3. 디코더

 74139 구성도
 인에이블 단자를 갖는 2×4 디코더를 두 개 가지고 있는 IC

Vcc 2E 2A 2B 2Y0 2Y1 2Y2 2Y3

16 15 14 13 12 11 10 9

B Y0
A 2x4 Y1
decoder Y2
E Y3
E Y3
2x4 Y2
A decoder Y1
B Y0

1 2 3 4 5 6 7 8
1E 1A 1B 1Y0 1Y1 1Y2 1Y3 GND

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 3. 디코더

예제 2 다음 진리표를 활용하여 3×8 디코더를 설계하시오.(진리표, 논리식, 회로도 작성)

풀이
입력 출력
C B A Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

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 3. 디코더

 IC 74138 (3×8 디코더)

 3개의 입력에 따라서 8개의 출력 중 하나가 선택.
 세 개의 인에이블 단자를 가지고 있음

입력 출력
C B A G1 G2 A G2B Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A Y0

0 0 0 1 0 0 1 1 1 1 1 1 1 0 B Y1

0 0 1 1 0 0 1 1 1 1 1 1 0 1 C Y2

74138
0 1 0 1 0 0 1 1 1 1 1 0 1 1 Y3

0 1 1 1 0 0 1 1 1 1 0 1 1 1 G2A Y4

1 0 0 1 0 0 1 1 1 0 1 1 1 1 G2B Y5

G1 Y6
1 0 1 1 0 0 1 1 0 1 1 1 1 1
Y7
1 1 0 1 0 0 1 0 1 1 1 1 1 1
1 1 1 1 0 0 0 1 1 1 1 1 1 1
x x x 0 x x 1 1 1 1 1 1 1 1
x x x x 1 x 1 1 1 1 1 1 1 1
x x x x x 1 1 1 1 1 1 1 1 1
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 3. 디코더

Y0
G1 G2A G2B

Y1
G

Y2
Y3
A

Y4
A
A

Y5
B
B

Y6
C
C

Y7

IC 74138 내부 회로도
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 3. 디코더

4×16 디코더
 2개의 3×8 디코더로 4×16 디코더를 구성
 D=0 : 상위 디코더만 enable되어 출력은 Y0~ Y7 중의 하나가 1로 되고, 아래의
디코더 출력들은 모두 0이 된다.
 D=1 : 하위 디코더만 enable 되어 출력은 Y8~ Y15 중의 하나가 1로 되고, 상위
디코더 출력들은 모두 0이 된다.
A
B 3x8
C Y0-Y7
디코더
E

3x8
Y8 -Y15
디코더
E

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 3. 디코더
Y0

 74154 Y1

Y2
 4×16 디코더 G1 G
G2
Y3
Y0
A Y1 Y4
A
Y2 A
B Y3 Y5
Y4 A
C Y5 Y6
Y6 B
74154

D B
Y7 Y7
Y8
B
Y9 Y8
Y10 C
G1 Y11
C
Y9
Y12
G2 Y13 C
Y10
Y14 D
Y15 D
Y11

블록도 D
Y12

Y13

Y14
회로도 Y15
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 4. 인코더

 인코더(encoder)는 디코더의 반대기능을 수행하는 장치로써, 2n개의 입력신호

로부터 n개의 출력신호를 만든다.
 인코더의 역할은 2n 개중 활성화된 하나의 1비트입력 신호를 받아서 그 숫자
에 해당하는 n 비트 2진 정보를 출력한다.

2×1 인코더
 입력의 신호에 따라 2개의 2진 조합으로 출력된다.
입력 출력
D1 D0
D1 D0 B0
0 1 0 B0
1 0 1
B0  D1
회로도
진리표와 논리식

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 4. 인코더

4×2 인코더
 입력의 신호에 따라 2개의 2진 조합으로 출력된다.

입력 출력 D3 D2 D1 D0
D3 D2 D1 D0 B1 B0
B0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0 B1
1 0 0 0 1 1
B1  D2  D3 , B0  D1  D3
회로도
진리표와 논리식

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 4. 인코더

예제 3 다음 진리표를 활용하여 8×3 인코더를 설계하시오.(진리표, 논리식, 회로도 작성)

풀이

입력 출력
D7 D6 D5 D4 D3 D2 D1 D0 B2 B1 B0
0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0
0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0
0 1 0 0 0 0 0 0
1 0 0 0 0 0 0 0

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 5. 멀티플렉서

 멀티플렉서(multiplexer or selector)는 여러 개의 입력선들 중에서 하나를 선

택하여 출력선에 연결하는 조합 회로이다. 선택선들의 값에 따라서 특별한 입
력선이 선택된다.
 멀티플렉서는 많은 입력들 중 하나를 선택하여 선택된 입력선의 2진 정보를
출력선에 넘겨주기 때문에 데이터 선택기(data selector)라 부르기도 한다.
 디멀티플렉서는 정보를 한 선으로 받아서 2n 개의 가능한 출력 선들 중 하나를
선택하여, 받은 정보를 전송하는 회로다. 디멀티플렉서는 n 개의 선택선
(selection line)의 값에 의해 하나의 출력선이 선택된다.

D0 D0
D1 8x1 1x8 D1
D2 multiplexer demultiplexer D2
D3 D3
D4 D4
D5 D5
D6 D6
D7 D7
(sender) (receiver)

S2 S1 S0 S2 S1 S0
Select signals Select signals
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 5. 멀티플렉서

2×1 멀티플렉서
 2(=21)개의 입력중의 하나를 선택선 S에 입력된 값에 따라서 출력으로 보내주
는 조합회로

S
선택선 출력
S F
0 D0
D0
1 D1
F
진리표 D1

F  S D0  SD1 회로도
논리식

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 5. 멀티플렉서

4×1 멀티플렉서
 4(=22)개의 입력중의 하나를 선택선 S0와 S1에 입력된 값에 따라서 출력으로
보내주는 조합회로
S1 S0

선택선 출력
S1 S0 F
0 0 D0
D0
0 1 D1
1 0 D2 D1
1 1 D3
F
진리표 D2

D3

F  S1 S0 D0  S1S 0 D1  S1 S 0 D2  S1S 0 D3
회로도
논리식
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 5. 멀티플렉서
S2 S1 S0
8×1 멀티플렉서
 8(=23)개의 입력중의 하나를 출력으로
보내주는 조합논리회로
D0
선택선 출력
D1
S2 S1 S0 F
0 0 0 D0 D2
0 0 1 D1
0 1 0 D2 D3
0 1 1 D3
F
1 0 0 D4 D4

1 0 1 D5
D5
1 1 0 D6
1 1 1 D7 D6
진리표
D7
논리식 회로도
F  S 2 S1 S 0 D0  S 2 S1S 0 D1  S 2 S1 S 0 D2  S 2 S1S 0 D3  S 2 S1 S 0 D4  S 2 S1S 0 D5  S 2 S1 S 0 D6  S 2 S1S 0 D7
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 5. 멀티플렉서

입력 출력
멀티플렉서 IC
Select Strobe
W
D C B A S
 74150(161 멀티플렉서)     1 1
0 0 0 0 0 E0
0 0 0 1 0 E1
0 0 1 0 0 E2
0 0 1 1 0 E3
0 1 0 0 0 E4
0 1 0 1 0 E5
0 1 1 0 0 E6
0 1 1 1 0 E7
1 0 0 0 0 E8
1 0 0 1 0 E9
1 0 1 0 0 E10
1 0 1 1 0 E11
1 1 0 0 0 E12
핀 배치도
1 1 0 1 0 E13
1 1 1 0 0 E14
1 1 1 1 0 E15
진리표
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 5. 멀티플렉서
Data Select Strobe
(Binary) (Enable)
Data Inputs

E15 E14 E13 E12 E11 E10 E9 E8 E7 E6 E5 E4 E3 E2 E1

E0
D C B A

D DC C B B A A

Output

회로도
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 6. 디멀티플렉서

 1개의 인에이블 입력을 가지고 있는 디코더는 디멀티플렉서로서의 기능을 수행

 디멀티플렉서는 정보를 한 선으로 받아서 2n개의 가능한 출력 선들 중 하나를 선
택하여, 받은 정보를 전송하는 회로이다. 디멀티플렉서는 n개의 선택선(selection
line)들을 이용하여 출력을 제어.

Y0 Y0
A
2x4 Y1 1x4 Y1
Decoder E
Y2 Demultiplexer Y2
B
Y3 Y3
E A B

2×4 디코더 1×4 디멀티플렉서

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 6. 디멀티플렉서

 IC 74138을 디멀티플렉서로 사용하는 경우

• IC 74138의 인에이블(G1)을 데이터 입력으로 사용하고 A, B, C를 선택선으로
사용하면 G1 의 부정이 출력된다.

입력 출력
C B A Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0 1 1 1 1 1 1 1 G1
0 0 1 1 1 1 1 1 1 G1 1
0 1 0 1 1 1 1 1 G1 1 1
0 1 1 1 1 1 1 G1 1 1 1
1 0 0 1 1 1 G1 1 1 1 1
1 0 1 1 1 G1 1 1 1 1 1
1 1 0 1 G1 1 1 1 1 1 1
1 1 1 G1 1 1 1 1 1 1 1

• 74154 IC를 디멀티플렉서로 사용할 때는 G1과 G2가 데이터 선이 되고 A, B,

C, D가 선택선이 된다.
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 6. 디멀티플렉서

1×4 디멀티플렉서에 아래 그림과 같은 데이터 입력파형(E)과 데이터 선택(S1, S0 )

예제 4
파형을 입력하였다. 출력 Y3, Y2, Y1, Y0의 파형을 나타내시오.

1 2 3 4 5 6 7 8
E
S0
S1

Y0
Y1
Y2
Y3
선택된 출력 Y0 Y1 Y2 Y3 Y0 Y1 Y2 Y3

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 7. 코드 변환기

2진 코드-그레이 코드 변환
2진 코드 - 그레이 코드 변환 진리표

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 7. 코드 변환기

B1B0 B1B0 B1B0

B3B2 00 01 11 10 B3B2 00 01 11 10 B3B2 00 01 11 10
00 00 00 1 1
01 01 1 1 1 1 01 1 1
11 1 1 1 1 11 11 1 1
10 1 1 1 1 10 1 1 1 1 10 1 1
G3  B3 G2  B3 B2  B3 B2  B3  B2 G1  B2 B1  B2 B1  B2  B1

B1B0
B3B2 00 01 11 10 1 1 1 1
B3 B2 B1 B0
00 1 1 그레이코드변환
01 1 1
11 1 1
10 1 1 L

G0  B1B0  B1B0  B1  B0 G3 G2 G1 G0
0 0 0
1 회로도
카르노 맵
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 7. 코드 변환기

그레이 코드 변환 – 2진 코드 변환
그레이 코드 - 2진 코드 변환 진리표

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 7. 코드 변환기

G 1G 0 G 1G 0 G 1G 0
G3G2 00 01 11 10 G3G2 00 01 11 10 G3G2 00 01 11 10
00 00 00 1 1
01 01 1 1 1 1 01 1 1
11 1 1 1 1 11 11 1 1
10 1 1 1 1 10 1 1 1 1 10 1 1

B3  G3 B2  G3G2  G3G2  G3  G2 B1  G3  G2  G1  B2  G1

G 1G 0 1
G3G2 00 01 11 10 1 1 1
G3 G2 G1 G0
00 1 1
01 1 1
11 1 1
10 1 1
B3 B2 B1 B0
B0  G3  G2  G1  G0  B1  G0 1 0 1 0
회로도
카르노 맵
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 7. 코드 변환기

2진 코드-그레이 코드 변환

2진 코드  그레이 코드 그레이 코드  2진 코드

B3 B2 B1 B0 G3 G2 G1 G0

G3 G2 G1 G0 B3 B2 B1 B0

G3  B3 , G2  B3  B2 , B3  G3 , B2  B3  G2 ,
G1  B2  B1 , G0  B1  B0 B1  B2  G1 , B0  B1  G0

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 7. 코드 변환기

BCD 코드 - 3-초과 코드 변환
입력 출력
B3 B2 B1 B0 E3 E2 E1 E0

瞿
0 0 0 0 0 0 1 1

鬚
0 0 0 1 0 1 0 0

嚴
0 0 1 0 0 1 0 1
0 0 1 1 0 1 1 0
0 1 0 0 0 1 1 1
0 1 0 1 1 0 0 0

없댫라코드 0
0
1
1
1
1
0
1
1
1
0
0
0
1
1
0
동키 1 0 0 0 1 0 1 1
1 0 0 1 1 1 0 0
호변경시
188t
1 0 1 0 x x x x
1 0 1 1 x x x x

로
as013
1 1 0 0 x x x x
1 1 0 1 x x x x
1 1 1 0 x x x x
1 1 1 1 x x x x

BCD는 10개의 숫자만 가지므로 1010 이후의 6개의 코드는 BCD에 존재하지 않는
코드이며, 입력으로서의 사용될 수 없기 때문에 무관항으로 처리한다.
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 7. 코드 변환기

B1B0 B1B0
B3B2 00 01 11 10 B3B2 00 01 11 10
00 00 1 1 1
01 1 1 1 01 1
11 x x x x 11 x x x x
10 1 1 x x 10 1 x x

E3  B3  B2 B1  B2 B0 E2  B 2 B1  B 2 B0  B2 B1 B 0

B1B0 B1B0
B3B2 00 01 11 10 B3B2 00 01 11 10
00 1 1 00 1 1
01 1 1 01 1 1
11 x x x x 11 x x x x
10 1 x x
10 1 x x

E1  B1 B 0  B1B0  B1  B0 E0  B 0
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 7. 코드 변환기

B3 B2 B1 B0

E3

E2

E1

E0

회로도

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 8. 패리티 발생기/검출기

짝수 패리티 발생회로 홀수 패리티 발생회로

A0 A0
A1 A1
A2 A2
A3 A3
P P
A4 A4
A5 A5
A6 A6
A7 A7

8비트 직렬회로에서의 짝수/홀수 패리티 발생

A0 A1 A2 A3 A4 A5 A6 A7 P

짝수 홀수
패리티 패리티

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 8. 패리티 발생기/검출기

 IC 74280
 9비트 홀수/짝수 패리티 발생과 검출

핀 배치도

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