BG - DTSo 2018 DTVT-C2.2

BÀI GIẢNG ĐIỆN TỬ SỐ
NỘI DUNG MÔN HỌC
Chương 1: Hệ đếm
Chương 2: Hàm Boole và cổng logic
Chương 3: Mạch logic tổ hợp
Chương 4: Mạch logic tuần tự
Chương 5: Bộ nhớ bán dẫn
www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

Trang 1
Bộ môn: Điện tử máy tính - Khoa KTĐT1
Chương 2 – HÀM BOOLE VÀ CỔNG LOGIC
2.1. Đại số Boole
2.2. Phương pháp biểu diễn hàm Boole
2.3. Phương pháp tối thiểu hàm Boole
2.4. Cổng logic
2.5. Tham số chính
2.6. Một số lưu ý khi sử dụng IC số
2.7. Các họ cổng logic (dạy bổ sung)

Trang 2

2.1.1. Các định lý cơ bản
2.1.2. Các định luật cơ bản
2.1.3. Ba quy tắc về đẳng thức

Trang 3
Đại số Boole:
- Là một tập hợp các đối tượng có hai trạng thái: có hoặc
không, đúng hoặc sai, được biểu diễn bằng biến logic với hai
giá trị 1(A) và 0 ( A ).
- Phép phủ định logic: f  A   A
- Phép cộng logic (phép hoặc): f  A,B   A  B
- Phép nhân logic (phép và): f  A, B   A.B  AB

Trang 4
2.1.1. Các định lý cơ bản
STT Tên gọi Dạng tích Dạng tổng

1 Đồng nhất X.1 = X X+0=X
2 Phần tử 0, 1 X.0 = 0 X+1=1
3 Bù X.X  0 X  X 1
4 Bất biến X.X = X X+X=X
5 Hấp thụ X + X.Y = X X.(X + Y) = X
6 Phủ định đúp XX
7 Định lý DeMorgan  X.Y.Z...  X  Y  Z  ...  X  Y  Z  ...  X.Y.Z...

Trang 5
2.1.2. Các định luật cơ bản
- Hoán vị: X.Y  Y.X

XYYX
- Kết hợp: X. Y.Z    X.Y  .Z
X   Y  Z   X  Y   Z
- Phân phối: X. Y  Z   X.Y  X.Z
 X  Y . X  Z   X  Y.Z
- Nhất quán: nếu X  Y  Y thì X.Y  X

Trang 6
2.1.3. Ba quy tắc về đẳng thức
Ø Quy tắc thay thế: trong bất kỳ đẳng thức logic nào, nếu thay một biến
bằng một hàm thì đẳng thức vẫn được thiết lập.
Ví dụ:
Ø Quy tắc tìm hàm đảo: Phép đảo của hàm số được thực hiện bằng cách
đổi dấu nhân thành dấu cộng và ngược lại; đổi 0 thành 1 và ngược lại;
đổi nguyên biến thành đảo biến và ngược lại. Giữ nguyên dấu đảo của
hàm nhiều biến, tuân thủ nguyên tắc “nhân trước, cộng sau”.
Ví dụ:
Ø Quy tắc đối ngẫu: Hàm F và F’ được gọi là đối ngẫu với nhau khi các
dấu cộng và dấu nhân, các số 0 và số 1 được đổi chỗ cho nhau một
cách tương ứng.

Trang 7
2.4. Cổng logic

Trang 8
2.2. Các phương pháp biểu diễn hàm Boole

2.2.1. Bảng trạng thái
2.2.2. Biểu thức đại số
2.2.3. Bảng Karnaugh

Trang 9
2.2.1. Bảng trạng thái (1)
- Bảng trạng thái gồm A B C f1 = f2 = f3 =

ABC A+B+C A+B.C
các cột, liệt kê giá trị
0 0 0 0 0 0
(trạng thái) mỗi biến
theo từng cột và giá trị 0 0 1 0 1 0
hàm theo một cột riêng 0 1 0 0 1 0
(thường là bên phải
bảng). 0 1 1 0 1 1
- Bảng trạng thái còn 1 0 0 0 1 1

được gọi là bảng sự 1 0 1 0 1 1
thật hay bảng chân lý.
n
1 1 0 0 1 1
- Hàm n biến sẽ có 2
bộ giá trị. 1 1 1 1 1 1

Trang 10
- Hạng tích (minterm): ký hiệu mi, với i = 0 đến 2n -1, là các tổ hợp
gồm tích các biến, trong đó:
Giá trị ‘1’ được biểu diễn bằng nguyên biến (biến trực tiếp)
Giá trị ‘0’ được biểu diễn bằng đảo biến (biến phủ định)
- Hạng tổng (Maxterm): ký hiệu Mi, với i = 0 đến 2n -1, là các tổ hợp
gồm tổng các biến, trong đó:
Giá trị ‘0’ được biểu diễn bằng nguyên biến (biến trực tiếp)
Giá trị ‘1’ được biểu diễn bằng đảo biến (biến phủ định)
- Mối quan hệ giữa minterm và Maxterm:
mi  M i
mi  M i

Trang 11
A B C f m M
0 0 0 0 m0  ABC M0  A  B  C
0 0 1 0 m1  ABC M1  A  B  C
0 1 0 0 m 2  ABC M2  A  B  C
0 1 1 0 m3  ABC M3  A  B  C
1 0 0 0 m 4  ABC M4  A  B  C
1 0 1 0 m5  ABC M5  A  B  C
1 1 0 0 m6  ABC M6  A  B  C
1 1 1 1 m7  ABC M7  A  B  C

Trang 12
2.2.2. Biểu thức đại số (1)
- Có 2 dạng biểu diễn:
Dạng tuyển (tổng các tích): Mỗi số hạng là một hạng tích hay minterm (mi).
Dạng hội (tích các tổng): Mỗi thừa số là một hạng tổng hay Maxterm (Mi).
- Nếu trong tất cả các hạng tích hay hạng tổng có đủ mặt các biến thì dạng tổng các
tích hay dạng tích các tổng tương ứng được gọi là dạng chuẩn. Dạng chuẩn là duy
nhất.
2n 1
- Biểu diễn hàm dưới dạng tổng các tích: f  X n 1,...,X 0    a i mi
i 0
2n 1
- Biểu diễn hàm dưới dạng tích các tổng: f  X n 1,..., X 0     a i  Mi 
i 0
Với ai chỉ nhận hai giá trị 0 và 1.

Trang 13
2.2.2. Biểu thức đại số (2) – Dạng tổng các tích
f1  A,B,C   ABC  ABC  ABC  ABC
 ABC  ABC  ABC  ABC

 011  101  110  111
 m3  m 5  m 6  m 7
   3,5,6,7 
f 2  A,B,C   A  BC

Trang 14
2.2.2. Biểu thức đại số (3) – Dạng tổng các tích
* Chuẩn hoá hàm về dạng chuẩn tổng các tích (chuẩn tắc tuyển):
- Thêm các biến còn thiếu vào các hạng tích mà không làm ảnh hưởng
đến kết quả bằng cách nhân hạng tích đó với ‘1’ (tổng của nguyên biến
và đảo biến còn thiếu).
- Loại bỏ các hạng tích lặp lại (hạng tích thừa).
Ví dụ: f 2  A, B,C   A  BC
 A.(B  B).(C  C)  (A  A).B.C
 A.(BC  BC  BC  B.C)  ABC  ABC
 ABC  ABC  ABC  AB.C  ABC  ABC
 ABC  AB.C  ABC  ABC  ABC
 (3, 4,5,6,7)

Trang 15
2.2.2. Biểu thức đại số (4) – Dạng tích các tổng
f1  A,B,C   (A  B  C)(A  B  C)(A  B  C)

 (0  0  0)(0  0  1)(0  1  0)
 M 0 . M1 . M 2
  (0,1,2)
f 2  A,B,C   (A  B)(A  C)

Trang 16
2.2.2. Biểu thức đại số (5) – Dạng tích các tổng
* Chuẩn hoá hàm về dạng chuẩn tích các tổng (chuẩn tắc hội):
- Thêm các biến còn thiếu vào các hạng tổng mà không làm ảnh hưởng
đến kết quả bằng cách cộng hạng tổng đó với ‘0’ (tích của nguyên biến
và đảo biến còn thiếu).
- Loại bỏ các hạng tổng lặp lại (hạng tổng thừa).
Ví dụ: f  A,B,C   (A  B)(A  C)
3
 (A  B  C.C)(A  B.B  C)
 (A  B  C)(A  B  C)(A  B  C)(A  B  C)
 (A  B  C)(A  B  C)(A  B  C)
  (0,1,3)

Trang 17
2.2.3. Bảng Karnaugh (1)
Ø Tổ chức của bảng Karnaugh: BC
– Các tổ hợp biến được viết theo một 00 01 11 10
A
dòng (thường là phía trên) và một
cột (thường là bên trái). 0
– Hàm logic n biến có 2n ô. 1
– Mỗi ô thể hiện một hạng tích hay
một hạng tổng, các hạng tích trong
hai ô kế cận chỉ khác nhau một
biến. CD
00 01 11 10
Ø Tính tuần hoàn của bảng Các nô: AB
– Không những các ô kế cận khác 00
nhau một biến mà các ô đầu dòng
và cuối dòng, đầu cột và cuối cột 01
cũng chỉ khác nhau một biến (kể cả 11
4 góc vuông của bảng). Bởi vậy các
ô này cũng gọi là kế cận. 10
Trang 18
ØThiết lập bảng Các nô của một f1  A,B,C     3, 4,5,6,7 

hàm: BC
00 01 11 10
- Dưới dạng tổng các tích: ghi giá A
trị 1 vào các ô ứng với hạng tích 0 0 0 1 0
có mặt trong biểu diễn, các ô còn 1 1 1 1 1
lại lấy giá trị 0.
f 2  A,B,C     0,1,3
- Dưới dạng tích các tổng: ghi giá
trị 0 vào các ô ứng với hạng tổng BC
00 01 11 10
có mặt trong biểu diễn, các ô còn A
lại lấy giá trị 1. 0 0 0 0 1
1 1 1 1 1

Trang 19
f3  A, B,C    1, 4,5   d (6,7)
ØHàm chuyển mạch không
đầy đủ: BC
00 01 11 10
- Có thể tồn tại một số hạng A
tích hay hạng tổng mà tại đó 0 0 1 0 0
hàm không xác định (có thể 1 1 1 x x
lấy giá trị ‘1’ hoặc ‘0’). Các
giá trị này gọi là các giá trị f 4  A,B,C     2,3,6    d (0,4)
tuỳ chọn (x). BC
00 01 11 10
f    mi    d (m j )    mi    K (m j ) A
f   (Mi ). d (M j )   (Mi ). K (M j ) 0 x 1 0 0
1 x 1 1 0
Trang 20
2.4. Cổng logic

Trang 21
2.3. Các phương pháp rút gọn hàm Boole

2.3.1. Phương pháp đại số
2.3.2. Phương pháp bảng Karnaugh
2.3.3. Phương pháp Quine Mc. Cluskey

Trang 22
Các phương pháp rút gọn hàm Boole
Ø Rút gọn mạch logic tổ hợp có một vai trò quan trọng trong
việc tối giản các thiết kế mạch logic tổ hợp.
Ø Có 3 phương pháp phổ biến được sử dụng để tối giản
mạch logic tổ hợp:
– Phương pháp đại số,
– Phương pháp bảng Kanaugh,
– Phương pháp Quine Mc. Cluskey.
Ø Phương pháp đại số và bảng Kanaugh: rút gọn mạch
logic với số lượng biến không lớn (thường < 6), thực hiện
thủ công.
Ø Phương pháp Quine Mc. Cluskey: rút gọn được hàm
(mạch) nhiều biến và có thể thực hiện nhờ máy tính.
Trang 23
2.3.1. Phương pháp đại số (1)
Ø Dựa vào các định lý đã học để đưa biểu thức về dạng tối
giản.
Ø Một số cách rút gọn bằng phương pháp đại số
1. Loại bỏ tổ hợp thừa
2. Áp dụng định lí De Morgan
3. Triển khai từ thành phần nhiều biến
4. Triển khai từ thành phần ít biến, đặt nhân tử chung

Trang 24
1. Loại bỏ tổ hợp thừa
Ví dụ: Hãy đưa hàm logic về dạng tối giản:
f  AB  AC  BC
Áp dụng định lý , , ta có:
f  AB  AC  BC  A  A 
 AB  ABC  AC  ABC
 AB  AC
=> nếu trong tổng các tích, xuất hiện một biến và đảo của biến đó
trong hai số hạng khác nhau, các thừa số còn lại trong hai số hạng
đó tạo thành thừa số của một số hạng thứ ba thì số hạng thứ ba đó là
thừa và có thể bỏ đi.

Trang 25
2. Áp dụng định lí DeMorgan
Ví dụ: Rút gọn biểu thức:
Áp dụng linh hoạt định lý DeMorgan, ta có:

Trang 26
Làm bài tập ôn tập kiến thức trong 15 phút đầu giờ:

Trang 27
3. Triển khai từ thành phần nhiều biến
Trong biểu thức dạng tổng các tích, số hạng nào có chứa nhiều biến nhất
(nhưng không chứa đầy đủ các biến), thì ta áp dụng định lí bù bổ sung các biến
còn thiếu để số hạng đó trở thành chứa đầy đủ thành phần các biến, đặt thừa số
chung (nếu có) với các số hạng khác để triệt tiêu và tiếp tục áp dụng các định lí
khác để rút gọn.
Vi du: f1  AD  BD  BCD  ACD  ABC

Trang 28
4. Triển khai từ thành phần ít biến, đặt nhân tử chung
Khi hai hay một vài số hạng có chứa một biến thành phần nào đó giống nhau, mà
sau khi đặt thành phần biến giống nhau đó làm thừa số chung thì trong ngoặc sẽ
xuất hiện một tổ hợp có chứa các thành phần mà có chứa biến giống với số hạng
khác trong biểu thức, thì ta sẽ làm theo phương pháp đặt nhân tử chung đó rồi áp
dụng các định lí vào rút gọn.
Vi du: f1  AB  BD  CDE  DA

Trang 29
2.3.2. Phương pháp bảng Karnaugh (1)
* Tối thiểu hóa hàm dạng tổng các
tích:
- Gộp các ô kế cận có giá trị ‘1’ lại CD
00 01 11 10
thành từng nhóm 2, 4, ...., 2i các ô. AB
- Thay mỗi nhóm bằng một tích mới,

00 1 1
trong đó giữ lại các biến giống nhau 01 1 1
theo hàng và cột. 11 1 1 1 1

10 1 1
- Biến có giá trị ‘1’ được biểu diễn
bằng nguyên biến, biến có giá trị ‘0’
f2 = AB f1 = C
được biểu diễn bằng đảo biến.
- Cộng các tích mới, được hàm đã tối
giản.

Trang 30
* Chú ý:
- Số ô trong mỗi nhóm càng lớn kết quả thu được càng tối giản. Gộp 2i
các ô lân cận, rút gọn được i biến.
- Một ô có thể được gộp nhiều lần trong các nhóm khác nhau. Mỗi nhóm
phải có ít nhất một ô mới (ô chưa được gộp trong các nhóm khác).
- Nếu gộp theo các ô có giá trị ‘0’ ta sẽ thu được biểu thức bù của hàm.
- Với các giá trị tuỳ chọn, chọn ‘x’ bằng ‘1’ hoặc ‘0’ để số ô gộp được là
tối đa; số nhóm là tối thiểu.
* Ví dụ:

Trang 31
f1  A, B,C     0,1, 3, 4, 5  BC
00 01 11 10
A
f1  A, B,C   B  AC 0 1 1 1 0
1 1 1 0 0
B AC
f 2  A,B,C     3,7    d 1,2,6 
BC
f 2  A, B,C   B A
00 01 11 10
0 0 x 1 x
1 0 0 1 x

Trang 32
f3  A, B,C, D     3,6,8,9,11,12    d  0,1, 2,13,14,15 
CD
00 01 11 10
AB
00
01
11
10

Trang 33
f3  A, B,C, D     3,6,8,9,11,12    d  0,1, 2,13,14,15 
CD
00 01 11 10
AB
00 x x 1 x
01 0 0 0 1
11 1 x x x
10 1 1 1 0
BCD
AC BD
f3  AC  BD  BCD f 4  A, B, C , D     0,1, 2,3,5, 7,8,9,10,13

Trang 34
* Tối thiểu hóa hàm dạng tích các tổng:
- Gộp các ô kế cận có giá trị ‘0’ lại thành
từng nhóm 2, 4, ...., 2i các ô.
CD
- Thay mỗi nhóm bằng một tổng mới, trong 00 01 11 10
AB
đó giữ lại các biến giống nhau theo hàng
00 0 0 1 1
và cột.
01 0 0 1 1
- Biến có giá trị ‘1’ biểu diễn bằng đảo biến, 11 1 1 1 1
biến có giá trị ‘0’ biểu diễn bằng nguyên 10 0 0 1 1
biến.
- Nhân các tổng mới, được hàm đã tối giản. f1 = A+C f2 = B+C
- Gộp các ô ‘1’ sẽ thu được biểu thức bù
của hàm.

Trang 35
f  A, B,C, D    (0,2,3,4,5,8). d (10,11,12,13,14,15)
CD
00 01 11 10
AB
00 0 1 0 0
01 0 0 1 1 BC
11 x x x x
10 0 1 x x
BD BC
f  (B  D)(B  C)(B  C)

Trang 36
2.3.3. Phương pháp Quine Mc. Cluskey (1)
* Quy tắc:
Ø Lập bảng liệt kê các hạng tích dưới dạng nhị phân theo từng nhóm với số lượng
bit 1 bằng nhau và xếp chúng theo số bit 1 tăng dần.
Ø Gộp 2 hạng tích của mỗi cặp nhóm chỉ khác nhau 1 bit để tạo các nhóm mới.
Trong mỗi nhóm mới, giữ lại các biến giống nhau, biến bỏ đi thay bằng một dấu
ngang (-).
Lặp lại cho đến khi trong các nhóm tạo thành không còn khả năng gộp nữa. Mỗi
lần rút gọn, ta đánh dấu # vào các hạng ghép cặp được.
Ø Các hạng tích không đánh dấu trong mỗi lần rút gọn sẽ được tập hợp lại để lựa
chọn biểu thức tối giản. Cách lập bảng lựa chọn hàm như sau:
–Ta thiết lập các số hạng có thể có trong biểu thức bằng cách thay dấu gạch
ngang bằng các giá trị 0 và 1 sau đó đánh dấu ký hiệu “x” dưới vị trí mà nó
chứa số hạng đó.
–Sau đó ta xem xét các cột chỉ chứa một dấu “x”. Biểu thức tối giản là tổng của
các hạng tích tương ứng với các cột này. Trong các hạng tích đó, bỏ đi các
biến ương ứng với dấu (-).

Trang 37
Ø Ví dụ: Rút gọn f  A, B,C, D     0,1, 2,5, 6,8,9,10,13,14 
Bảng a Bảng b
Hạng tích Nhị phân Rút gọn lần thứ nhất. Rút gọn lần thứ 2
đã sắp xếp ABCD ABCD ABCD
0 0000 000– # (0,1) –00– # (0,1,8,9)
1 0001 00–0 # (0,2) –0–0 # (0,2,8,10)
2 0010 –000 # (0,8) ––01 # (1,5,9,13)
8 1000 0–01 # (1,5) ––10 # (2,6,10,14)
5 0101 –001 # (1,9)
6 0110 0–10 # (2,6)
9 1001 –010 # (2,10)
10 1010 100– # (8,9)
13 1101 10–0 # (8,10)
14 1110 –101 # (5,13)
–110 # (6,14)
1–01 # (9,13)
1–10 # (10,14)

Trang 38

Trang 39
Câu hỏi ôn tập phần 1
Ø Chuyển các hàm sang dạng chuẩn của minterm và
maxterm:
a) A.(B  A.C).(A  B.C) b) A.B.A.C.A.D  B.C.B.C  C.D
Ø Rút gọn hàm sau theo phương pháp bảng Karnaugh:

a) F (A, B, C, D) =  (3, 7, 8, 9, 10, 12).
b) F (A, B, C, D) =  (0, 1, 4, 9, 12, 13) + d (2, 3, 6, 10, 11, 14).
Ø Rút gọn hàm sau theo phương pháp đại số:

a) C D  C D . A C  D b) A BC . A B  BC  C A
Ø Tối thiểu hóa bằng phương pháp Quine Mc. Cluskey:

a) F (A, B, C, D) =  (0, 2, 5, 6, 7, 10, 13, 14, 15)

Trang 40
2.4. Cổng logic

Trang 41
2.4. Cổng logic

2.4.1. Cổng logic cơ bản
2.4.2. Một số cổng ghép thông dụng
2.4.3. Tính đa chức năng của cổng NAND, NOR
2.4.4. Logic dương và logic âm

Trang 42
2.4.1. Cổng logic cơ bản
Ø Cổng AND
Ø Cổng OR
Ø Cổng NOT

Trang 43
2.4.1. Cổng logic cơ bản (1) – Cổng AND
Ø Hàm ra của cổng AND 2 và nhiều biến vào như sau:
f  f (A, B)  AB; f  f (A, B, C, D,...)  A.B.C.D...
Bảng trạng thái cổng AND 2 lối vào
A B f A B f
0 0 0 L L L
0 1 0 L H L
1 0 0 H L L
1 1 1 H H H
Theo giá trị logic Theo mức logic
0 1 1 0 0 0 1 1 1 0
Lối vào A
Lối ra
0 0 1 1 1 0 0 1 0 0 f
Lối vào B
0 0 1 0 0 0 0 1 0 0
t
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10
Đồ thị Trang 44
Bộ dạng
môn:xung
Điệnvào,
tử ra
máycủatính
cổng AND KTĐT1
- Khoa
2.4.1. Cổng logic cơ bản (2) – Cổng OR
Ø Hàm ra của cổng OR 2 và nhiều biến vào như sau:
f  f (A, B)  A  B; f  f (A, B, C, D,...)  A  B  C  D  ...
Bảng trạng thái cổng OR 2 lối vào

A B f A B f
0 0 0 L L L
0 1 1 L H H
1 0 1 H L H
1 1 1 H H H
0 1 1 0 0 0 1 1 1 0 A
0 0 1 1 1 0 0 1 0 0 f
B
0 1 1 1 1 0 1 1 1 0
t
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10
Đồ thịĐiện
dạngtử
xung của cổng OR. KTĐT1 Trang 45
Bộ môn: máy tính - Khoa
2.4.1. Cổng logic cơ bản (3) – Cổng NOT
Ø Hàm ra của cổng NOT:
f A
Bảng trạng thái cổng NOT
A f A f
0 1 L H
1 0 H L
Theo mức
Theo giá trị logic
logic
A A
Dạng xung ra

Trang 46
2.4.2. Một số cổng ghép thông dụng
Ø Cổng NAND
Ø Cổng NOR
Ø Cổng khác dấu (XOR)
Ø Cổng đồng dấu (XNOR)

Trang 47
2.4.2. Một số cổng ghép thông dụng (1) – Cổng NAND
Ø Ghép nối tiếp một cổng AND với một cổng NOT ta được cổng NAND.
A AB f = AB
B
Ø Hàm ra của cổng NAND 2 và nhiều biến vào như sau:
f  AB
f  ABCD...
Bảng trạng thái cổng NAND 2 lối vào
A B f A B f
0 0 1 L L H
0 1 1 L H H
1 0 1 H L H
1 1 0 H H L

Trang 48
2.4.2. Một số cổng ghép thông dụng (2) – Cổng NOR
Ø Ghép nối tiếp một cổng OR với một cổng NOT ta được cổng NOR.
Ø Hàm ra của cổng NOR 2 và nhiều biến vào như sau:

f AB
f  A  B  C  D  ...
Bảng trạng thái cổng NOR 2 lối vào
A B f A B f
0 0 1 L L H
0 1 0 L H L
1 0 0 H L L
1 1 0 H H L

Trang 49
2.4.2. Một số cổng ghép thông dụng (3) – Cổng XOR
Ø Cổng XOR còn gọi là cổng khác dấu, hay cộng modul 2.
Ø Hàm ra của cổng XOR 2 biến vào như sau:

f  AB  AB hay f  AB
Bảng trạng thái cổng XOR 2 lối vào
A B f A B f
0 0 0 L L L
0 1 1 L H H
1 0 1 H L H
1 1 0 H H L

Trang 50
2.4.2. Một số cổng ghép thông dụng (4) – Cổng XNOR
Ø Cổng XNOR còn gọi là cổng đồng dấu.
Ø Hàm ra của cổng XNOR 2 biến vào:

f  AB  AB hay f  ABA ~ B
Bảng trạng thái cổng XNOR 2 lối vào
A B f A B f
0 0 1 L L H
0 1 0 L H L
1 0 0 H L L
1 1 1 H H H

Trang 51

Trang 52
2.4.3. Tính đa chức năng của cổng NAND, NOR (1)
Ø Từ cổng NAND có thể tạo ra các cổng NOT, AND, OR và NOR.
A.A  A A
A.B A.B  A.B
A.B  A  B
A
A.B  A  B
AB A B

Trang 53
Ø Cổng XOR dùng toàn cổng NAND.
Hàm cổng XOR: F  A B  A B
Biến đổi:
F  A B  A B  A B  A A  A B  B B  A(A  B)  B(A  B) 
 A AB  B AB  A AB  B AB  A AB . B AB
Mạch kết quả:
A A.B
A A.B B A.B  F
A.B F AB
B A.B
Trang 54
Ø Từ cổng NOR có thể tạo ra các cổng NOT, AND, OR và NAND.
A AA A
AB A BA B AB
A
A  B  A.B
A A  B  A.B
A.B A.B

Trang 55
Ø Cổng XNOR dùng toàn cổng NOR.
Hàm cổng XNOR: F  A B  A B
Biến đổi:
F  AB  AB  AB  AB  AB  BB  AB  AA  A(A  B)  B(A  B) 
 A(A  B)  B(A  B)  A  (A  B)  B  (A  B)  A  (A  B)  B  (A  B)
Mạch kết quả:
AAB
A  A  B  B A  BF
A+B F AB
B A  B
Trang 56
2.4.4. Logic dương và logic âm
Ø Logic dương là logic có điện thế mức cao H luôn lớn hơn điện thế
mức thấp L (VH > VL).
Ø Logic âm là đảo của logic dương (VH < VL).
– Khái niệm logic âm thường được dùng để biểu diễn trị các biến.
– Logic âm và mức âm của logic là hoàn toàn khác nhau.

Trang 57
2.4. Cổng logic

Trang 58

2.5.1. Mức logic
2.5.2. Độ chống nhiễu
2.5.3. Hệ số ghép tải
2.5.4. Công suất tiêu thụ
2.5.5. Trễ truyền đạt

Trang 59
2.5.1. Mức logic
Ø Mức logic: là mức điện thế trên đầu vào và đầu ra của cổng tương ứng
với logic "1" và logic "0“
Ø Mức logic phụ thuộc điện thế nguồn nuôi của cổng

Trang 60
2.5.2. Độ chống nhiễu
Ø Độ chống nhiễu (hay độ phòng vệ nhiễu) là mức nhiễu lớn nhất tác
động tới đầu vào hoặc đầu ra của cổng mà chưa làm thay đổi trạng
thái vốn có của nó.
Ø Là tiêu chuẩn đánh giá độ nhạy của mạch logic đối với tạp âm xung
trên đầu vào vi mạch.
Ø Có thể chia thành hai trường hợp: nhiễu mức cao và nhiễu mức thấp.
1 0 0 1 0 1 1 0
1 2 1 2
VI_H VO_L VI_L VO_H VI_L VO_H VI_H VO_L
VN_L VN_H

Trang 61
2.5.3. Hệ số ghép tải
Ø Hệ số mắc tải cho biết khả năng nối được bao nhiêu đầu vào tới đầu ra
của một cổng đã cho mà vẫn đảm bảo sự hoạt động tin cậy, đảm bảo
tốc độ, giới hạn về nhiệt độ và các tham số khác.
Ø Hệ số mắc tải phụ thuộc dòng ra (hay dòng phun) của cổng chịu tải và
dòng vào (hay dòng hút) của các cổng tải ở cả hai trạng thái H, L.
Cổng chịu tải Cổng chịu tải Các cổng tải

Các cổng tải L
H A
A
B B
IRH IRL

Trang 62
2.5.4. Công suất tiêu thụ
Ø Công suất tiêu tán:
- Đây là tiêu chuẩn để đánh giá lượng công suất tiêu thụ (tổn
hao) trên các phần tử trong vi mạch. Công suất tiêu hao thường
cỡ vài mW đối với một vi mạch số và là giá trị trung bình giữa
công suất tiêu tán.khi đầu ra ở mức 0, 1 (Các công suất này
thường khác nhau).
- Công suất tiêu tán càng nhỏ càng tốt và có ý nghĩa đặc biệt
quan trọng trong các thiết bị xách tay hay các thiết bị dùng pin.
ØCông suất điều khiển: là công suất của tín hiệu điều khiển ở đầu
vào sao cho mạch vẫn hoạt động tốt. Công suất điều khiển
càng nhỏ càng tốt.

Trang 63
2.5.5. Trễ truyền đạt
- Trễ truyền đạt là khoảng thời gian để đầu ra của mạch có đáp ứng
khi có sự thay đổi mức logic của đầu vào.
- Trễ truyền đạt là tiêu chuẩn để đánh giá tốc độ làm việc của mạch.
Trễ truyền đạt càng nhỏ thì càng tốt tương ứng với tốc độ làm việc
càng lớn càng tốt.
- Trễ truyền đạt thường được tính toán ở điểm 50% biên độ trên các
sườn trước và sườn sau tương ứng giữa xung vào và xung ra.
t PHL  t PLH
- Trễ truyền đạt trung bình được tính theo công thức: t pd 
2
Vào
Ra
tPHL tPLH

Trang 64
2.4. Cổng logic

Trang 65
2.7. Các họ cổng logic

Ø Họ DDL
Ø Họ DTL
Ø Họ RTL
Ø Họ TTL
Ø Họ MOS FET

Trang 66
2.7. Các họ cổng logic – Họ DDL (1)
Ø DDL (Diode Diode Logic) là họ cổng logic do các diode
bán dẫn tạo thành.
Cổng AND, OR 2 lối vào họ DDL: Bảng trạng thái
thể hiện nguyên lý hoạt động của các cổng
AND, OR họ DDL
+5V
AND OR
R1
D1
A A(V) B(V) f(V) A(V) B(V) f(V)
f A f
D2 B
B 0 0 0,7 0 0 0
a) Cổng AND
D1 0 3 0,7 0 5 4,3
A f
A
B
D2
B
f 3 0 0,7 5 0 4,3
R1 3 3 4,7 5 5 4,3
b) Cổng OR Theo mức điện áp vào/ra

Trang 67
2.7. Các họ cổng logic – Họ DDL (2)
Ø Ưu điểm của họ DDL:
– Mạch điện đơn giản, dễ tạo ra các cổng AND, OR nhiều lối vào.
Ưu điểm này cho phép xây dựng các ma trận diode với nhiều ứng
dụng khác nhau;
– Tần số công tác có thể đạt cao bằng cách chọn các diode chuyển
mạch nhanh;
– Công suất tiêu thụ nhỏ.
Ø Nhược điểm của họ DDL:
– Độ phòng vệ nhiễu thấp (VRL lớn) ;
– Hệ số ghép tải nhỏ.
Để cải thiện độ phòng vệ nhiễu ta có thể ghép nối tiếp ở mạch ra một
diode. Tuy nhiên, khi đó VRH cũng bị sụt đi 0,6V.

Trang 68
2.7. Các họ cổng logic – Họ DTL (1)
Ø Để thực hiện chức năng đảo, ta có thể đấu nối tiếp với các cổng DDL
một transistor công tác ở chế độ khoá. Mạch cổng như thế được gọi
là họ DTL (Diode Transistor Logic).
Ø Ví dụ các cổng NOT, NAND thuộc họ DTL
+5V +5V +5V +5V
2k 2k
4k 4k
f f
D1 D2 D3 D1 D2 D3
A Q1 A Q1
D4 5k
5k
B
a) b)
Ø Bằng cách tương tự, ta có thể thiết lập cổng NOR hoặc các cổng liên
hợp phức tạp hơn.
Trang 69
2.7. Các họ cổng logic – Họ DTL (2)
Ø Ưu điểm của họ DTL:
– Trong hai trường hợp trên, nhờ các diode D2, D3 độ chống nhiễu
trên lối vào của Q1 được cải thiện.
– Mức logic thấp tại lối ra f giảm xuống khoảng 0,2 V ( bằng thế bão
hoà UCE của Q1).
– Do IRHmax và IRLmax của bán dẫn có thể lớn hơn nhiều so với diode
nên hệ số ghép tải của cổng cũng tăng lên.
Ø Nhược điểm của họ DTL:
– Vì tải của các cổng là điện trở nên hệ số ghép tải (đặc biệt đối với
NH) còn bị hạn chế,
– Trễ truyền lan của họ cổng này còn lớn.
Những tồn tại trên sẽ được khắc phục từng phần ở các họ cổng sau.

Trang 70
2.7. Các họ cổng logic – Họ RTL
Ø Họ RTL (Resistor Transistor Logic) là các cổng logic được cấu tạo bởi
các điện trở và transistor. Cổng NOR 2 lối vào họ RTL
Cổng NOT họ RTL
Bảng trạng thái

Bảng trạng thái A(V) B(V) f(V)
0 0 5,7
A(V) f(V)
0 5 0
0 5,7
5 0 0
5 0
5 5 0
Trang 71
2.7. Các họ cổng logic – Họ TTL (1)
Ø Thay các điốt đầu vào họ DTL thành transistor đa lớp tiếp
giáp BE ta được họ TTL (Transistor Transistor Logic).
Ø Một số mạch TTL
– Mạch cổng NAND
– Mạch cổng OR
– Mạch cổng collector để hở
– Mạch cổng TTL 3 trạng thái
– Họ TTL có diode Schottky ( TTL + S )

Trang 72
Sơ đồ nguyên lý của mạch NAND TTL có thể được chia ra thành 3 phần.
§ Mạch đầu vào: gồm +Vcc
Transistor Q1, trở R1 và R1 R2 R3
các diode D1, D2. Mạch 1,6k 300
4k
này thực hiện chức năng Q3
NAND.
A Q1 Q2
D3 A
§ Mạch giữa: gồm f f
Transistor Q2, các trở R2, B B
R4. Q4
D1 D2 R4
§ Mạch đầu ra: gồm Q3, 1k
Q4, R3 và diode D3.
§ Khi bất kỳ một lối vào ở mức thấp thì Q1 đều trở thành thông bão hoà, do đó Q2 và Q4 đóng,
còn Q3 thông nên đầu ra của mạch sẽ ở mức cao. Lối ra sẽ chỉ xuống mức thấp khi tất cả các
lối vào đều ở mức logic cao và làm transistor Q1 cấm. Diode D3 được sử dụng như mạch dịch
mức điện áp, nó có tác dụng làm cho Q3 cấm hoàn toàn khi Q2 và Q4 thông. Diode này nhiều
khi còn được mắc vào mạch giữa collector Q2 và base của Q3.

Trang 73
Sơ đồ nguyên lý của mạch NAND TTL có thể được chia ra thành 3 phần.
§ Mạch đầu vào: gồm +Vcc

Transistor Q1, Q2, Q3, R1 R2 R3 R5 R7
4k 1,6k 1,6k 130
trở R1, R2 và các diode 4k
D3
D1, D2. Mạch này thực Q7
hiện chức năng OR. Q6
A Q4
Q1 D4
§ Mạch giữa: gồm
f
Transistor Q4, Q5, các B Q2 Q3
Q5 Q8
trở R3, R4, và diode D3.
D1 D2 R4 R6
1 k 1 k
§ Mạch đầu ra: gồm Q6,
Q7, Q8, các trở R5, R6,
R7 và diode D4.
Sơ đồ mạch điện của một cổng OR TTL 2 lối vào.
Nguyên lý hoạt động của mạch vào này cũng giống với cổng NAND
Trang 74
2.7. Các họ cổng logic – Cổng TTL hở Collector (1)
Ø Nhược điểm của họ cổng TTL có mạch ra khép kín là hệ số tải đầu ra
không thể thay đổi, nên nhiều khi gây khó khăn trong việc kết nối với
đầu vào của các mạch điện tử tầng sau. Cổng logic collector để hở
khắc phục được nhược điểm này.
+5V
R1 R2
4k 1,6k
 A
A Q1 Q2 f
Q3 f
D1 R3
1,6k
Ø Hình trên là sơ đồ của một cổng TTL đảo collector hở tiêu chuẩn.
Muốn đưa cổng vào hoạt động, cần đấu thêm trở gánh ngoài, từ cực
collector đến +Vcc.
Ø Một nhược điểm của cổng logic collector hở là tần số hoạt động của
mạch sẽ giảm xuống do phải sử dụng điện trở gánh ngoài.
Trang 75
2.7. Các họ cổng logic – Cổng TTL hở Collector (2)
Ø Cho phép nối trực tiếp đầu ra của các cổng với nhau
Ø Khi hoạt động: nối thêm điện trở gánh từ collector để hở đến
dương nguồn
Ø Sơ đồ cổng NAND hở collector:
Ø Ký hiệu cổng:
VO
VI

Trang 76
2.7. Các họ cổng logic – Cổng TTL 3 trạng thái (1)
Ø Mạch điện: +5V
Ø Nguyên lý hoạt động: 100k
10k
D
Di
T3
T2 Do
100k
E T1
E Di DO
Ø Bảng trạng thái: 0 x Trở kháng cao
Di Do
Ø Ký hiệu: 1 0 0
E 1 1 1

Trang 77
2.7. Các họ cổng logic – Cổng TTL 3 trạng thái (2)
+5V
+Vcc
R3 R5
R1 R2
130 R5
1,6k
4k 4k
D1
Q4
A Q3 Q4
Q1 D2
B Lối ra Z cao
f
E Q2 Q5
R4
Q5
1k

Trang 78
2.7. Các họ cổng logic – Họ MosFET (1)
Ø Bán dẫn trường (MOS FET) cũng được dùng rất phổ biến để xây
dựng mạch điện các loại cổng logic. Đặc điểm chung và nổi bật của
họ này là:
– Mạch điện chỉ bao gồm các MOS FET mà không có điện trở
– Dải điện thế công tác rộng, có thể từ +3 đến +15 V
– Công suất tiêu thụ nhỏ hơn các cổng TTL tương đương, công suất tăng
theo tần số tín hiệu.
– Dải tần số làm việc thấp hơn TTL do điện dung tại đầu vào của cổng.
– Cổng CMOS rất nhạy với trạng thái tĩnh điện, có thể bị hỏng khi gặp điện
áp cao và có thể ở bất kỳ trạng thái nào nếu các đầu vào để hở.
Ø Tuỳ loại MOS FET được sử dụng, họ này được chia ra các tiểu họ:
– PMOS
– NMOS
– CMOS
– Cổng truyền dẫn

Trang 79
2.7. Các họ cổng logic – Họ MosFET (2) – PMOS
Ø Dùng MOSFET có kênh dẫn loại P.
Ø G_: tín hiệu kích thích có cực tính âm mức thấp tác động thì FET
thông.
G_
Ø Q2 (trái) và Q3 (phải) đóng vai trò điện trở S D
VDD P P
VDD
S A N
A G Q1
G Q1
f=A B
S G Q2
f = A+B
G
Q2
G Q3
VSS
NOT VSS
NOR

Trang 80
2.7. Các họ cổng logic – Họ MosFET (3) – NMOS
Ø Dùng MOSFET có kênh dẫn loại N.
Ø G+: tín hiệu kích thích có cực tính dương mức cao tác động thì FET
thông.
G+
Ø Ở đây MOSFET Q1 đóng vai trò điện trở. VDD S D
VDD
N N
Q3 P
Q2 f
f
Q2
B
Q1
A
Q1
A
VSS
NOT VSS
NAND

Trang 81
2.7. Các họ cổng logic – Họ MosFET (4) – CMOS
Ø CMOS – Complementary MOS. Mạch điện của họ cổng logic này sử
dụng cả hai loại MOS FET kênh dẫn P và kênh dẫn N. Bởi vậy có
hiện tượng bù dòng điện trong mạch. Chính vì thế mà công suất tiêu
thụ của họ cổng, đặc biệt trong trạng thái tĩnh là rất bé. VDD
VDD S
S
S G Q1 G Q2
G Q1 D D f
D D
A f Q3
D G
A
G Q2 S
S
B Q4
a) Cổng NOT b) Cổng NAND

Trang 82
2.7. Các họ cổng logic – Cổng truyền dẫn
Ø Cổng truyền dẫn hay còn gọi là chuyển
mạch hai chiều cung cấp trạng thái
chuyển mạch bật/tắt cho các loại tín hiệu
điện (tương tự và số).
Ø Gồm 2 transistor N-MOS và P-MOS kênh
cảm ứng mắc song song với nhau. C
Ø Ứng dụng: mạch tạo xung, mạch đếm,
ghi dich, vi xử lý, bộ nhớ, chuyển mạch
tương tự…

Trang 83
2.7. Các họ cổng logic – Một số họ cổng khác
Ø Họ HTL (High Threshold Logic) - vi mạch số mức ngưỡng cao:
sử dụng nguồn 15V để tăng khả năng chống nhiễu, phù hợp với
các thiết bị điều khiển của công nghiệp (không cần tốc độ quá
cao nhưng cần độ tin cậy cao).
Ø Họ ECL (Emiter Coupled Logic) - vi mạch số ghép emitter: tốc độ
hoạt động nhanh nhất, dùng trong các ứng dụng yêu cầu tốc độ
cao. Đặc điểm: thời gian đóng/mở ngắn, khả năng chịu tải lớn,
tạp âm nội bộ thấp, mức tạp âm cho phép nhỏ, tiêu hao công
suất lớn, mức điện áp ra thay đổi theo nhiệt độ.
Ø Họ I2L – vi mạch số tích hợp phun: mức độ tích hợp khoảng 500
cổng/1mm2. Đặc điểm: đơn giản, điện áp thấp, dòng cực nhỏ,
mức độ tích hợp cao, tốc độ đóng/mở khá thấp, biên độ điện áp
ra nhỏ.

Trang 84
2.4. Cổng logic

Trang 85
Ø Một số đặc điểm của họ TTL và CMOS khi sử dụng và
ghép nối
– Đối với cổng TTL
– Đối với cổng CMOS
Ø Giao tiếp giữa TTL và CMOS
– Cùng điện áp cung cấp +5V
– Khác điện áp cung cấp
– Bộ chuyển mức nguồn dùng CMOS
Ø Giao tiếp giữa CMOS và TTL
– Cùng điện áp cung cấp +5V
– Khác điện áp cung cấp
– Giao diện của hở cực máng
Trang 86
Đặc điểm của họ TTL và CMOS khi sử dụng và ghép nối
Ø Đối với cổng TTL
– Tất cả các đầu vào của cổng TTL để hở sẽ hoạt động như mức logic 1 (do diode
base-emitter của transistor của mạch vào không được phân cực thuận). Trường
hợp này gọi là thả nổi đầu vào.
– Khi không sử dụng một đầu vào nào đó của cổng thì ta phải nối nó với đất hoặc
dương nguồn sao cho chức năng của cổng không bị thay đổi.
– Không được nối trực tiếp hai đầu ra của hai cổng TTL với nhau. Trong trường
hợp này phải sử dụng cổng collector để hở -OC.
Ø Đối với cổng CMOS
– Không được phép thả nổi các đầu vào không được sử dụng đến mà phải nối
chúng với đất hoặc dương nguồn hoặc đầu khác sao cho chức năng của cổng
không bị thay đổi.
– Điện trở đầu vào cao gây nên hiện tượng tích tụ hạt tĩnh điện, dẫn đến phát sinh
điện thế có thể đủ lớn để đánh thủng lớp điện môi mỏng giữa cực G và kênh
dẫn. Do vậy, chế tạo lưới diode điện trở ở đầu vào nhằm bảo vệ transistor.
– Điện trở đầu ra thường nhỏ nên tốc độ chuyển mạch tương đối nhanh.
Trang 87

Trang 88
Ø Với họ TTL:
– LS: tốc độ cao dùng diode Schottky.
– AS: tốc độ siêu cao dùng diode Schottky.
– ALS: tốc độ cao, công suất thấp.
– F: tốc độ siêu cao, thời gian trễ cực nhỏ.
Ø Với họ CMOS:
– HC: tốc độ cao (gấp 10 lần họ LS).
– ACL khả năng chống nhiễu tốt, tốc độ nhịp cao, trễ nhỏ.
– AHC: tốc độ cực cao (gấp 3 lần HC), công suất, dòng tiêu
thụ nhỏ.

Trang 89
Giao tiếp giữa TTL và CMOS
+ 5V
Ø Cùng điện áp cung cấp +5V
– Trong trường hợp này điện áp ra của TTL nhỏ hơn so Rp
với điện áp vào của CMOS. Do vậy ta phải dùng mạch

bổ sung để tương hợp hai loại IC khác nhau. Điều khiển
TTL Tải CMOS
– Giải pháp: dùng điện trở pull-up giữa điều khiển TTL và
tải CMOS.
+ 5V + 12V
Ø Khác điện áp cung cấp
6,8k
– Điện áp cung cấp dùng cho IC CMOS thích hợp nhất là
từ +9V đến +12V.
– Giải pháp: sử dụng IC TTL hở mạch Collector, vì tầng TTL hở mạch
Collector Tải CMOS
ra của TTL hở cực C chỉ gồm transistor nhận dòng với
cực C thả nổi.
+ 5V + 12V
Ø Bộ chuyển mức nguồn dùng CMOS
– IC TTL tiêu chuẩn điều khiển bộ chuyển mức nguồn, 3,3k
nó kéo IC TTL lên ít nhất là +2,4V.
– Điện trở pull-up tiếp tục đưa điện áp lên cao đến mức Điều khiển
Bộ chuyển mức
Tải CMOS
40109
+5V, đảm bảo chắc chắn đầu vào ở mức H. Đầu ra của TTL
bộ chuyển mức nối với nguồn +12V.

Trang 90
Giao tiếp giữa TTL và CMOS
Ø Cùng điện áp cung cấp +5V Tầng đệm
+ 5V
CMOS
Điều
khiển Tải TTL
CMOS
+ 12V + 5V
Tầng đệm
CMOS
Ø Khác điện áp cung cấp
Điều khiển
CMOS Tải TTL
+ 5V
+ 12V
3,3k
Ø Giao diện của hở cực máng
Tầng đệm
Điều khiển CMOS hở Tải TTL
CMOS cực máng

Trang 91
Một số lưu ý khi sử dụng IC số
Ø Phân loại IC theo mật độ tích hợp
• SSI: Small Scale Integration - Độ tích hợp nhỏ:
số cổng logic < 10
• MSI: Medium Scale Integration - Độ tích hợp trung bình:
10 < số cổng logic < 100
• LSI: Large Scale Integration - Độ tích hợp lớn:
100 < số cổng logic < 1000
• VLSI: Very Large Scale Integration - Độ tích hợp rất lớn
• ULSI: Ultra Large Scale Integration - Độ tích hợp cực lớn
• SLSI: Super Large Scale Integration - Độ tích hợp siêu lớn

Trang 92
Ø Ký hiệu vỏ IC
TTL CMOS
. . 74 . . x x x . : mục đích thương . . 14 . . x x x .

mại .. 4..xxx.
. . 54 . . x x x . : mục đích quân sự
Ø Mỗi dấu chấm ( . ) thay cho một chữ cái:

• Hai chữ cái đầu: tên hãng sản xuất
• Hai chữ cái giữa: đặc điểm cấu trúc và tính năng
• Chữ cái cuối: kết cấu vỏ
Ø Các dấu ‘x’: là tập hợp số từ 0 đến 999, cho biết chức năng logic của
IC.
Ø VD: SN 74 LS 00 J
Trang 93
Ø Đóng vỏ IC: có 3 phương pháp: T05, đóng vỏ dạng hộp, DIP
(hai hàng chân song song)
1 14
7 8
Ø DIP: phổ biến nhất, dễ lắp ráp và sử dụng. Thường gặp: SSI (8,
14, 16 chân), MSI (14, 16, 24 chân), LSI (24, 28, 40 chân).
Ø Loại IC phổ biến nhất là hình chữ nhật, hình vuông hoặc hình
tròn.

Trang 94
Ø Sơ đồ chân một số IC TTL:
74LS00 74LS02 74LS04
NAND NOR NOT
74LS08 74LS32 74LS86

AND OR XOR

Trang 95
Câu hỏi

Trang 96

BG - DTSo 2018 DTVT-C2.2

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

BG - DTSo 2018 DTVT-C2.2

Uploaded by

Copyright:

Available Formats

BÀI GIẢNG ĐIỆN TỬ SỐ

NỘI DUNG MÔN HỌC

Chương 2: Hàm Boole và cổng logic

Chương 3: Mạch logic tổ hợp

Chương 4: Mạch logic tuần tự

Chương 5: Bộ nhớ bán dẫn

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

2.1. Đại số Boole

2.2. Phương pháp biểu diễn hàm Boole

2.3. Phương pháp tối thiểu hàm Boole

2.4. Cổng logic

2.5. Tham số chính

2.6. Một số lưu ý khi sử dụng IC số

2.7. Các họ cổng logic (dạy bổ sung)

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

2.1. Đại số Boole

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

STT Tên gọi Dạng tích Dạng tổng

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

- Hoán vị: X.Y  Y.X

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

2.1. Đại số Boole

2.2. Phương pháp biểu diễn hàm Boole

2.3. Phương pháp tối thiểu hàm Boole

2.4. Cổng logic

2.5. Tham số chính

2.6. Một số lưu ý khi sử dụng IC số

2.7. Các họ cổng logic (dạy bổ sung)

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

2.2. Các phương pháp biểu diễn hàm Boole

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

- Bảng trạng thái gồm A B C f1 = f2 = f3 =

- Bảng trạng thái còn 1 0 0 0 1 1

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

Với ai chỉ nhận hai giá trị 0 và 1.

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

f1  A,B,C   ABC  ABC  ABC  ABC

 ABC  ABC  ABC  ABC

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

f1  A,B,C   (A  B  C)(A  B  C)(A  B  C)

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

ØThiết lập bảng Các nô của một f1  A,B,C     3, 4,5,6,7 

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

2.1. Đại số Boole

2.2. Phương pháp biểu diễn hàm Boole

2.3. Phương pháp tối thiểu hàm Boole

2.4. Cổng logic

2.5. Tham số chính

2.6. Một số lưu ý khi sử dụng IC số

2.7. Các họ cổng logic (dạy bổ sung)

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

2.3. Các phương pháp rút gọn hàm Boole

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu