Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

Thiết kế bộ cộng tự hẹn giờ song song

PSWAAR1, KNKASAT2

1PG, Phòng EEE, PRMCEAM, Badnera, Amravati, MS, Ấn Độ.

2Trợ lý Giáo sư, Khoa EXTC, PRMCEAM, Badnera, Amravati, MS, Ấn Độ.

-------------------------------------------------- ------------------------------------------------------- -----------------------------------------

Tóm tắt - Bộ cộng là khối xây dựng cốt lõi trong các mạch VLSI khác sự phức tạp. Bài báo này đề xuất thiết kế bộ cộng tự định thời song

nhau như bộ vi xử lý, ALU, v.v., hiệu suất của mạch cộng ảnh hưởng rất song (PASTA). Thiết kế của PASTA là thông thường và sử dụng một nửa

lớn đến khả năng tổng thể của hệ thống. bộ cộng cùng với bộ ghép kênh với yêu cầu kết nối tối thiểu. Yêu cầu

Trong bài báo này, chúng tôi trình bày thiết kế và hiệu suất của Bộ về kết nối và diện tích là tuyến tính nên việc chế tạo trong chip VLSI

cộng tự hẹn giờ song song. Nó dựa trên công thức đệ quy để thực hiện là khả thi. Thiết kế hoạt động theo cách song song đối với những bit

phép cộng nhị phân nhiều bit. Hoạt động song song đối với những bit không yêu cầu bất kỳ sự lan truyền mang nào. Nó tự tính thời gian, có

không cần bất kỳ sự lan truyền chuỗi mang nào. Việc triển khai thực nghĩa là ngay sau khi việc bổ sung được thực hiện, nó sẽ báo hiệu việc
hoàn thành việc bổ sung, từ đó khắc phục được các hạn chế về xung nhịp.
tế được cung cấp cùng với đơn vị phát hiện hoàn thành. Việc triển khai
diễn ra thường xuyên và không có bất kỳ hạn chế thực tế nào về lượng
fanout cao. Công việc được đề xuất chủ yếu nhằm mục đích giảm thiểu
số lượng bóng bán dẫn và ước tính các thông số khác nhau như diện
2. CÔNG VIỆC LIÊN QUAN
tích, công suất, độ trễ cho PASTA. Chúng tôi cũng đã thiết kế PASTA 4
bit làm ví dụ về phương pháp được đề xuất. Các mô phỏng đã được thực
hiện bằng phần mềm MICROWIND 3.1 và công cụ DSCH trong công nghệ CMOS
1] Jens Sparso và S. Furber, 2001 [1] đã giới thiệu cho chúng tôi từ
45nm nhằm xác minh tính thực tiễn và tính ưu việt của phương pháp được
nền tảng về thiết kế mạch kỹ thuật số đồng bộ đến các nguyên tắc cơ
đề xuất so với các bộ cộng không đồng bộ hiện có.
bản của thiết kế mạch không đồng bộ. Ngoài ra, công việc của họ cung
cấp cơ sở để làm rõ nhu cầu về các mạch không đồng bộ và các thông số
hiệu suất cũng như việc thực hiện chúng.

Từ khóa: Bộ cộng nhị phân, Song song, Bộ cộng, Mạch không đồng bộ,
Thiết kế CMOS. 2] Ashivani Dubey và Jagdish Nagar, 2013 [2] Việc so sánh giữa bộ cộng
nối tiếp và bộ cộng song song được đề xuất trong bài báo này. Tác giả
1. GIỚI THIỆU đã so sánh bộ cộng nối tiếp và bộ cộng song song về tốc độ hoạt động
và các thông số tiêu thụ điện năng. Bộ cộng nối tiếp tiêu thụ điện
Phép cộng là phép toán số học thông dụng và thường xuyên được sử dụng nhất năng thấp nhưng chậm so với bộ cộng song song. Trong khi đó, bộ cộng

trong các bộ vi xử lý, bộ xử lý tín hiệu số, đặc biệt là máy tính số. Ngoài song song tiêu thụ nhiều năng lượng hơn so với bộ cộng nối tiếp nhưng

ra, nó còn đóng vai trò như một khối xây dựng để tổng hợp tất cả các phép vì bộ cộng song song cộng tất cả các bit đồng thời nên chúng cho tốc

toán số học khác. Do đó hiệu suất của bất kỳ mạch nào chủ yếu được xác định độ nhanh

bởi tốc độ của mạch cộng. Mạch có thể được phân loại là đồng bộ hoặc không phản ứng.

đồng bộ. Mạch đồng bộ dựa trên xung đồng hồ trong khi mạch không đồng bộ hoặc

mạch tự hẹn giờ không bị chi phối bởi mạch đồng hồ hoặc đồng hồ toàn cầu thay 3] N. Weste và D. Harris, 2005 [3] lý thuyết cơ bản đằng sau Thiết kế CMOS VLSI

vào đó, chúng thường sử dụng các tín hiệu cho biết đã hoàn thành các hoạt sẽ được thảo luận trong cuốn sách này. Điều này bao gồm mô tả ngắn gọn về logic

động [1] [6]. CMOS, Công nghệ xử lý CMOS, Mô phỏng đặc tính mạch và ước tính hiệu suất cũng như

các công cụ khác nhau để kiểm tra và xác minh.

, Thiết kế mạch tổ hợp và tuần tự

Một hệ thống như vậy có xu hướng có các đặc tính tương thích điện từ
và nhiễu tốt hơn các hệ thống đồng bộ do không có tham chiếu đồng hồ
toàn cầu [4].
4]David Geer, 2005 [4] đã trình bày rằng các chip không đồng bộ/không đồng bộ
Bản thân hoạt động không đồng bộ không có nghĩa là công suất thấp mà
mang lại lợi thế hơn so với các chip đồng bộ vì các chip không đồng bộ không
thường gợi ý các khả năng có công suất thấp dựa trên quan sát rằng
có đồng hồ và mỗi mạch chỉ cấp nguồn khi được sử dụng, các bộ xử lý không
các mạch không đồng bộ chỉ tiêu thụ điện năng khi nó hoạt động. Bộ
đồng bộ sử dụng ít năng lượng hơn các chip đồng bộ do chỉ cung cấp điện áp
cộng đồng bộ hoạt động chậm do tính chất hoạt động tăng dần của nó và
cần thiết cho một hoạt động cụ thể. Chip không đồng hồ mang lại hiệu quả sử
do đó không nên sử dụng bộ cộng nhanh và song song. Khối xây dựng cơ
dụng năng lượng, độ bền và độ tin cậy.
bản của bộ cộng kỹ thuật số tổ hợp là bộ cộng bit đơn. Bộ cộng bit
đơn đơn giản nhất là bộ cộng một nửa (HA). Bộ cộng đầy đủ (FA) là bộ
cộng bit đơn có đầu vào và đầu ra mang. Các bộ cộng đầy đủ về cơ bản
được tạo thành từ hai bộ cộng một nửa về diện tích, khả năng kết nối
5] Masashi Imai Takashi Nanya, 2008 [5] trình bày so sánh hiệu suất
và thời gian
của mạch không đồng bộ tự định thời gian với mạch đồng bộ dựa trên
Công nghệ

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 846
Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

Lộ trình của chất bán dẫn. Trong bài báo này, tác giả đã chỉ ra rằng
thời gian chu kỳ của các mạch đồng bộ trở nên lớn khi kích thước
tính năng xử lý giảm do độ trễ tối đa trở nên lớn do sự thay đổi lớn
trong khi thời gian chu kỳ của các mạch tự định thời không quá lớn
vì nó phụ thuộc vào về độ trễ trung bình. Các mạch không đồng bộ tự
định thời gian có hiệu quả xét về cả hiệu suất tốc độ và khả năng
tiêu tán năng lượng trong các công nghệ tương lai.
6] NR Poole, 1994 [6] trong tác phẩm này đã trình bày một số nguyên
tắc chính đằng sau hoạt động tự định thời gian. Hai phong cách kiến
trúc chính đã được áp dụng để thiết kế bộ xử lý tự định thời: cố
định thời gian và cố định dữ liệu. Cả hai đều dựa vào cách tiếp cận
theo đường ống. Công nghệ liên quan có khả năng giải quyết một số
vấn đề sắp xảy ra, nếu chưa nói là nghiêm trọng, đối với các hệ
cần bất kỳ sự lan truyền chuỗi mang nào. Việc triển khai thực tế
được cung cấp cùng với đơn vị phát hiện hoàn thành. Tác giả trình
bày kết quả mô phỏng sử dụng Mentor Graphics Eldo SPICE phiên bản
7.4_1.1, chạy trên 64-
nền tảng Linux chút.
12] P. Balasubramanian và DA Edwards, 2008 [12] đã trình bày một bộ
cộng đầy đủ ST cấp cổng mới, dựa trên các ô tiêu chuẩn đồng bộ. Các
phần tử Muller C (đặc biệt là các phần tử 3 và 4 đầu vào), tạo thành
xương sống của các kiến trúc tự định thời gian mạnh mẽ, cũng đã được
hiện thực hóa bằng cách sử dụng các ô tiêu chuẩn phù hợp của thư
viện.
3. CÔNG VIỆC ĐỀ XUẤT

thống kỹ thuật số quy mô lớn.

3.1 THIẾT KẾ Mỳ ống

7] Mark A. Franklin và Tienyo Pan, 1994 [7] đã trình bày so sánh
hiệu suất của các bộ cộng không đồng bộ trong đó sáu thiết kế bộ Kiến trúc và lý thuyết đằng sau PASTA được trình bày trong phần này.
cộng được nghiên cứu và ảnh hưởng của chúng đến hiệu suất hệ thống
không đồng bộ được so sánh trong bài báo này. Trong các hệ thống
không đồng bộ, độ trễ chức năng trung bình chủ yếu chi phối thông A] Kiến trúc của PASTA

lượng tổng thể.

Sơ đồ khối chung của Bộ cộng tự hẹn giờ PArallel (PASTA) được trình

8] Manisha và Archana, 2014 [8] đã trình bày một nghiên cứu so sánh bày trong Hình 1. Bộ cộng nhiều bit thường được xây dựng từ các bộ

các ô cộng đầy đủ CMOS 1-bit sử dụng kiểu logic CMOS tĩnh tiêu cộng bit đơn sử dụng các mạch tổ hợp và tuần tự cho thiết kế không

chuẩn. Việc so sánh được thực hiện bằng cách sử dụng một số tham số đồng bộ hoặc đồng bộ.

như số lượng bóng bán dẫn, độ trễ, công suất tiêu tán và sản phẩm
độ trễ công suất (PDP).
Các bộ cộng đầy đủ khác nhau được nghiên cứu trong bài báo này như
CMOS thông thường (C-CMOS), Logic bóng bán dẫn thông bổ sung (CPL),
Logic bóng bán dẫn thông đôi (DPL), Cổng truyền (TGA), Chức năng
truyền (TFA), 14T mới, CMOS lai , HPSC, Pseudo nMOS, bộ cộng đầy đủ
GDI.

9] Akansha Maheshwari và Surbhit Luthra, 2015

[9] đề xuất triển khai mạch cộng toàn phần công suất thấp sử dụng
cổng truyền. Trong bài báo này, mức tiêu thụ điện năng của mạch cộng
toàn phần thông thường được giảm bằng cách sử dụng cổng truyền tại
vị trí logic bóng bán dẫn thông qua (NMOS hoặc PMOS). Mạch này được
Hình 1: Sơ đồ khối chung của Bộ cộng tự hẹn giờ song song
thiết kế sử dụng thông số công nghệ 100nm.

10] Swaranjeet Singh, 2013 [10] trình bày một phân tích so sánh các
bộ cộng dựa trên cổng truyền CMOS. Ba loại bộ cộng dựa trên cổng
truyền 4 bit khác nhau là Ripple Carry Adder, Carry Select Adder và
Carry Lookahead Adder được thiết kế trong bài báo này. Các bộ cộng
khác nhau được so sánh dựa trên số lượng bóng bán dẫn, mức tiêu thụ
điện năng trung bình và độ trễ. Kết quả mô phỏng được thực hiện trên
công nghệ 180nm với sự hỗ trợ của công cụ mô phỏng Tanner (T-spice).
Đầu vào lựa chọn cho bộ ghép kênh hai đầu vào tương ứng với tín hiệu
bắt tay Req và sẽ là một chuyển đổi từ 0 sang 1 duy nhất được biểu
thị bằng SEL. Ban đầu, nó sẽ chọn các toán hạng thực tế trong thời
gian SEL = 0 và sẽ chuyển sang đường dẫn phản hồi/mang cho các lần
lặp tiếp theo bằng cách sử dụng SEL = 1. Bộ cộng trước tiên chấp
nhận hai toán hạng để thực hiện phép cộng một nửa cho mỗi bit.
Sau đó, nó lặp lại bằng cách sử dụng số mang và tổng được tạo trước đó để
thực hiện phép cộng một nửa liên tục cho đến khi tất cả các số mang được sử
dụng và giải quyết ở mức 0.

B] Sơ đồ trạng thái

11] M. Z Rahman, L.Kleeman và M A.Habib, 2014 [11] đã đề xuất một

Trong Hình 2, hai sơ đồ trạng thái được vẽ cho giai đoạn ban đầu và
bộ cộng tự hẹn giờ một đường ray song song. Nó dựa trên công thức giai đoạn lặp lại của kiến trúc được đề xuất. Mỗi trạng thái được
đệ quy để thực hiện phép cộng nhị phân nhiều bit. Hoạt động diễn ra biểu thị bằng cặp (Ci+1 Si) trong đó Ci+1, Si lần lượt biểu thị các
song song đối với những bit không giá trị thực hiện và tổng từ

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 847
Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

khối cộng bit thứ i. Trong giai đoạn đầu, mạch chỉ hoạt động như một
HA tổ hợp hoạt động ở chế độ cơ bản. Rõ ràng là do sử dụng HA thay
vì FA nên trạng thái (11) không thể xuất hiện. Trong giai đoạn lặp
(SEL = 1), đường phản hồi qua khối ghép kênh được kích hoạt. Các
chuyển tiếp mang (Ci ) được cho phép nhiều lần nếu cần để hoàn thành
đệ quy.
A) Bộ cộng một nửa sử dụng Cổng Logic
Về phía tổng, cổng EX-OR sử dụng cổng NOT, AND và OR cần 22 bóng bán
dẫn. Đối với phía mang, đầu ra mang có được bằng cách ANDing hai
đầu vào A và B. Điều này có nghĩa là chúng tôi yêu cầu 6T, tức là
tổng cộng chúng tôi cần 28T để triển khai bộ cộng một nửa bằng bóng
bán dẫn CMOS.

Hình-2: Sơ đồ trạng thái của PASTA. (a) Giai đoạn đầu. (b)
Giai đoạn lặp lại.

Hình-3 : - Sơ đồ logic cơ bản của Half Adder

3.2 THỰC HIỆN Mỳ ống

B) Bộ cộng một nửa sử dụng Cổng NAND

Trong phần này PASTA được triển khai bằng công nghệ CMOS. Sơ đồ khối chung

của Bộ cộng tự định thời gian song song bao gồm các mô-đun mạch sau:- • Bộ
Cổng NAND cơ bản yêu cầu 4T để triển khai bằng bóng bán dẫn MOS.
cộng một nửa • Bộ ghép kênh • Mạch phát hiện hoàn thành.
tức là, hai bóng bán dẫn pMOS trong mạng kéo lên và hai bóng bán
dẫn nMOS trong mạng kéo xuống.
Do đó, khi triển khai bộ cộng một nửa chỉ sử dụng cổng NAND, chúng
tôi yêu cầu 20 T cho mạch sau.
Mạch thông thường và mạch đề xuất cho từng khối của Bộ cộng tự định thời song
song được mô tả và triển khai chi tiết: -

3.2.1 Bộ cộng một nửa

Mạch cộng là mạch kỹ thuật số tổ hợp được sử dụng để cộng hai số.
Một mạch cộng điển hình tạo ra một bit tổng và một bit nhớ làm đầu
ra như trong Hình 2.

Hình 4:- Bộ cộng một nửa sử dụng Cổng NAND

C) Half Adder như được đề xuất trong bài báo [11]

Do đó, bộ cộng một nửa như được đề xuất trong bài báo [11] sử dụng
16T (10T cho mô-đun tổng và 6T cho mô-đun nhớ).

Hình 2:- Sơ đồ khối của Half Adder

Bảng-1:- Bảng chân trị của nửa bộ cộng

Hình-5 :-1 Mô-đun tổng bit

Hoạt động của bộ cộng một nửa dựa trên bảng chân lý trình bày ở trên. Mạch

Half Adder khác nhau được thiết kế như hình dưới đây:

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 848
Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

3.2.2 Bộ ghép kênh

Bộ ghép kênh hoặc MUX là một bộ chuyển mạch kỹ thuật số, còn được gọi là bộ chọn
dữ liệu. Nó là một mạch tổ hợp có nhiều hơn một đường vào, một đường ra và nhiều

hơn một đường chọn. Trong PASTA 2:1 MUX được sử dụng. Hình 9 thể hiện sơ đồ chung

của MUX 2:1.

Hình-6 :-1 Mô-đun mang bit

D) Thiết kế Half Adder được đề xuất

Hình 7 giải thích sơ đồ đề xuất của EX-OR với 6 bóng bán dẫn. Sơ đồ
này sử dụng khái niệm thiết kế mới về cổng X-OR sử dụng cổng truyền
Hình-9:- Sơ đồ khối của Bộ ghép kênh 2:1
với hai mạch biến tần. EX-OR được tối ưu hóa này sử dụng bóng bán dẫn
pMOS và nMOS được sử dụng cho phía SUM trong nửa bộ cộng và ở phía
mang lại cổng AND được thay thế bằng NAND & NOT cổng. Do đó, mạch đề A) MUX 2:1 sử dụng các cổng logic cơ bản.
xuất chỉ cần 12T để triển khai bằng công nghệ CMOS.

Mạch logic 2:1 MUX bên dưới yêu cầu 2 cổng AND, 1 cổng OR và một cổng
NOT. Nếu mạch trong Hình 10 được triển khai bằng pMOS và nMOS thì
mạch cần 6T cho mỗi cổng AND, 6T cho cổng OR và 2T cho cổng NOT. Điều
này có nghĩa là mạch hiển thị bên dưới cần 20T để thực hiện.

Hình-7: Bộ cộng một nửa được đề xuất

Bảng -2: Số lượng bóng bán dẫn cho các mạch bán cộng khác nhau.

Khác biệt Bộ Một nửa bộ cộng Một nửa bộ cộng như Đề xuất
Mạch cộng cộng sử dụng Đề xuất trong Một nửa Adder

nửa sử NAND [11]

dụng cổng Hình-10 :- 2:1 MUX sử dụng các cổng logic cơ bản
cổng logic

B) MUX 2-1 sử dụng Cổng NAND

Số lượng 28T 20T 16T 12T
bóng bán dẫn

đếm
Mạch trong Hình 11 yêu cầu bốn cổng NAND, nghĩa là khi sử dụng pMOS
và nMOS, mạch trên yêu cầu 16T (4T cho mỗi cổng NAND).

Hình-8 : - Bố cục của bộ cộng một nửa được đề xuất

Hình-11 :- 2:1 MUX sử dụng cổng NAND

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 849
Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

C) Sử dụng MUX 2:1 như đề xuất trong bài báo [11]

Việc triển khai CMOS như đề xuất trong bài báo yêu cầu 4T trong mạng
kéo lên, 4T trong mạng kéo xuống và 2T cho biến tần. Tổng cộng mạch yêu

cầu 10T, ít hơn so với các mạch trước đó. Mạch điện như trong Hình 12.

Hình-14 :- Bố cục 2:1MUX

3.2.3 Mạch phát hiện hoàn thành

Mạch phát hiện hoàn thành rất quan trọng đối với thiết kế bộ cộng không

đồng bộ. Để đạt được các mạch không đồng bộ tự định thời gian hiệu suất
cao, điều quan trọng là thiết kế khả năng phát hiện hoàn thành nhanh.

Tốc độ của nó vốn sẽ hạn chế hiệu suất tổng thể của bộ cộng không đồng

bộ.
Việc phát hiện hoàn thành bị phủ nhận để thu được tín hiệu hoàn thành

ở mức cao đang hoạt động (TERM).

Hình-12:- 2:1 MUX như được đề xuất trong bài báo [11]

D) MUX 2:1 được đề xuất

Sơ đồ nguyên lý của MUX 2:1 được đề xuất như trong Hình 13. Mạch này

được thiết kế với cổng truyền dẫn trợ giúp và các bóng
bán dẫn MOS. MUX sẽ hoạt động dựa trên đầu vào SEL. Mạch đề xuất
sử dụng 6T cho thiết kế MUX 2:1.

Hình-15 : - Mạch phát hiện hoàn thành

Hình-13:- Đề xuất MUX 2:1

Hình-16 :- Bố trí mạch phát hiện hoàn thành

Bảng-3 :- Số lượng bóng bán dẫn cho MUX 2: 1 khác nhau 3.3 Bộ cộng tự hẹn giờ song song 4 bit

Khác biệt 2:1Mux 2:1Mux 2:1Mux như Đề xuất

Bằng cách sử dụng các mạch đề xuất đã thảo luận trước đó, chúng tôi đã
2:1Mux sử dụng logic sử dụng Đề xuất trong 2:1Mux
thiết kế bộ cộng tự định thời song song 4 bit. Sơ đồ của PASTA 4 bit
Chu trình cổng cổng NAND [11] được thể hiện trong Hình 17. Mô-đun PASTA bốn bit được hình thành bằng

cách xếp tầng mô-đun bộ cộng bit đơn.

Số lượng 20T 16T 10T 6T

bóng bán dẫn

đếm

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 850
Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

B) 2:1 MUX

Hình-17 :- Sơ đồ PASTA 4 bit

Hình-20 :- Dạng sóng đầu vào và đầu ra 2: 1MUX

C) Mạch phát hiện hoàn thành

Hình-18 :- Bố cục của PASTA 4 bit

Hình-21 : - Dạng sóng đầu vào và đầu ra của mạch phát hiện hoàn
4. KẾT QUẢ VÀ THẢO LUẬN 4.1 Kết quả mô
thành.
phỏng

D) Bộ cộng tự định thời song song 4 bit

Các kết quả mô phỏng của thiết kế đã triển khai cho phương pháp thông thường

và phương pháp đề xuất của Bộ cộng tự hẹn giờ song song được trình bày dưới
đây. Tất cả các mạch đều được thiết kế, mô phỏng và hiệu suất được đánh giá

dựa trên công suất, độ trễ, tần số và diện tích/kích thước, v.v. Ở đây, thiết

kế sử dụng công nghệ VLSI, phần mềm Microwind3.1 được sử dụng.

A) Bộ cộng một nửa

Hình-22 :- Dạng sóng đầu vào và đầu ra của PASTA 4 bit

4.2 Kết quả và thảo luận

Bảng-4 trình bày phân tích các thông số hiệu suất của các mạch đề xuất. Chúng

tôi đã đánh giá các tham số dựa trên số lượng bóng bán dẫn cần thiết, độ trễ

lan truyền, diện tích, công suất và tần số tối đa, v.v. Tính ưu việt của

phương pháp đề xuất có thể được xác định bằng cách so sánh mạch trước đó và

mạch đề xuất về công suất, độ trễ và diện tích của Tự hẹn giờ Bộ cộng. Bộ

cộng tự hẹn giờ 4 bit như đề xuất trong [12] được mô phỏng trong công nghệ xử
lý CMOS số lượng lớn Faraday 130nm sử dụng các công cụ Synopsys và Cadence

trên nền tảng Linux có độ trễ 2,06ns, công suất 19,09uW và diện tích ước tính
Hình-19: - Dạng sóng đầu vào và đầu ra của Half Adder
là 775um2. Trong khi PASTA 4 bit được đề xuất được mô phỏng trong Microwind

3.1tool có hiệu suất tốt hơn

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 851
Machine Translated by Google

Tạp chí Nghiên cứu Quốc tế về Kỹ thuật và Công nghệ (IRJET) e-ISSN: 2395 -0056
Tập: 04 Số phát hành: 01 | Tháng 1 -2017 www.irjet.net p-ISSN: 2395-0072

hiệu suất thể hiện độ trễ 0,046ns, công suất 1,416uW và diện tích được tính [3]N. Weste và D. Harris, CMOS VLSI Design: A Circuits and Systems
là 48,85um2 như trong Bảng-4 bên dưới. Perspective Reading, MA, USA: Addison-Wesley, 2005.

Bảng-4 : - Phân tích tham số của mạch đề xuất

[] D. Geer, Đã đến lúc cho chip không đồng hồ? [Chip xử lý không
Đề xuất Đề xuất Hoàn thành Đề xuất 4 đồng bộ], IEEE Comput., Volume. 38, không. 3, trang 18–
Mạch Một nửa Adder phát hiện chút Ngày 19 tháng 3 năm 2005.

Thông số 2-to-1Mux mạch điện

MỲ ỐNG [] Masashi Imai và Takashi Nanya, So sánh hiệu suất giữa mạch tự
hẹn giờ và mạch đồng bộ dựa trên lộ trình công nghệ của chất bán
Số của 12T 6T 5T 101T
dẫn, Hội thảo lần thứ 2 của IEEE/IFIP DSN-2008 về máy tính nano an
bóng bán dẫn toàn và đáng tin cậy, trang 1-6, tháng 6 năm 2008.
Yêu cầu

Lan truyền 0,214ns 0,008ns 0,017ns 0,046ns [] NR Poole, Mạch logic tự hẹn giờ, Tạp chí Kỹ thuật Điện tử & Truyền thông,

Trì hoãn
trang 261-270, tháng 12 năm 1994.

Khu vực 6,25um2 5.1875um2 1.74um2 48,85um2

[] Mark A. Franklin và Tienyo Pan, So sánh hiệu suất của các bộ cộng không

Quyền lực 0,126uW 0,069uW 2.044uW 1.416uW đồng bộ, tr.117-125,1994 IEEE.

4,67*10[9] 125*10[9] 58,82*10[9] 21.739*10[9]

Tối đa
[] Manisha, Archana, Một nghiên cứu so sánh về bộ cộng đầy đủ sử dụng kiểu logic
Tính thường xuyên
Hz Hz Hz Hz CMOS tĩnh , IJRET: Tạp chí quốc tế về nghiên cứu kỹ thuật và công nghệ, eISSN:

2319-

1163 | pISSN: 2321-7308 ,Tập: 03 Số phát hành: 06, tr.489-494, Tháng

3. KẾT LUẬN 6-2014.

[9] Akansha Maheshwari, Surbhit Luthra, Triển khai mạch cộng toàn
Trong bài viết này, chúng tôi đã triển khai PASTA đã sửa đổi. Bước đầu, nền
bộ công suất thấp sử dụng Cổng truyền,
tảng lý thuyết cho bộ cộng đường ống sóng đơn đã được thiết lập. Sau đó,
Tạp chí quốc tế về nghiên cứu nâng cao về máy tính và
thiết kế kiến trúc và triển khai CMOS cho Bộ cộng tự hẹn giờ song song được
Khối lượng kỹ thuật truyền thông. 4, Số 7, trang 183-185, tháng 7
trình bày. Thiết kế mới sử dụng cổng truyền và bóng bán dẫn CMOS được đề xuất
năm 2015.
và việc triển khai được thực hiện bằng công nghệ CMOS 45nm. Với thiết kế đề

xuất, số lượng bóng bán dẫn đã giảm được so với việc triển khai PASTA CMOS
trước đây.
Điều này đạt được một bộ cộng n-bit rất đơn giản về mặt diện tích,
mức tiêu thụ điện năng hiệu quả hơn nhiều so với bộ cộng tự định
thời gian trước đó. Với điều này, chúng tôi cũng đã thiết kế bộ cộng
tự định thời song song 4 bit và phân tích tương tự cho các thông số
hiệu suất khác nhau. Hơn nữa, mạch hoạt động theo kiểu song song
cho các chuỗi mang độc lập và do đó đạt được hiệu suất thời gian
trung bình logarit trên các giá trị đầu vào ngẫu nhiên. Đơn vị phát
hiện hoàn thành cho bộ cộng được đề xuất cũng rất thiết thực và hiệu
quả. Kết quả mô phỏng được sử dụng để xác minh những ưu điểm của bộ
[10] Swaranjeet Singh, Phân tích so sánh các bộ cộng dựa trên cổng
truyền CMOS, Tạp chí quốc tế về kỹ thuật và khoa học máy tính
ISSN:2319-7242 Tập, trang 2544-2548, tháng 8 năm 2013.
2 Số 8
[11] Mohammed Ziaur Rahman, Lindsay Kleeman và Mohammad Ashfak
Habib, Phương pháp đệ quy đối với thiết kế của Bộ cộng tự tính thời
gian song song, Giao dịch IEEE trên
Hệ thống tích hợp quy mô rất lớn (VLSI), tr.1-5, 1063-
8210, 2014 IEEE.
[12] P. Balasubramanian và DA Edwards, Bộ cộng đầy đủ tự định thời
gian mạnh mẽ và hiệu quả về độ trễ, Proc. Hội thảo Thử nghiệm và

cộng tự định thời được sửa đổi. Thiết kế Quốc tế IEEE lần thứ 3, trang 129-134, 20-22 tháng 12 năm
2008, Tunisia.
NGƯỜI GIỚI THIỆU

[] J. Sparso và S. Furber, Nguyên tắc thiết kế mạch không đồng bộ,

Boston, MA, Hoa Kỳ: Kluwer Academic, 2001.

[] Ashivani Dubey và Jagdish Nagar, So sánh giữa Bộ cộng nối tiếp

và Bộ cộng song song, Tạp chí Quốc tế về Khoa học Kỹ thuật & Công
nghệ Nghiên cứu, ISSN: 2277-
9655, tháng 9 năm 2013.

© 2017, IRJET | Giá trị hệ số tác động: 5,181 | Tạp chí được chứng nhận ISO 9001:2008 | Trang 852