목표

§ 조합 논리회로와 순서 논리회로
§ R-S 래치
7. 플립-플롭 § 클록이 있는 R-S 플립-플롭
§ D 플립-플롭
§ J-K 플립-플롭
§ IC 래치 (단순 메모리 장치)
§ 슈미트 트리거

논리회로
논리회로는 두 가지로 나뉜다.
기본적인 플립플롭
§ 조합 논리회로(combinational logic circuits) § 플립플롭(flip-flop)과 래치(latch)는 두 개의 안정된(bi-stable) 상태
중 하나를 가지는 1비트 기억소자
기본 구성 요소: § 플립플롭과 래치도 게이트로 구성되지만 조합논리회로와 달리
논리게이트 궤환(feed back)이 있다.
§ 래치 회로는 근본적으로는 플립플롭과 유사한 기능을 수행

§ 순서 논리 회로(sequential logic circuits) R G1 Q S G1 Q

기본 구성 요소:
논리게이트+플립 플롭
G2 Q G2 Q
S R

NOR 래치회로 NAND 래치회로

1
 트리거링 플립-플롭 S-R 래치
기호: 세트(Set) 정상(Normal)
§ 레벨 트리거링(Level-triggering) - 클록 펄스가 High일 때 S Q
언제든지 데이터를 플립플롭의 입력에서 출력으로 전송 FF
리셋(Reset) 보수(Complementary)
R Q
§ 모서리 트리거링(edge-trigering) - 클록 펄스가 상승하는
모서리(positive-edge)와 하강하는 모서리(negative-edge) 에서
데이터가 플립-플롭의 입력에서 출력으로 전송 진리표: 동작모드 입력 출력
S R Q Q’
§ 마스터 슬레이브 트리거링(Master-Slave triggering) –
금지 0 0 1 1
플립플롭을 트리거하는데 펄스 전체(상승모서리와 세트 0 1 1 0
하강모서리)를 사용 리셋 1 0 0 1
유지 1 1 Q Q’
Positive-edge triggering
주의: active –LOW 입력에서 동작
상승모서리트리거링 Negative-edge triggering
하강모서리 트리거링 시 간 1 2 3 4 5 6 7 8 9
H S

time L R
레벨 트리거링(Level triggering)
Q

NOR 게이트로 구성된 S-R 래치 (2) S = 0, R = 1 일 때 3) = 1, R = 0일 때

((3) S
1 0 0
R 1
진리표 G1 Q R G1 Q
S R Q(t+1) 1 0
0 0 Q(t)(불변)
0 1 0 0 1
0 G2 Q 1 G2 Q
1 0 1 S 1 S 0
1 1 (부정)
F 출력 : Q =0 F 출력 : Q =1

(4) S = 1, R = 1 일 때
(1) S = 0, R = 0 일 때
1 0
0 0 R G1 Q
R 0 R 1
G1 Q G1 Q 0
1 0

0
0 1 1 G2 Q
0 G2 Q 0 G2 Q S 0
S 1 S 0

F 출력 : 부정 (Q =0,Q = 0)
F 출력은 현재상태 유지

2
 (2) S = 0, R = 1 일 때 (3) S
(3)= 1, R = 0 일 때
NAND 게이트로 구성된 S-R 래치
0 1 0
S 1 S Q
G1 Q G1
진리표 S R Q(t+1) 0 1

0 0 (부정) 0
1
0 1 1 1 G2 Q 0 G2 Q
R 0 R 1
1 0 0
1 1 Q(t)(불변)

(4) S = 1, R = 1 일 때
(1) S = 0, R = 0 일 때 1 1
S 0 S 1
G1 Q G1 Q
0 1 1 0
S Q
G1
1
0 1
1 G2 Q 1 G2 Q
1 R 1 R 0
0 G2 Q
R 1
F 출력은 현재상태 유지
F 출력 : 부정 ( Q = 1, Q = 1)

클록이 있는 S-R 플립-플롭 클록형 S-R 플립플롭의 진리표 S-R 플립플롭의 특성표

CP S R Q(t+1) Q(t) S R Q(t+1)

기호: 세트(Set) FF 정상(Normal) 1 0 0 Q(t) 0 0 0 0
S Q 0 0 1 0
클록(Clock) CP or 1 0 1 0
0 1 0 1
CLK 1 1 0 1
리셋(Reset) Q 0 1 1 (부정)
R 보수 1 1 1 (부정)
(Complementary) 1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 (부정)
진리표: 동작모드 입력 출력
CLK S R Q Q’ SR
유지 + pulse 0 0 no change Q 00 01 11 10
특성 방정식
리셋 + pulse 0 1 0 1 (characteristic equation) 0 X 1
세트 + pulse 1 0 1 0 1 1 X 1
금지 1 1 1 1
Q(t + 1) = S + RQ, SR = 0
주의 : active – High 입력에서 동작

3
 • S-R 플립플롭의 상태도 2. 에지 트리거 S-R 플립플롭
10 v 클록형 S-R 플립플롭은 기본적으로 궤환(feedback)이 존재하는
회로이고 클록펄스가 1인 상태에서 모든 동작이 수행된다.
00 00
0 S R 1 10 v 플립플롭의 동작시간보다도 클록펄스의 지속시간이 길게 되면
01
플립플롭은 여러 차례의 동작이 수행될 수 있기 때문에 예측치 못한
01 동작을 할 여지가 충분하다.
v 에지 트리거(edge trigger)를 이용 트리거(trigger):
입력신호의
• 클록형 S-R 플립플롭(NAND형) v 트리거 종류 순간적인 변화

• 레벨(level) 트리거, 에지(edge) 트리거

S
Q S Q
v 클록형 플립플롭은 레벨 트리거로 동작.
CP CP v 에지 트리거는 플립플롭의 내부 구조를 바꾸어 클록이 0에서 1로
변하거나 1에서 0으로 변할 때의 순간에만 입력을 받아들이게 하는 방법
Q R Q
R 플립플롭 : 에지 트리거를 하는 것.
래치 : 레벨 트리거를 하거나 클록을 사용하지 않는 것.
CP=0이면
그러나 총괄해서 플립플롭으로 부르기도 한다.
동작하지
않음

• 에지 트리거링 • 에지 트리거 S-R 플립플롭의 논리기호와 진리표

1
S R CP Q(t+1)

0 0 0 ­ Q(t)
0 1 ­ 0
상승 에지 하강 에지
(positive edge) (negative edge) 1 0 ­ 1
1 1 ­ (부정)
X
CP 상승 에지 트리거 S-R 플립플롭의 논리기호 및 진리표
R F
Q
펄스전이 CP S R CP Q(t+1)
CP
검출기
Q X 0 0 ¯ Q(t)
S
F 0 1 ¯ 0
에지 트리거 S-R 플립플롭 1 0 ¯ 1
펄스 전이 검출기 회로
1 1 ¯ (부정)
v S와 R입력을 동기입력(synchronous input)이라 함. 하강 에지 트리거 S-R 플립플롭의 논리기호 및 진리표

4
3. 주종형 S-R 플립플롭
v 주종형(master-slave) 플립플롭 : 레벨 트리거링의 문제점을 해결하기 CP
위한 Another Solution.
S
Master Slave
S Y R
Q

Q Q
R Y
주종형 S-R 플립플롭의 파형도
CP

CP=0 : 종 플립플롭은 동작하여 Q=Y, Q = Y

주 플립플롭은 CP=0이므로 동작하지 않음.
CP=1 : 외부의 R과 S의 입력이 주 플립플롭에 전달
종 플립플롭은 동작하지 않음.

J-K 플립-플롭
J-K 플립플롭은 S-R 플립플롭에서 S=1, R=1인
K G3 Q
기호: • G1 J Q
경우 출력이 불안정한 상태가 되는 문제점을
개선하여 S=1, R=1에서도 동작하도록 개선한 회로
CP CP
• J-K 플 립 플 롭 의 J 는 S(set) 에 , K 는 R(reset)에
대응하는 입력
G2 Q K Q
• J=1, K=1인 경우 J-K 플립플롭의 출력은 이전 CP=0이면 J G4
출력의 보수 상태로 변화 동작하지
• J-K 플 립 플 롭 은 플 립 플 롭 중 에 서 가 장 많 이 않음
사용되는 플립플롭이다.
진리표: 클록형 J-K 플립플롭
동작모드 입력 출력
• 동작
PS Clr Clk J K Q Q’
v J=0, K=0 : G3과G4의 출력이 모두 0이므로 G1과 G2로 구성된 S-R 래치는 출력이
비동기 세트 0 1 x x x 1 0 변하지 않는다.
비동기 리셋 1 0 x x x 0 1 v J=0, K=1 : G4의 출력은 0이 되고 G3의 출력은 Q(t ) × K × CP 인데 K=1, CP=1이므로
금지 0 0 x x x 1 1 Q(t)가 된다.
-------------------------------------------------------------------------
v J=1, K=0 : G3의 출력은 0이 되고 G4의 출력은 Q(t ) × J × CP 인데 J=1, CP=1이므로
유지 1 1 ^ 0 0 변화없음
.가 된다.
Q(t )
리셋 1 1 ^ 0 1 0 1
세트 1 1 ^ 1 0 1 0 v J=1, K=1 : G3의 출력은 Q(t ) × K × CP 인데 K=1, CP=1이므로 Q(t)가 된다. 또한 G4의
토글(Toggle) 1 1 ^ 1 1 반전 출력은 Q(t ) × J × CP 인데 J=1, CP=1이므로 Q(t ) 가 된다. Q(t)=0인 경우 S-R 래치의
S=1, R=0인 경우와 같으므로 출력은 Q(t+1)=1이 된다. 마찬가지로 Q(t)=1인 경우
x = 무관 S-R 래치의 S=0, R=1인 경우와 같으므로 출력은 Q(t+1)=0이 된다. 따라서 출력은
보수가 된다.
^ = 클록 펄스에서 H에서 L까지의 변화

5
CP J K Q(t+1) Q(t) J K Q(t+1) 10
11
1 0 0 Q(t) (불변) 0 0 0 0
00 00
0 0 1 0 0 J K 1 10
1 0 1 0 01
0 1 0 1
1 1 0 1 01
0 1 1 1 11
1 1 1 Q(t ) (toggle) 1 0 0 1
J-K 플립플롭의 상태도
클록형 J-K 플립플롭의 진리표 1 0 1 0
1 1 0 1
1 1 1 0
J-K 플립플롭의 특성표
J Q J Q
JK CP CP
Q 00 01 11 10
특성 방정식
0 1 1 Q K Q
(characteristic equation) K

1 1 1
클록형 J-K 플립플롭(NAND 게이트형)
Q(t + 1) = J Q + KQ

아래 그림과 같은 파형을 클록형 J-K 플립플롭에 인가하였을 때, 출력 에지 트리거 J-K 플립플롭

Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며,
게이트에서의 전파지연은 없는 것으로 가정한다. v 클록형 J-K 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여
구성

시간 1 2 3 4 5 6 7 8 9
CP J Q
펄스전이
J CP
검출기
Q
K
K

Q 에지 트리거 J-K 플립플롭의 구조

6
• 에지 트리거 J-K 플립플롭의 논리기호와 진리표 • 74112(Dual 하강에지 트리거 J-K 플립플롭)
J K CP Q(t+1)
J Q v PR 과 CLR 은 active low이며PR =0으로 하면 입력 J, K,CP에 관계없이
0 0 ­ Q(t)(불변) Q=1로 되고 또한 CLR =0로 하면 J, K,CP에 관계없이 Q=0이 된다.
CP 0 1 ­ 0
K Q 1 0 ­ 1
1 1 ­ Q(t ) (toggle)
상승 에지 트리거 J-K 플립플롭의 논리기호 및 진리표

J K CP Q(t+1)
J Q
0 0 ¯ Q(t)(불변)
CP 0 1 ¯ 0
K Q 1 0 ¯ 1
1 1 ¯ Q(t ) (toggle)
하강 에지 트리거 J-K 플립플롭의 논리기호 및 진리표

주종형 J-K 플립플롭

v Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave CP
플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성
J
Master Slave
K
J Y
Q
Y

Q
K Q
Y
주종형 J-K 플립플롭의 파형도
CP

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

Master 플립플롭은 CP=0이므로 동작하지 않음.
CP=1 : 외부의 J와 K 입력이 Master 플립플롭에 전달
Slave 플립플롭은 동작하지 않음.

7
• 7476(Dual 하강에지 트리거 주종형 J-K 플립플롭) D 플립-플롭
• 클 록 형 S-R 플립 플롭 에서 원 하지
않 는 상태 ( S=R=1) 를 제 거하 는 한
v 카 운 터 등 에 서 가 장 널 리 쓰 이 는 하 강 에 지 트 리 거 주 종 형 J-K
기호: 가지 방법

플립플롭이며, 2개가 하나의 패키지 안에 들어있다. 7474와 마찬가지로 (비동기 PS & CLR)
• 클록형 D 플립플롭(Clocked D Flip-
Flop) 은 클 록 형 S-R 플 립 플 롭 을
비동기PR 입력인
CLR 과 단자가 있다. 변형한 것
• 입력신호 D가 CP에 동기되어 그대로
출력에 전달되는 특성을 가지고 있음
• D 플 립 플 롭 이 라 는 이 름 은
데 이 터 ( Data) 를 전 달 하 는 것 과
지연(Delay)하는 역할에서 유래

진리표: 동작상태 입력 출력
PS CLR CLK D Q Q’

비동기 세트 0 1 X X 1 0
비동기 리셋 1 0 X X 0 1
---------------------------------------------------------------------
금지 1 1 X X 1 1
세트 1 1 ^ 1 1 0
리셋 1 1 ^ 0 0 1
7476의 핀 배치도
X = 무관
^ = 클록 펄스에서 L에서 H까지의 변화

D CP D Q(t+1)
G3
G1 Q D Q
1 0 0
CP
1 1 1 1

G5 G2 Q D 플립플롭의 진리표 1
G4 CP Q 0 0 D 1

CP=0이면 0
클록형 D 플립플롭 Q(t) D Q(t+1)
동작하지
않음 0 0 0 D 플립플롭의 상태도
0 1 1
• 동작 1 0 0
v CP=1, D=1이면 G3의 출력은 0, G4의 출력은 1이 된다. 따라서 NAND 1 1 1
게이트로 구성된 S-R 래치의 입력은 S=0, R=1이 되므로 결과적으로
D 플립플롭의 특성표
Q=1을 얻는다.
D
v CP=1, D=0이면 G3의 출력은 1, G4의 출력은 0이 된다. 따라서 S-R 0 1
Q
래치의 입력은 S=1, R=0이 되므로 결과적으로 Q=0을 얻는다.
0 1
Q(t + 1) = D 특성 방정식
1 1 (characteristic equation)

8
 아래 그림과 같은 파형을 클록형 D 플립플롭에 인가하였을 때, 출력 에지 트리거 D 플립플롭
Q의 파형을 그려 보아라. 단, Q는 1로 초기화되어 있으며,
게이트에서의 전파지연은 없는 것으로 가정한다. v 클록형 D 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

시간 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
D Q D CP Q(t+1)
CP
0 ­ 0

D CP Q 1 ­ 1

상승 에지 트리거 D 플립플롭의 논리기호 및 진리표

Q

D Q D CP Q(t+1)
0 ¯ 0
1 ¯ 1
CP Q

하강 에지 트리거 D 플립플롭의 논리기호 및 진리표

• 7474(Dual 상승 에지 트리거 D 플립플롭) 주종형 D 플립플롭

v Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave
v PR 과 CLR 은 active low이며 PR =0이면 입력 D나 CP에 관계없이 Q=1로 플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성
되고 또한 CLR =0이면 D나 CP에 관계없이 Q=0이 된다.
Master Slave
D Y
Q

Q
Y

CP

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

7474의 핀 배치도 Master 플립플롭은 CP=0이므로 동작하지 않음.
CP=1 : 외부의 D 입력이 Master 플립플롭에 전달
Slave 플립플롭은 동작하지 않음.

9
 T 플립플롭 CP T Q(t+1) Q(t) T Q(t+1)
1 0 Q(t) 0 0 0
• J-K 플립플롭의 J와 K 입력을 묶어서 하나의 입력신호 T로 동작시키는
1 1 Q(t ) 0 1 1
플립플롭
T 플립플롭의 진리표 1 0 1
• J-K 플립플롭의 동작 중에서 입력이 모두 0이거나 1인 경우만을 이용하는
플립플롭 1 1 0
• T 플립플롭의 입력 T=0이면, T 플립플롭은 J=0, K=0인 J-K 플립플롭과 T 플립플롭의 특성표
같이 동작하므로 출력은 변하지 않는다. T=1이면, J=1, K=1인 J-K 1
플립플롭과 같이 동작하므로 출력은 보수가 된다.
T
0 0 T 1 0 Q 0 1
0 1
1
T Q T Q T 플립플롭의 상태도 1 1
CP
Q(t + 1) = T Q + T Q
Q CP Q
특성 방정식
(characteristic equation)
클록형 T 플립플롭의 회로도 및 블록도

에지 트리거 T 플립플롭
아래 그림과 같은 파형을 클록형 T 플립플롭에 인가하였을 때, 출력
Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, v 클록형 T 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성
게이트에서의 전파지연은 없는 것으로 가정한다.

T Q T CP Q(t+1)
CP
0 ­ Q(t)

T CP Q 1 ­ Q(t )

상승 에지 트리거 T 플립플롭
Q
t1 t2 t3 t4
T Q T CP Q(t+1)
0 ¯ Q(t)

CP Q
1 ¯ Q(t )

하강 에지 트리거 T 플립플롭

10
v 에지 트리거 T 플립플롭은 T 입력은 논리 1 상태로 고정하고 CP에
클록펄스를 트리거 입력으로 사용하기도 한다. 이러한 경우 T-플립플롭은 비동기 입력
클록펄스가 들어올 때마다 상태가 바뀌어지는 회로이다.
• 대부분의 플립플롭은 클록펄스에 의해서 플립플롭의 상태를 변화시킬 수
있는 동기입력이 있고, 클록펄스와 관계없이 비동기적으로 변화시킬 수
Q
T 있는 비동기 입력인 preset( PR ) 입력과 clear(CLR ) 입력이 있다.
T
• 비동기 입력들은 플립플롭의 초기조건을 결정하는 등 다방면으로 유용하게
Q
사용
Q

PR CLR CP J K Q Q
q T 플립플롭을 얻는 방법 Active low
0 1 ´ ´ ´ 1 0
J PR Q
1 0 ´ ´ ´ 0 1
+VCC
CP 1 1 ¯ 0 0 변화 없음
D Q J Q 1 1 ¯ 0 1 0 1
K CLR Q 1 1 ¯ 1 0 1 0
T CP
1 1 ¯ 1 1 toggle
T CP Q K Q
J-K플립플롭의 블록도와 진리표(비동기 입력을 가진 에지 트리거링)
D 플립플롭을 이용 J-K 플립플롭을 이용

PR IC 래치(latch)
§ 기본적인 디지털 저장장치
J Q
§ 임시 메모리 버퍼처럼 동작하는 장치
CP § R-S 플립-플롭은 래치의 한 예이다.
§ D 플립-플롭은 래치와 같은 기능을 수행한다.
K Q
§ IC 형식(예: 4-bit, 8-bit, 9-bit, 10 bit)
§ 복잡한 IC들 내부에 포함된다.
CLR

preset 입력과 clear 입력에 있는 J-K 플립플롭의 논리회로

슈미트 트리거
상승 임계
하강 임계
출력
입력
슈미트 트리거는
입력을 구형파로 만든다

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