Machine Translated by Google
MỘT BỘ CHỌN CARRY HIỆU QUẢ
Một bài đánh giá về Adder Select hiệu quả – Một bài đánh giá
Rishabh Rai1 và Rajni Parashar2 Khoa Kỹ
thuật Điện tử & Truyền thông, Trường Cao đẳng Kỹ thuật Ajay Kumar Garg, Ghaziabad 201 009 UP, Ấn Độ. rishabh.rahul001@gmail.com ,2
1
2401.rajni@gmail.com
Tóm tắt -- Bộ cộng là một trong những linh kiện số được sử dụng rộng rãi trong thiết
kế mạch tích hợp số. Nói chung, phép cộng là phép toán cơ bản được sử dụng trong hầu
hết các hệ thống tính toán và tính toán. Vì vậy, việc triển khai và thiết kế hiệu quả
các đơn vị số học đòi hỏi các cấu trúc bộ cộng nhị phân phải được triển khai hiệu
quả. Bộ cộng mang gợn có diện tích thiết kế nhỏ hơn trong khi nó có tốc độ thấp hơn.
Bộ cộng nhìn về phía trước hoạt động nhanh hơn vì yêu cầu về diện tích của nó cao. Bộ
cộng chọn mang nằm ở giữa quang phổ. Thiết kế của Carry Select Adder hiệu quả cao sử
dụng kỹ thuật căn bậc hai gợi ý nhiều cơ hội để tăng tốc độ và giảm diện tích của bất
kỳ bộ xử lý dữ liệu nào. Nói chung, chúng ta có bộ cộng chọn số (CSLA), bộ cộng nhanh
nhất được sử dụng trong nhiều bộ xử lý dữ liệu để thực hiện các phép tính số học
nhanh. Nếu chúng ta nghiên cứu cấu trúc của CSLA, chúng ta sẽ biết rằng có phạm vi
giảm và trì hoãn diện tích. Trong nghiên cứu này, một bộ cộng chọn lọc cho quá trình
tính toán được giải thích trong đó có một số mô-đun được triển khai và tổng hợp bằng
cách sử dụng mã hóa HDL. Bộ cộng chọn mang (CSLA) là một trong những bộ cộng nhanh
nhất so với tất cả các bộ cộng khác. Đánh giá này trải qua quá trình sửa đổi cấp cổng
rất đơn giản và hiệu quả để giảm diện tích và độ trễ của CSLA. Dựa trên sửa đổi này,
kiến trúc CSLA gốc vuông 8 bit, 16 bit, 32 bit và 64 bit đã được phát triển dựa trên
sự so sánh với kiến trúc SQRT CSLA thông thường. Thiết kế mạch đề xuất đã giảm diện
tích và độ trễ so với SQRT CSLA thông thường.
Từ khóa: CSLA, RCA, BEC
I. GIỚI THIỆU
TRONG những năm gần đây, nhu cầu ngày càng tăng về các đơn vị số
học tốc độ cao trong bộ vi xử lý, đơn vị xử lý hình ảnh và chip
DSP đã mở đường cho sự phát triển của các bộ cộng tốc độ cao vì
phép cộng là một phép toán quan trọng trong hầu hết các đơn vị số
học và nó cũng vậy. đóng vai trò là khối xây dựng chung để tổng hợp
tất cả các phép tính số học khác. Nếu chúng ta phải tăng tính di
động của hệ thống cũng như độ tin cậy của pin thì diện tích và
nguồn điện là những khía cạnh quan trọng thường được xem xét. Trong
các bộ cộng kỹ thuật số và các thiết kế mạch tương ứng, tốc độ cộng
có một số hạn chế về thời gian cần thiết để truyền tải qua bộ cộng.
Các thiết kế của hệ thống logic đường dẫn dữ liệu tốc độ cao và khu
vực là những lĩnh vực nghiên cứu và nghiên cứu quan trọng nhất
trong thiết kế hệ thống VLSI. Trong hệ thống điện tử và ứng dụng,
bộ cộng chủ yếu được sử dụng. Như chúng ta biết rằng ở
39
bộ vi xử lý, người ta có thể thực hiện hàng triệu lệnh mỗi giây.
Vì vậy, tốc độ hoạt động là yếu tố quan trọng nhất cần được xem
xét khi thiết kế các bộ nhân. Ngay cả trong máy chủ và máy tính cá
nhân (PC), mức tiêu tán điện năng là một thông số thiết kế quan
trọng. Trong thời đại ngày nay, việc thiết kế các hệ thống logic
tốc độ cao tiết kiệm diện tích và tiết kiệm năng lượng là một trong
những lĩnh vực nghiên cứu quan trọng trong thiết kế VLSI. Trong
thiết kế mạch và bộ cộng kỹ thuật số, tốc độ cộng bị giới hạn bởi
thời gian cần thiết để truyền qua bộ cộng. Kịch bản hiện tại biểu
thị lĩnh vực mà các tính toán cần được thực hiện bằng cách sử dụng
mạch điện năng thấp và tiết kiệm diện tích, phải hoạt động ở tốc
độ cao hơn và có thể đạt được với độ trễ thấp hơn; việc triển khai
bộ cộng hiệu quả trở thành một yếu tố quan trọng và cần thiết nhất.
Ví dụ về các thiết bị như điện thoại di động, máy tính xách tay,
v.v. yêu cầu sử dụng nhiều pin hơn. Vì vậy, người làm việc trong
lĩnh vực VLSI phải tối ưu hóa ba thông số này trong một thiết kế.
Các tham số kiểm soát này rất khó đạt được nên tùy theo nhu cầu
hoặc ứng dụng mà phải thực hiện một số thỏa hiệp giữa các ràng buộc.
Ripple Carry Adders có thiết kế nhỏ gọn nhất nhưng lại có tốc độ
hoạt động chậm. Trong khi đó, Carry Look Ahead Adder có tốc độ
nhanh nhưng lại tốn nhiều diện tích hơn. Carry Select Adder giải
quyết cả vấn đề do Ripple Carry Adder và Carry Look Ahead Adder tạo
ra. Bộ bổ sung Carry-Select có thể được cấu trúc bằng cách sử dụng
một Bộ cộng Ripple-Carry duy nhất và một mạch bổ sung thay vì sử
dụng Bộ bổ sung Ripple-Carry kép. Dựa trên các yêu cầu về diện
tích, độ trễ và mức tiêu thụ điện năng, một số cấu trúc bộ cộng đã
được đề xuất. Một mạch cộng một dựa trên bộ ghép kênh được đề xuất
để giảm diện tích với tốc độ ít hơn. Điều này đóng vai trò là tổng
cho từng vị trí bit trong một bộ cộng chỉ được tạo nối tiếp sau khi
vị trí bit trước đó đã được tính tổng và một phần nhớ được truyền
đến vị trí tiếp theo.
CSLA được sử dụng trong nhiều hệ thống tính toán để tránh vấn đề
về độ trễ lan truyền mang bằng cách tạo ra nhiều mang một cách độc
lập và sau đó chọn một nhớ để tạo tổng. Tuy nhiên, CSLA thông
thường hoặc thông thường không hiệu quả về mặt diện tích vì nó sử
dụng nhiều cặp Bộ cộng số mang Ripple (RCA) để tạo tổng và số mang
một phần bằng cách lấy đầu vào số mang Cin=0 và Cin=1, trong đó
tổng và số mang cuối cùng được chọn bởi các bộ ghép kênh.
Machine Translated by Google

TẠP CHÍ CÔNG NGHỆ QUỐC TẾ AKGEC, Tập. 6, số 1

Ý tưởng cơ bản của nghiên cứu này là sử dụng Bộ chuyển đổi nhị phân đạt được tiêu tán năng lượng thấp và tốc độ cao. Ripple Carry Adder bao

sang thừa 1 (BEC) thay vì RCA vớiCin=1 trong CSLA thông thường để thu gồm các bộ cộng đầy đủ bit đơn “N” xếp tầng. Mang đầu ra, tức là Cout

được diện tích và độ trễ thấp hơn. Vì trong logic BEC, số lượng cổng của bộ cộng trước trở thành bộ cộng đầu vào của bộ cộng đầy đủ tiếp
logic được sử dụng ít hơn và do đó mạch được tối ưu hóa, CSLA được sửa theo. Do đó, phần mang của bộ cộng này đi qua con đường dài nhất được

đổi sẽ hiệu quả hơn so với CSLA thông thường. gọi là đường dẫn trễ trong trường hợp xấu nhất qua N giai đoạn. Hình 1

thể hiện sơ đồ khối của Ripple Carry Adder (RCA). Bây giờ, khi giá trị

của N tăng lên, độ trễ của bộ cộng tăng tuyến tính. Vì vậy, RCA có tốc
II. KHẢO SÁT TÀI LIỆU. Phần lớn độ chậm nhất trong số tất cả các bộ cộng do độ trễ truyền lớn nhưng lại

nỗ lực nghiên cứu trong những năm qua trong lĩnh vực điện tử kỹ thuật số đều chiếm ít diện tích nhất. Bây giờ CSLA cung cấp một cách để giải quyết

hướng tới việc tăng tốc độ của hệ thống kỹ thuật số. Có nhiều loại bộ cộng sự phụ thuộc tuyến tính này để dự đoán tất cả các giá trị có thể có của

nhanh khác nhau được sử dụng trong các bộ xử lý như Ripple Carry Adder (RCA), đầu vào tức là 0 và 1 và đánh giá kết quả trước. Khi đã biết giá trị

Carry Look Bộ cộng phía trước (CLA) và Bộ cộng chọn tiếp theo. Bộ cộng mang mang ban đầu, kết quả có thể được chọn bằng cách sử dụng giai đoạn ghép

Ripple tạo ra thiết kế nhỏ gọn nhưng thời gian tính toán cao. Carry Look kênh.

Ahead Adder về cơ bản mang lại kết quả nhanh chóng nhưng lại làm tăng diện Vì vậy, CSLA thông thường sử dụng RCA kép để tạo ra tổng và mang một

tích. Carry Select Adder cung cấp cách tiếp cận tốt hơn giữa RCA và Carry phần bằng cách lấy mang đầu vào Cin = 0 và Cin = 1, sau đó tổng và mang
Look Ahead Adder. Ripple Carry Adder tạo ra độ trễ trong trường hợp xấu nhất, cuối cùng được chọn bởi bộ ghép kênh. Hình 2 cho thấy SQRT 16-bit.
bởi vì nó bao gồm N bộ cộng đầy đủ một bit. Mỗi bộ cộng sẽ đưa ra tổng và số CSLA.The Sqrt.

mang. Dung lượng được tạo bởi bộ cộng đầy đủ trước đó được đưa ra làm đầu vào CSLA tiêu tốn diện tích do sử dụng RCA kép.

cho bộ cộng tiếp theo. Việc mang được chuyển qua mọi giai đoạn và tạo ra độ

trễ được gọi là độ trễ trong trường hợp xấu nhất. Trong Ripple Carry Adder,

khi giá trị của N tăng thì độ trễ cũng tăng.

Gần đây, yêu cầu về tính di động và sự cải thiện vừa phải về hiệu suất

của pin cho thấy mức tiêu tán năng lượng là một trong những thông số

thiết kế quan trọng nhất. Ba thông số được chấp nhận rộng rãi nhất để Hình 1. Bộ cộng mang Ripple bốn bit.

đo chất lượng của mạch hoặc để so sánh các kiểu mạch khác nhau là diện

tích, độ trễ và công suất tiêu tán. Tính di động đặt ra hạn chế nghiêm SQRT CSLA đã được chọn để so sánh với thiết kế sửa đổi sử dụng BEC vì

ngặt về tiêu tán năng lượng trong khi vẫn yêu cầu tốc độ tính toán cao. nó có độ trễ cân bằng hơn, ít diện tích hơn và công suất thấp [4]. SQRT

Do đó, trong các Hệ thống VLSI gần đây, sản phẩm trễ điện trở thành CSLA thông thường cũng sử dụng RCA kép. Để giảm độ trễ, diện tích và

khía cạnh quan trọng nhất của hiệu suất. Việc giảm tiêu tán năng lượng công suất, thiết kế được sửa đổi bằng cách sử dụng BEC thay vì RCA với

và cải thiện tốc độ đòi hỏi phải tối ưu hóa ở tất cả các cấp độ của quy Cin=1. Do đó, SQRT CSLA được sửa đổi chiếm ít diện tích, độ trễ và công

trình thiết kế. suất thấp hơn.

Hơn nữa, các thông số như độ trễ, diện tích và công suất có thể được giảm
xuống.

Ripple Carry Adder có tốc độ thấp nhất trong số các bộ cộng nhanh.

CSLA được sử dụng để tìm ra tất cả các giá trị có thể có của đầu vào tức là
0 và 1 và tính toán trước kết quả. Kết quả được truyền qua một đường chọn

bởi bộ ghép kênh. CSLA thường sử dụng RCA kép để tạo ra tổng và số dư một

phần bằng cách xem xét Cin=0 và Cin=1, sau đó tổng và số mang cuối cùng

được chọn bằng cách sử dụng hệ số nhân. Ở khu vực CSLA thông thường, mức

tiêu thụ nhiều hơn do sử dụng RCA kép. Ý tưởng cơ bản của nghiên cứu này là

sử dụng bộ chuyển đổi nhị phân sang thừa 1 (BEC) thay vì bộ chuyển đổi RCA

với Cin=1 để giảm diện tích và công suất. Ưu điểm của BEC là nó yêu cầu số

lượng cổng logic ít hơn so với bộ cộng đầy đủ N bit. Để giảm độ trễ, bộ

cộng mang N bit được thay thế bằng N+1 bit BEC. Vì vậy, Sqrt mới được sửa

đổi. CSLA tiêu tốn nhiều diện tích hơn CSLA thông thường.

Hình 2. CSLA SQRT thông thường 16 bit.

Vì hầu hết các mạch kỹ thuật số đều bao gồm các cổng đơn giản và/hoặc Bộ cộng lựa chọn mang theo thông thường là cấu hình của hai

phức tạp; chúng tôi nghiên cứu cách tốt nhất để triển khai các bộ cộng để RCA trong đó một RCA tạo ra tổng và mang đầu ra bằng

40
Machine Translated by Google
giả sử Cin = 0 và RCA khác tạo ra giá trị mang và tổng và tổng giả
sử Cin = 1 [3]. Bộ cộng chọn lọc thông thường này có độ trễ truyền
sóng mang ít hơn so với bộ cộng RCA thông thường nhưng làm tăng độ
phức tạp do cấu trúc RCA kép. Tyagi đã đề xuất một bộ cộng chọn số
mang tạo ra khối có số mang trong as1 từ khối có số mang trong là
0.[13] vào năm 1990. Sau đó vào năm 1998, Chang và Hsiao[10] đã đề
xuất một bộ cộng chọn lọc bao gồm một bộ cộng mang gợn đơn. Đây là
một sự khởi đầu thực sự trong lịch sử của bộ cộng lựa chọn mang.
Vào năm 2001, một bộ cộng lựa chọn mang được sửa đổi thêm với độ
trễ tăng lên nhưng diện tích và công suất giảm đã được đưa ra bởi
Kim và Kim [11]. Ở đây, phần RCA có Cin = 1 đã được thay thế bằng
mạch cộng một sử dụng bộ ghép kênh (MUX). Cuối năm 2005, Amelifard,
Fallah và Pedram đề xuất một bộ cộng lựa chọn mang theo được sửa
đổi thêm nhằm giảm diện tích và mức tiêu thụ điện năng. Nó làm giảm
khoảng cách giữa bộ cộng chọn mang và bộ cộng mang gợn.
Sau đó là Sqrt. CSLA đã được đề xuất giúp triển khai các bộ cộng
độ rộng bit lớn với độ trễ ít hơn. Trong hệ thống này, các CSLA có
độ rộng bit tăng dần sẽ được xếp tầng với nhau. Nó giúp giảm thiểu
độ trễ tổng thể của bộ cộng. CSLA dựa trên BEC đã được đề xuất thêm
bởi Ramkumar và Kittur[1], có ít tài nguyên hơn CSLA thông thường
nhưng có độ trễ cao hơn.
CSLA dựa trên CBL (logic Boolean chung) [10] cũng được đề xuất yêu
cầu ít tài nguyên logic hơn nhưng CPD (độ trễ lan truyền mang)
tương tự như của RCA. Một Sqrt dựa trên CBL. CSLA [11] cũng đã được
đề xuất nhưng thiết kế đòi hỏi nhiều tài nguyên logic và độ trễ
hơn Sqrt dựa trên BEC. CSLA.
Bây giờ, một sửa đổi tiếp theo của CSLA được gọi là Bộ bổ sung chọn lọc
mang theo hiệu quả độ trễ-điện năng [1] đã được đề xuất. Ở đây việc sản
xuất mang theo nhanh hơn nhưng diện tích tiêu thụ không giảm nhiều. Hệ số
mang của hệ thống được tính toán trước khi tạo tổng. Ngoài ra, đơn vị tạo
hệ số mang cũng được thay thế bằng cách sử dụng logic được tối ưu hóa. Do
đó, hệ thống có độ trễ đầu ra mang ít hơn tất cả các hệ thống khác. Mặc dù
thế hệ mang nhanh hơn nhưng diện tích và mức tiêu thụ điện năng không giảm
nhiều. Vì vậy, một sửa đổi tiếp theo với việc giảm diện tích và mức tiêu
thụ điện năng, do đó có được bộ cộng chọn lọc mang hiệu quả và độ trễ khu
vực được tối ưu hóa được đề xuất ở đây.
CSLA[1] được sử dụng trong nhiều hệ thống tính toán để loại bỏ vấn
đề về độ trễ lan truyền mang bằng cách tạo ra nhiều mang một cách
độc lập và sau đó chọn một mang để tạo tổng [3]. Tuy nhiên, CSLA
không hiệu quả về mặt diện tích vì nó sử dụng nhiều cặp Bộ cộng
mang Ripple (RCA) để tạo tổng và mang một phần bằng cách xem xét
đầu vào mang Cin=0 và Cin=1, sau đó tổng và mang cuối cùng được
chọn bởi bộ ghép kênh. SQRT CSLA đã được chọn để so sánh với thiết
kế đề xuất vì nó có độ trễ cân bằng hơn và yêu cầu công suất và
diện tích thấp hơn [6].Đặc biệt; Bộ cộng truyền lan (CPA) thường là
một phần của đường trễ tới hạn hạn chế hiệu năng tổng thể của hệ
thống do
41
MỘT BỘ CHỌN CARRY HIỆU QUẢ
chuỗi lan truyền mang theo tất yếu. Ví dụ: độ trễ của CPA nhanh để
chuyển đổi số được lưu cuối cùng thành dạng phần bù hai của nó
trong hệ số nhân cây Wallace thường bằng 25% đến 35% tổng độ trễ
của hệ số nhân [10]. Công suất là một yếu tố quan trọng trong đó
tối ưu hóa năng lượng đề cập đến số lượng Joules tiêu tán trong một
khoảng thời gian nhất định trong khi năng lượng là thước đo tổng
số Joules tiêu tán bởi một mạch. Trong thiết kế CMOS kỹ thuật số
[2], tích độ trễ công suất nổi tiếng thường được sử dụng để đánh
giá giá trị của thiết kế.
Theo một nghĩa nào đó, điều này có thể được biểu diễn dưới dạng
công suất × độ trễ = (năng lượng/độ trễ) × độ trễ = năng lượng, hàm
ý độ trễ là không liên quan. Bedrij (1971) [7] cho rằng độ trễ lan
truyền có thể được giảm bằng cách tạo ra nhiều kênh mang và sử dụng
các khoản mang này để tạo đồng thời bằng cách tạo ra các khoản tiền.
Ramkumar và Kannan [1] đề xuất rằng BEC sẽ giảm độ trễ tối đa của
việc truyền tải trong giai đoạn cuối của Carry Save Adder. Chang
và Hsiao [10] đã đề xuất triển khai bộ cộng chọn lọc mang hiệu quả
về diện tích và năng lượng thấp bằng cách sử dụng D-Latch thay vì
BEC. Kim và Kim [11] đã đề xuất kỹ thuật BEC, đây là một sửa đổi
đơn giản và hiệu quả ở cấp độ cổng để giảm đáng kể diện tích và
công suất của SQRT CSLA. Mô hình đề xuất sử dụng BEC thay vì RCA
như CSLA thông thường.
III. Bộ bổ sung mang RIPPLE (RCA)
Bộ cộng mang Ripple là mạch logic sử dụng nhiều bộ cộng đầy đủ để
cộng các số N-bit. Mỗi bộ cộng đầy đủ cung cấp đầu vào dưới dạng
Cin, là Cout của bộ cộng trước đó. Loại bộ cộng này được gọi là bộ
cộng mang gợn sóng, vì mỗi bộ cộng mang bit “gợn sóng” cho bộ cộng
đầy đủ tiếp theo. Tổng và đầu ra của bất kỳ giai đoạn nào không thể
được tạo ra cho đến khi đầu vào mang xảy ra, gây ra độ trễ thời
gian trong quá trình bổ sung. Độ trễ lan truyền mang cho mỗi bộ
cộng đầy đủ như trong Hình 3 là khoảng thời gian từ khi áp dụng
mang đầu vào cho đến khi xảy ra hiện tượng mang đầu ra.
Hình 3. Bộ cộng mang Ripple bốn bit.
Ripple Carry Adder [1, 2] được sử dụng để đánh giá phép cộng hai số
N-bit. Để cộng các số N-bit, cần có N bộ cộng đầy đủ. Từ đầu vào
mang của bộ cộng đầy đủ thứ hai của mỗi bộ cộng đầy đủ là đầu ra
mang của bộ cộng đầy đủ trước đó. Loại bộ cộng này được gọi là
Ripple Carry Adder vì sự gợn sóng của bộ cộng tiếp theo được điều
chỉnh ở đây. Cấu trúc chung của bộ cộng đầy đủ được hiển thị trong
Hình 4.
Hình 4. Sơ đồ cơ bản của Full Adder.
Machine Translated by Google
TẠP CHÍ CÔNG NGHỆ QUỐC TẾ AKGEC, Tập. 6, số 1
Sử dụng phương trình Cin = Gn-1+Pn-1Cn-1, Bộ cộng mang Ripple thông
thường được cấu trúc. Ở đây mỗi giai đoạn sử dụng đầu ra của giai đoạn
trước. Độ trễ tỷ lệ thuận với số bit như trong Hình 5. Bộ cộng này đảm
nhận số lượng cổng logic tối thiểu và độ trễ trong trường hợp xấu nhất
thường nhiều hơn. Người ta đề xuất rằng bộ cộng có bố cục thông thường
và sử dụng 5 cổng logic mỗi bit. Đối với bộ cộng n bit, tổng số cổng
logic được sử dụng là 5n và độ trễ là 2n+2 cổng logic. Để tính diện
tích chỉ có hai cổng đầu vào AND, OR và XOR được xem xét.
Hình 5. Sơ đồ khối của Bộ cộng mang Ripple bốn bit.
Bộ cộng một nửa được sử dụng để cộng hai số nhị phân một bit. Cũng có
thể cấu trúc một mạch logic bằng cách sử dụng nhiều bộ cộng đầy đủ để
cộng các số nhị phân N-bit. Mỗi bộ cộng đầy đủ sẽ nhập aCin, là Cout
của bộ cộng trước đó. Loại bộ cộng này là bộ cộng mang gợn sóng, vì
mỗi bit mang “gợn sóng” tới bộ cộng đầy đủ tiếp theo. Bộ cộng đầy đủ
đầu tiên (và duy nhất) có thể được thay thế bằng bộ cộng một nửa.
IV. MANG THEO CHỌN ĐỊA CHỈ
Carry Select Adder là một bộ cộng nhanh được sử dụng trong giao tiếp
kỹ thuật số và Kiến trúc bộ nhớ như trong Hình 6. Độ mang của một bộ
cộng mang gợn sẽ là '0' và một bộ cộng khác sẽ là '1'. Ở đây, tổng đầu
ra và số mang được xác định bởi các bộ ghép kênh 2 đến 1. Tín hiệu
điều khiển của bộ ghép kênh có thể được biểu diễn bằng mang (Cin).
Hình 6. Mạch cộng chọn lựa mang cơ bản.
Bộ cộng chọn lựa được chia thành hai loại: Bộ cộng có kích thước đồng
nhất và bộ cộng có kích thước thay đổi. Khi chiều dài bit được chia
đều, nó được coi là bộ cộng có kích thước đồng đều. Nó còn được gọi là
Bộ cộng chọn lựa tuyến tính. Trong các bộ cộng có kích thước thay đổi,
độ dài bit thường được chia không đều. Nó cũng được gọi là
42
Bộ cộng chọn lựa mang theo SQRT (CSLA). Thông thường, CSLA được thiết
kế với Bộ cộng mang Ripple kép với số mang là '1' và '0'. Ở đây, thay
vì có bộ cộng mang gợn sóng kép, chúng ta chỉ có bộ cộng mang gợn sóng
đơn trong khi bộ chuyển đổi nhị phân sang thừa một được kết nối thay
vì RCA với Carry '1'.[8]-[12].
Sơ đồ khối của Bộ cộng chọn lọc thông thường (CSLA) [1] được hiển thị
trong Hình 7. CSLA sử dụng RCA để tạo ra các giá trị tổng và giá trị
mang bằng cách sử dụng giá trị mang ban đầu tương ứng là 0 và 1, trước
khi giá trị mang thực sự đến. RCA trên được cung cấp với mang giá trị
ban đầu là logic “0” trong khi RCA thấp hơn được đưa ra với giá trị
ban đầu mang là logic “1”. Bộ ghép kênh chọn kết quả của đường dẫn
mang “0” nếu lần mang trước đó là logic '0' hoặc kết quả của đường dẫn
mang “1” nếu lần mang trước đó là logic '1 tức là lần mang thực tế
được sử dụng để chọn tổng và mang bằng cách sử dụng bộ ghép kênh .
Hình 7. Sơ đồ khối của CSLA thông thường.
Mỗi cặp RCA trong CSLA có thể tính toán song song giá trị tổng trước
khi thực hiện giai đoạn trước. Do đó, đường tới hạn của bộ cộng N bit
bị giảm. Độ trễ trong CSLA nhỏ hơn nhiều so với RCA vì đường tới hạn
trong trường hợp bộ cộng thông thường là đường truyền truyền mang N-
bit và một giai đoạn tạo tổng trong khi ở CSLA, đường tới hạn là đường
truyền truyền mang bit (N/L) và Bộ ghép kênh tầng L có một tầng tạo
tổng trong CSLA N-bit, trong đó L là số tầng trong CSLA như trong Hình
7. Vì L nhỏ hơn nhiều so với N và độ trễ của bộ ghép kênh nhỏ hơn độ
trễ trong bộ cộng đầy đủ, do đó độ trễ trong CSLA ít hơn nhiều so với
RCA nhưng tồn tại bản sao phần cứng ở mỗi giai đoạn, dẫn đến mức tiêu
thụ điện năng và chi phí tăng lên.
V. KHỐI CỘNG CƠ BẢN
Khối bộ cộng sử dụng bộ cộng mang Ripple, BEC và Mux được mô tả trong
phần này. Trong phần này, chúng tôi giải thích độ trễ và diện tích
bằng cách sử dụng phương pháp lý thuyết và chỉ ra độ trễ và diện tích
ảnh hưởng như thế nào đến việc thực hiện tổng thể. Việc triển khai
AND, OR và Biến tần (AOI) của cổng XOR được hiển thị trong Hình 8.
Phương pháp đánh giá độ trễ và diện tích coi tất cả các cổng được tạo
thành từ AND, OR và Biến tần, mỗi cổng có độ trễ là 1 đơn vị và diện
tích là 1 đơn vị. Sau đó chúng ta có thể cộng số lượng cổng trên đường
đi dài nhất của khối logic góp phần tạo ra
Machine Translated by Google

MỘT BỘ CHỌN CARRY HIỆU QUẢ

độ trễ tối đa. Việc đánh giá diện tích được tính bằng cách đếm
tổng số cổng AOI cần thiết cho mỗi khối logic. Dựa trên phương
pháp này, các khối mux 2:1, Half Adder (HA) và Full Adder (FA)
được đánh giá và liệt kê trong Bảng 1.
của nhiệm vụ này là sử dụng BEC thay vì RCA với Cin=1 nhằm giảm
diện tích và tăng tốc độ hoạt động trong CSLA thông thường để
thu được CSLA sửa đổi. Để thay thế RCA n-bit, cần có logic BEC
n+1 bit như trong Hình 10.
Hình 11 cho thấy BEC sử dụng việc thực hiện.

Hình 10. Bộ chuyển đổi nhị phân 4 bit thành thừa 1.

Hình 8. Đánh giá độ trễ và diện tích của XOR.

Các biểu thức Boolean của BEC 4 bit được đưa ra dưới dạng (lưu ý
Bảng 1—ĐÁNH GIÁ ĐỘ TRỄ VÀ ĐÁNH GIÁ KHU VỰC CSLA
các ký hiệu chức năng! NOT, & AND, ^XOR).
X0 =! B0
X1 = B0^B1

X2 = B2^ (B0 & B1)

X3 = B3^ (B0 & B1 & B2)

Hình tiếp theo, tức là Hình 9 minh họa cách đạt được chức năng
cơ bản của CSLA bằng cách sử dụng BEC 4 bit cùng với Mux. Một
đầu vào của mux 8:4 được lấy làm đầu vào (B3, B2, B1 và B0) và
một đầu vào khác của mux là đầu ra BEC. Điều này tạo ra hai kết
quả từng phần có thể xảy ra song song và mux được sử dụng để chọn
đầu ra BEC hoặc đầu vào trực tiếp tùy theo tín hiệu điều khiển

hoặc tín hiệu mang Cin.

Hình 11. Bộ chuyển đổi nhị phân 4 bit sang thừa 1 bằng cách sử dụng Carry Out.

Việc triển khai ở cấp độ khối tương ứng bao gồm bộ cộng Ripple Carry, đơn

vị BEC cũng như đơn vị lựa chọn tổng và số mang, được kết nối tương ứng với

nhau bằng các bit được đánh dấu như 0 cũng như số mang vào và mang ra. Thứ

tự tương ứng của n biểu thị mức độ của các bit như 1, 2, v.v. như được hiển

thị trong Hình 12. Ở đây, tại phần đầu ra, các tổng cũng như các đơn vị

mang được tạo ra tương ứng. Bảng chân lý của logic nhị phân 4 bit đến dư -

1 tương ứng được hiển thị trong Bảng 2.

Hình 9. BEC bốn bit với MUX 8:4.

VI. BỘ CHUYỂN ĐỔI NHỊ PHÂN SANG EXCESS-1 (BEC)

Khía cạnh chung là sử dụng Bộ chuyển đổi nhị phân sang thừa 1
(BEC) trong CSLA thông thường để đạt được diện tích thấp hơn và

tăng tốc độ hoạt động. Logic này được thay thế trong RCA bằng Cin= 1.
Logic này có thể được áp dụng cho các bit khác nhau được sử dụng
trong thiết kế đã sửa đổi. Lợi ích chính của logic BEC này đến
từ thực tế là nó sử dụng số lượng cổng logic ít hơn cấu trúc Bộ
cộng đầy đủ n-bit (FA). Như đã nêu ở trên ý chính
Hình 12. Kết nối RCA, BEC và Khối Sum & Carry

43
Machine Translated by Google

TẠP CHÍ CÔNG NGHỆ QUỐC TẾ AKGEC, Tập. 6, số 1

BẢNG 2—BẢNG SỰ THẬT CỦA BEC 4 BIT

Logic nhị phân Logic dư 1

B0 B1 B2 B3 E0 E1 E2 E3

0000 0001

0001 0010

0010 0011

0011 0100

0100 0101

0101 0110

0110 0111

0111 1000 Hình 13. CSLA SQRT thông thường 16 bit.

1000 1001
Về cơ bản, cấu trúc đề xuất của CSLA sửa đổi sẽ
1001 1010 chứa thông số thiết kế của Cổng NAND thay vì

1010 1011 cổng NOR. Kết quả là số lượng cổng sẽ giảm

và do đó các tham số như diện tích. Sự chậm trễ của
1011 1100
mạch đề xuất cũng sẽ bị ảnh hưởng. Việc so sánh
1100 1101 của RCA &CSLA về độ trễ cũng như các thông số kích thước
ký hiệu dưới dạng n được thể hiện ở bảng 3.
1101 1110

1110 1111 Bảng 3--BẢNG SO SÁNH RCA & CSLA

1111 0000

VII. PHƯƠNG PHÁP HIỆN ĐẠI

Kiến trúc này tương tự như SQRT CSLA 16-bit thông thường,

chỉ thay đổi ở chỗ, chúng tôi thay thế RCA bằng Cin=1 trong số hai VIII. PHẦN KẾT LUẬN
các RCA có sẵn trong một nhóm có BEC. BEC này có một tính năng
Công suất, độ trễ và diện tích là các thông số hiệu suất chính của
rằng nó có thể thực hiện hoạt động tương tự như hoạt động được thay thế
CSLA và việc giảm các tham số này là thách thức
RCA với Cin=1. Hình 13 thể hiện sơ đồ khối đã sửa đổi
vấn đề nghiên cứu VLSI ngày nay. Nhiều phương pháp và kỹ thuật
của SQRT CSLA 16 bit. Số bit cần thiết cho BEC
đã được đề xuất để thiết kế nhanh, gọn và tiêu tốn ít năng lượng hơn
logic nhiều hơn 1 bit so với các bit RCA. Đã sửa đổi
tiêu thụ CSLA. Nhưng như chúng ta có thể phân tích từ gần đây
sơ đồ khối [1] cũng được chia thành nhiều nhóm biến khác nhau
Phương pháp đề xuất rằng có sự cân bằng giữa diện tích
kích thước của các bit với mỗi nhóm có bộ cộng mang gợn,
tiêu thụ và sự chậm trễ của CSLA. Vì vậy, có một phạm vi
BEC và mux tương ứng. Do đó, tổng1 và mang 1
để làm cho CSLA có độ trễ và diện tích hiệu quả hơn bằng cách tối ưu hóa
(đầu ra từ mux) tùy thuộc vào mux và kết quả được tính toán
mạch. Sự cải thiện tổng thể trong CSLA đã sửa đổi cho thấy
bởi RCA và BEC tương ứng. Sum2 phụ thuộc vào nhớ 1
kết quả tốt hơn về sức mạnh khu vực và độ trễ. Do đó, đề xuất
và mux. Đối với các phần còn lại thời gian đến của mux
CSLA sửa đổi đang được sử dụng để tiết kiệm năng lượng và diện tích
lựa chọn đầu vào luôn lớn hơn thời gian đến của dữ liệu thiết bị.
đầu vào từ BEC.

IX. NHÌN NHẬN

III. THẢO LUẬN KẾT QUẢ
Các tác giả cảm ơn Trường Cao đẳng Kỹ thuật Ajay Kumar Garg vì
Các kết quả từ việc tích điện/xả tĩnh điện cho thấy
cung cấp cơ sở vật chất.
cường độ dòng điện và điện áp trong tụ điện như thế nào. Khi một trong
chúng tăng lên thì cái kia cũng tăng lên và ngược lại như thể hiện trong
X. TÀI LIỆU THAM KHẢO
hình 2. Năng lượng tích điện cũng phụ thuộc vào chúng như được hiển thị
[1]. B. Ramkumar và HM Kittur, 2012, “Bộ cộng lựa chọn mang theo năng lượng
trong hình 3. Điện dung của siêu tụ điện được quan sát
thấp và hiệu quả về mặt diện tích,” Giao dịch của IEEE trên Very Large
cũng thay đổi trong thời gian sạc và xả. Nó
Hệ thống tích hợp quy mô (VLSI). tập. 20, không. 2, trang 371–375.
tăng khi sạc và giảm khi xả. [2]. J. Kinniment, 1996, “Đánh giá phép cộng không đồng bộ”,
Điều này không phù hợp với phương trình 3 trong đó Giao dịch của IEEE về Tích hợp quy mô rất lớn (VLSI)

điện dung được coi là không đổi. Hệ thống, tập 4, trang 137-140.

44
Machine Translated by Google

MỘT BỘ CHỌN CARRY HIỆU QUẢ

[3]. Hiroyuki Morinaka, Hiroshi Makino, YasunobuNakase, Hiroaki Suzuki và Koichiro Rishabh Rai đang theo đuổi M.Tech (2013-2015) từ Trường Cao

Mashiko,1995 “Bộ cộng CMOS nhìn về phía trước mang theo 64 bit sử dụng Lựa đẳng Kỹ thuật Ajay Kumar Garg, Ghaziabad (trực thuộc Đại

học Kỹ thuật Uttar Pradesh, Lucknow) trong Thiết kế VLSI.

chọn mang được sửa đổi”, Kỷ yếu của IEEE về Hội nghị mạch tích hợp tùy

chỉnh, trang 585-588.

Lĩnh vực quan tâm của anh là Thiết kế hệ thống kỹ thuật số,

Thiết kế hệ thống nhúng và Thiết kế VLSI công suất thấp.

[4]. JM Rabaey, 2002, “Mạch tích hợp kỹ thuật số—Một góc nhìn thiết kế”, Upper
Anh đã hoàn thành bằng B.Tech từ Viện Kỹ thuật & Công nghệ
Saddle River, NJ: Prentice-Hall, một cuốn sách dành cho nghiên cứu tổng Vishveshwarya, Gr.Noida (trực thuộc Đại học Kỹ thuật Uttar

quát. Pradesh, Lucknow) về Kỹ thuật Điện tử và Viễn thông với

[5]. June Wang, Zhongde Wang, GA Jullien và WC Miller, 1994, “Phân tích thời gian Danh hiệu vào năm 2013. Trong sự nghiệp của mình, anh ấy đã
được đánh giá cao và được chứng nhận vì đã đảm bảo Thứ hạng
khu vực của Bộ bổ sung Carry Look Forward sử dụng logic domino nhiều đầu
trong Năm Vị trí Hàng đầu trong ngành tương ứng trong bốn năm liên tiếp trong Giải thưởng
ra nâng cao”, Hội nghị chuyên đề quốc tế của IEEE về Mạch và hệ thống,
B.Tech và Amul Vidya Bhushan cho màn trình diễn của anh ấy trong AISSCE-2009, tại Cấp
tập.4, trang 59-62.
huyện. Trong thời gian tốt nghiệp, anh cũng đã được trao giải Bài thuyết trình hay nhất
[6]. Nhon T. Quách và Michael J. Flynn, 1992, “Bổ sung tốc độ cao trong CMOS”,
tại Hội nghị Quốc gia do IEEE tài trợ, ETEAT-2013. Anh là thành viên sinh viên của IEEE.
Giao dịch IEEE trên Máy tính, Tập 41, trang 1612-1615.

[7]. OJ Bedrij, 1962, “Bộ cộng chọn mang”, giao dịch IRE trên Máy tính Điện tử,

Tập.EC-11, trang 340-346.

[số 8]. Richard P. Brent và HT Kung, 1982, “Bố cục thông thường cho các bộ cộng
Rajni Parashar hiện đang làm Trợ lý Giáo sư tại Khoa Kỹ
song song”, các giao dịch của IEEE trên Máy tính, Vol.c-31, tr.260-264.
thuật Điện tử và Truyền thông tại Trường Cao đẳng Kỹ thuật

Ajay Kumar Garg, Ghaziabad (trực thuộc Đại học Kỹ thuật

[9]. Sarabdeep Singh, Dilip Kumar, 2011, “Thiết kế bộ bổ sung lựa chọn mang theo
được điều chỉnh hiệu quả về diện tích và năng lượng”, Tạp chí Quốc tế về
Ứng dụng Máy tính, Tập. 33, số 3, tr.14-18.
Uttar Pradesh, Lucknow). Cô đã hoàn thành bằng B.Tech tại
Đại học Kỹ thuật Punjab, Jalandhar và M.Tech từ Đại học
Kurukshetra, Kurukshetra. Cô có bốn năm kinh nghiệm giảng

[10]. T.-Y.Chang và M.-J.Hsiao, 1998, “Thư điện tử CSLA, Tập.34, trang 2101-2103. dạy và sáu tháng kinh nghiệm công nghiệp.

[11]. Y. Kim và L.-S. Kim, 2001, “Bộ cộng lựa chọn mang theo 64-bit có diện tích

giảm,” Electron. Bức thư. Tập. 37, số 10, tr.614–615.

Mối quan tâm nghiên cứu của cô là trong lĩnh vực Thiết kế mạch kỹ thuật số và tương tự &
[12]. Amelifard B, Fallah F và Pedram M, 2005, “Thu hẹp khoảng cách giữa Carry
Vi điện tử.
Select Adder và Ripple Carry Adder: Một loại mới của các bộ cộng hiệu suất

cao công suất thấp”, Chất lượng thiết kế điện tử, Hội nghị chuyên đề quốc

tế lần thứ sáu của IEEE, trang 148 -152.

[13]. Akhilesh Tyagi, 1990. “Lược đồ diện tích giảm dành cho bộ bổ sung chọn

lọc”, Giao dịch IEEE trên máy tính, Tập 42, Số 10, trang 1163-1170.

45