Interconnections and Contacts

l To completes the formations of an IC, one must interconnect the

devices and finally get connections to the world outside the silicon
chip.
l Three possible levels of interconnection :
ü Diffusions
ü Metallization
ü Polysilicon(After 1970s)
l In this Chapter
ü Interconnection formation
ü Refractory metal silicide & multilevel metallization
ü Liftoff

7.1 INTERCONNECTIONS IN INTEGRATED CIRCUITS

l Aluminum, polysilicon 그리고 diffusion region은 silicon dioxide 절연층에 의
해 서로 isolation 되어질 수 있다.
 7.1 INTERCONNECTIONS IN INTEGRATED CIRCUITS(계속)

l Interconnection 물질은
ü Low sheet resistance
: to minimize voltage drop &
propagation delay
ü Low connect resistance
: “Ohmic” contact
ü Long-term operation

l 그림 7.1 : Portion of a MOS logic

circuits showing the use of
diffusion, polysilicon, and
aluminum interconnections
ü Aluminum-diffusion contact /
Aluminum-polysilicon contact
ü Butted contact : Al으로 diffusion-
polysilicon connection
ü Buried contact : directly diffusion-
polysilicon connection
7.2 METAL INTERCONNECTIONS AND CONTACT TECHNOLIGY

l Low-resistivity materials : Metal

l Metal
ü Gold : - multilayer metal sandwich(such as Titanium or tungsten)
- rapid diffuser -> Deep level recombination center in
silicon

ü Aluminum : - most common material

- Inexpensive
- Adhere to silicon dioxide
- Bulk resistivity : 2.7uohm-㎝
- silicon과의 good contact 형성 시 여러 문제 야기될
수 있음.
ü Copper : next generation interconnection material
7.2 METAL INTERCONNECTIONS AND CONTACT TECHNOLIGY(계속_
7.2.1 Ohmic Contact Formation
lFormation “Ohmic” contact between the metal and Semiconductor.
l그림 7.2
(a)true ohmic contact.
(b) rectifying(정류) contact.
(c)practical ohmic contact.
7.2 METAL INTERCONNECTIONS AND CONTACT TECHNOLIGY(계속)

l Available contact Al to Semiconductor region during fabrication (그림7.3)

ü Al – p type Si : 1016/㎤ 이상의 doping level 에서 good ohmic contact
ü Al – n type Si : for lightly doped n-type Si,
Al은 Metal-Semiconductor “Schottky-Barrier” diode.
ü Al-n+ type Si : practical ohmic contact
7.2 METAL INTERCONNECTIONS AND CONTACT TECHNOLIGY(계속)

7.2.2 Aluminum-Silicon Eutectic

Behavior
lEutectic
특성 : 두 물질 혼합물의
녹는점이 각각의 물질의 녹는점보다
낮다. (그림 7.4)
üAl의 melting point : 660℃
üSi의 melting point : 1412℃
üAl(88.7%)+Si(11.3%)의
최소 melting temperature =
Eutectic temperature : 577℃
ü∴ Si IC 공정에서 Al step은
고온 공정이 모두 완료된 후 실
시.
7.2.3 Aluminum Spiking and Junction Penetration

l Annealing : good contact을 위해 Al 증착과 pattern 후 불활성 분위기에서

450~500 ℃로 열처리

l Annealing 동안 Si이 Al안으로 확산하며, Si 자리는 Al으로 채워진다. .

ü ∞ Contact area, anneal temperature and time.
ü Si tends to be supplied from a few point.
ü Spike of aluminum form and penetrate into silicon contact region.
ü If the contact is to a shallow junction, the spike may cause a junction
short.(Fig.7-5)

l Insert fig. in Fig.7.4 : solubility of silicon in aluminum.

ü At 400~eutectic temp., solubility of silicon = 0.25~1.5% by weight.
ü To solve the spiking problem, method(1)
l Si added to Al film during deposition by coevaporation from two
target.
l 1% Si을 포함한 Al target을 이용하여 sputter deposition.
l Annealing 동안 기판으로부터 silicon을 absorb하지 않는다.
7.2.3 Aluminum Spiking and Junction Penetration(계속)

ü Method(2)
l Al 과 Si 사이에 barrier 물질을 위치시키다.(그림 7.5)
l Ex) Polysilicon : polysilicon supply the silicon needed to
saturate the Al.
l Ex) metal : platinum, palladium, titanium, and tungsten
l The metal must form a Low-resistance contact with silicon ,
not react with Al, and be compatible with other process step.
 7.2.3 Aluminum Spiking and Junction Penetration(계속)

7.2.4 Contact Resistance

l Contact resistance: Rc is inversely
proportional to area of the contact.

RC = r C / A (7.1)

rC : specific contact resistivity[Ω-㎝2]

A : contact area

l Example] 2 x 2㎛ contact, r C= 1uΩ-㎠이면

contact resistance Rc=25Ω
l Fig. 7-6. : Contact resistivity as a function of
a annealing temp.
ü 450℃ annealing .
ü Junction spiking을 막기위한 Al/polySi/n+
Si 구조는 poor resistivity
 7.2.5 Electromigration

l Electromigration :the movement of atoms in a metal film

due to momentum transfer from the electrons carrying
the current.
l 높은 전류 밀도 하에서 metal원자의 이동은 부분적으로
metal의 ‘pileup’ 혹은 ‘hillocks’과 ‘void’을 야기.
ü ‘Void’ : open circuit 야기
ü ‘Pileup’ : 가깝게 근접해 있는 conductor끼리
short circuit을 야기
l Electromigration에 의한 conductor의 평균 고장시간
(mean time to failure : MTF)은 전류밀도J와 온도의 함수

l 개선방법 : copper 같은 heavy metal을 소량 첨가

l 95%Al + 4% Cu + 1% Si 이 sputter deposition system에
서 일반적으로 사용
l 이 혼합물은 electromigration뿐만 아니라 Al spiking까지
개선.
7.3 DIFFUSED INTERCONNECTIONS
l Low sheet resistance를 갖는 Diffused conductor 또한 interconnection
medium.
l 그림4.16에서 최소 resistivity : 1000uΩ-㎝ (10 Ω-㎛)
ü 약 1㎛의 shallow 구조의 경우,
sheet resistance는 일반적으로 10~20 Ω/□
ü Signal이나 power의 경우 long diffusion conductor 사용 시 RC Time
delay 大(diffusion은 이웃 하는 소자 연결 시 유용)
l RC model
ü C: reverse-biased PN 접합의 cap.
ü 근사 : one-sided step junction.

qN s K s e o
C= ( 7.3)
2(f bi + V R )
æ N ö
f bi =( kT / q ) lnçç s ÷÷ +0.56V
è ni ø
N s : substrate doping
φbi : bult - in potential
V R : reverse bias
7.3 DIFFUSED INTERCONNECTIONS(계속)

l 그림7.7 :
ü 3-input NMOS NOR
gate
ü 3 source가 diffusion에
의해 merge
ü 3 drain과 load device의
source가 diffusion에 의
해 merge

l 그림7.1은 PLA
(Programmable Logic –Array)
에서 Long diffused
interconnection region의 사
용 예를 보여줌
 7.4. POLYSILICON INTERCONNECTIONS AND BURIED CONTACTS
l MOS tr.의 gate: heavily doped n-type polysilicon.
l Polysilicon : interconnection layer.
l Thin, heavily doped polysilicon의 최소 resistivity: 300 uΩ-㎝
l 기판에 대해 상당한 capacitance를 가지므로 RC delay 문제를 가진다.
7.4.1 Buried Contacts
l 그림 7.11(a) : polysilicon과 diffusion
사이를 metal로 연결
l 2-contact + intervening space (공간
낭비)
l 그림 7.11(b) : polysilicon과 silicon
사이를 direct로 연결(mask 추가)
1. Polysilicon 증착 전에 thin gate
oxide에 추가된 mask로 창을
open한다.
2. Heavily doped polysilicon으로
부터 N-type dopant가 확산하여
이웃 하는 ion-implanted n+영
역과 merge : buried contact
7.4.2 Butted Contacts
l Butted contact : Separate contact window에서 필요한 공간을 제거함으로써
공간을 절약할 수 있다.
l 신뢰성 문제때문에 butted contact을 사용하지않는 manufacture 들도 있음.
l Polysilicon을 diffusion contact window의 edge에 align 한 후 polysilicon과
확산영역의 contact window를 동시에 open 하여 metal로 연결한다.
7.5 SILICIDES AND MULTILAYER-CANTACT TECHNOLOGY
l Thin polysilicon과 shallow diffusion들의 sheet resistance는 10~20 Ω/□ 이하로
줄일 수 없다. : interconnection 물질로의 사용을 크게 제한하는 요인.
l Interconnection delay는 dice 는 점점 커지고 feature size는 점점 작아지는 VLSI
회로의 speed를 제한한다. →interconnection 개선 방법이 발견

7.5.1 Silicides, Polycides, and Salicides

lSilicide : silicon과 noble 금속이나 내화

성 금속과의 compound.
lpolysilicon과 diffusion들의 sheet
resistance는 그 표면에 silicide를 shunting
하여, low-resistivity를 형성함으로써 줄일 수
있다.
l표7.1 : 가능한 silicide의 측성 list.
l많은 금속들이 1960년 이후 부터 bipolar의
Schottky-barrier diode를 형성하기위해 사용
되어져 왔고 지금은 interconnection 목적으로
silicide를 형성하기위해 사용되어진다.
7.5.1 Silicides, Polycides, and Salicides(계속)

l Polycide : polysilicon gate의 top에 silicide를 형성한 구조

ü Desired metal layer을 증착 한다
ü 600~1000℃에서 heating
ü Metal과 polysilicon이 반응하여 desired silicide를 형성

l Coevaporation, Co sputtering, 혹은 혼합물의 target을 sputtering : 열 처리 혹은

“sintering” 전에 polysilicon 위에 silicon과 metal들을 증착 하기 위해 사용
l silicide의 resistivity : 15~50 uΩ-㎝
l Silicide 형성에 이어서 surface는 산화되어질 수 있다.
ü 고온에서 silicon이 silicide layer로 빠르게 확산
ü 이 silicon은 SiO2 절연층을 형성하기위해 silicide surface에서 O2와 결합
7.5.1 Silicides, Polycides, and Salicides(계속)

l Silicide와 silicon의 eutectic 온도가 후속 공정의 온도를 제한

ü 많은 silicide 들은 1000℃ 이상의 온도에서도 안정적
ü Nickel(900 ℃), platinum(800 ℃), palladium(700 ℃)의 silicide는 제외.

l 그림7.13 : MOS tr.의 gate와 source/drain 영역 위에 연속적으로 silicide를 형성하

는 공정 : self-aligned silicide = salicide
1. Gate의 양 옆면에 silicide형성은 gate와 diffusion영역(source/drain)사이를
short시키기 때문에 이를 막기위해 oxide spacer를 이용
2. Spacer는 CVD oxide로 우선 surface를 coating한 후 RIE step으로 oxide를
제거하면 생김. (Gate edge 따라 형성된 oxide는 다른 영역보다 두껍기 때문에
gate의 top과 source/drain 영역으로부터 oxide가 완전히 제거되었을 때 gate
side에는 oxide가 남는다.)
3. Metal이 wafer전면에 deposition됨
4. Sinter 동안 silicon 혹은 polysilicon 영역과 닿은 metal 영역만 silicide가 형성
됨
5. 닿지않은 metal은 silicide를 attach하지 않고 선택적으로 etch됨
6. 결과적으로 silicide가 gate와 source/drain 영역에 self-align됨.
7.5.1 Silicides, Polycides, and Salicides(계속)
7.5.2 Barrier Metals and Multilayer Contacts

l Silicide와 Al의 contact 역시 spiking 문제 야기

ü silicon의 확산을 막기위해 중간매개 metal을 사용:barrier metal
ü 그림7.14 : barrier metal로 TiW 사용.
ü 최종 contact은 diffusion/silicide/TiW/AlCu로 구성

l Multilayer contact은 high-density, high-performance MOS와 bipolar tech.에

매우 일반적으로 사용되고 있음.

Fig. 7.14 Device cross sections showing the use of Silicide contacts in (a) bipolar and (b) M0S
device-Reprinted with permission from Semiconductor International-magazine, August 1985.[5]
Copyright 1985 by Cahners Publishing Co., Des Plains, IL.
 7.6 THE LIFFOFF PROCESSES
l Pattern 형성 공정
ü 그림7.15a : “subtractive” etching
1. Thin film layer형성
2. Photo resist 도포
3. Mask를 사용 P/R 현상
4. Thin film etching(P/R을 masking
layer로 사용, 선택적인 etching)
ü 그림7.15b : “liftoff” 공정
1. P/R 도포
2. Mask를 사용하여 P/R 현상
(thin film이 남아야 하는 영역
open)
3. Thin film deposition
4. P/R remove
Fig.7.15 A comparison of interconnection
l 두 공정은 mask pattern이 서로 negative formation by (a)subtractive etching and
ü Mask의 dark field를 light field로 바꿈 (b)additive metal liftoff

ü P/R종류를 negative에서 positive로 바

꿈
7.6 MULTILEVEL METALLIZATION
l 그림 7.16 : multilevel metal system.
ü 그림 7.16a : basic two-level metallization process
1. 1st metal 증착 & patterning
2. 층간 유전막(interlevel dielectric : CVD or sputtered SiO2, nitride, or
polyimide)을 1st metal위에 증착
: provide good step coverage & smooth the topology
: No pinhole & good insulator
3. Vias are opened in the dielectric layer
4. 2nd metallization 증착 & patterning

Fig. 7.16 (a) Basic two-level metallization process may use

polyimide, oxide, or nitride as interlevel dielectric;
7.6 MULTILEVEL METALLIZATION(계속)
ü 그림 7.16b : Via filling technique improve the overall topology
1. metal level이 증착 되기 전에 via를 채운다.

Fig. 7.16 (b) additional process steps may be added to fill the vias
with metal prior to each metal deposition in order to achieve a more
planar structure.