2018년 한국소프트웨어종합학술대회 논문집

머신 러닝을 기반한 클럭 트리 토폴로지 방법론 분석

송인아, 목선식, 김주호
서강대학교, 컴퓨터공학과
ina.uzu.song@gmail.com, ssmok123@naver.com, jukim@sogang.ac.kr

Clock Tree Topology Method Based on Machine learning

Song In Ah, Mok Sun Sik, Kim Ju Ho
Sogang University, Computer Science and Engineering
ina.uzu.song@gmail.com, ssmok123@naver.com, jukim@sogang.ac.kr
요 약
최근 반도체 공정기술의 발달로 배선의 크기가 작아지고 회로의 집적도가 증가됨에 따라 높
은 집적도를 사용한 SOC 설계가 보편화 되고 있다．스큐가 최소화된 버퍼 클럭 트리 합성은 고성
능의 VLSI설계에서 동기화된 회로를 위해 매우 중요한 역할을 하게 된다, 하지만, 집적도 상승에 따른
회로의 성능 분석하는데 시간이 오래 걸리고, 클럭 트리 합성을 수행하는 시간도 증가하게 된다. 회로를
설계 단계에서 빠르고 정확하게 분석하면 Time to market을 줄일 수 있기 때문에 매우 효율적이다. 그래
서 설계 시간 단축을 위해 머신 러닝 기법을 적용하여 빠르고 효율적인 클럭 트리 토폴로지 생성 방법에
대해 분석한다.

1. 서 론 전반적인 회로의 신뢰도 향상 방법론에 적용 할 수

회로에서 높은 성능과 신뢰성 확보를 위한 중요한
요소는 클럭의 동기화이다. 디지털 회로는 클럭 신호에
동기화 되어 작동되므로 클럭 신호의 빠른 전이가
시스템의 성능 향상으로 이어지게 된다. 클럭 트리
네트워크에서 클럭 신호는 시스템내에서 수천 개
이상의 게이트를 구동하며 칩 전체에 걸쳐서 배치되게
된다. 회로의 레이아웃(layout)시 자동으로 클럭
네트워크를 구성하고 적절한 위치에 버퍼를 삽입하는
작업을 클럭 트리 합성(CTS)라 한다. 클럭 라인에 많은
플립플롭들이 연결될 경우에 팬 아웃이 커져서 문제를
야기하게 되고, 이를 해결하기 위해 클럭 트리 합성을
진행하게 된다. 스큐가 최소화된 버퍼 클럭 트리 합성은
고성능의 VLSI설계에서 동기화된 회로를 위해 매우
중요한 역할을 하게 되며, 클럭 트리 합성을 수행하는
시간은 칩 설계의 복잡도가 증가함에 따라 함께
증가하게 된다. 그래서 클럭 트리 합성을 위한 효율적인
메커니즘을 개발하는 것이 필요하다. 설계가 잘 된 클럭
트리는 클럭 스큐를 최소화하면서 클럭을 전달하는
속도를 향상시키게 된다.
회로 설계 방법들에 대한 데이터 베이스를 기반으로
머신 러닝 이용해서 학습된 정보를 바탕으로
적용한다면 기존의 설계 문제 이슈들을 해결하는데
매우 효율적이다. 또한 회로의 수율 예측 뿐만 아니라
본연구는 과학기술정보통신부 및 정보통신기술진흥센터의 SW 중심대
학지원사업의 연구결과로 수행되었음(2015-0-00910). 또한,
IDEC 에서 EDA Tool 를 지원받아 수행하였습니다.
있다. 이로 인해 양산의 효율 증대를 기대할 수 있고,
설계 시간도 단축 시킬 수 있을 것으로 전망되어 결국
TAT(Turn Around Time)를 줄이는 효과까지 가져올 수
있다.
최근의 회로가 미세화에 따라 매개 변수의 개수가
증가함에 따라 분석해야 하는 코너의 수도 급격히
증가하여, 회로를 빠르고 정확하게 타이밍 분석하는
것이 어려워지고 있다. 이를 해결하기 위해 머신 러닝
(Machine learning)을 적용한다면, 회로의 성능에 큰
영향을 미치는 매개 변수를 미리 파악하고 예측 할 수
있고, 머신 러닝을 통해서 매개 변수의 중요성이나 매개
변수 간의 의존성에 따라서 분류하고 분석함으로
빠르고 정확하게 타이밍 분석을 가능하게 한다. 그리고
머신 러닝을 기반으로 빠르고 효율적으로 클럭 트리
네트워크를 구성하고, 클럭 트리의 성능의 가장 큰
영향을 미치는 클럭 스큐를 최소로 한 클럭 트리 합성
방법론이 요구된다.
2. 머신 러닝 기반한 클럭 트리 합성
머신 러닝은 크게 지도 학습 (supervised learning)과
비지도 학습 (Unsupervised learning) 으로 나눌 수
있다. 머신 러닝 분야에서 지도 학습은 가장 기본이
되고 구현하기 쉽다. 컴퓨터에게 문제 (Feature)와 정답
(Label)이 있는 데이터 (Training Set)를 학습 시킨 후,
운영 데이터(Test Set)를 분류하거나 맞추는 것이다.
지도 학습의 대표적인 알고리즘은 서포트 벡터 머신
(SVM), 결정 트리 (Decision Tree), KNN등이 있다.

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그림 1 비지도 학습
비지도 학습은 비지도 한다는 말처럼 사람의 개입이
없이 컴퓨터가 알아서 어떠한 결과를 도출해 내는 것을
뜻한다. 비지도 학습은 그림 1에서 보는 것과 같이
지도 학습과 달리 정답 (Label)이 존재하지 않는다.
그래서 비지도 학습 알고리즘을 통해 사람들이
인지하지 못한 분류를 특정을 기준을 따라 분류할 수
있고 문제를 해결 할 수 있다. 비지도 학습의 대표적인
알고리즘은 클러스터링, 차원 감소 기법 등이 있다.
클럭 트리 합성은 크게 클럭 트리 토폴로지 생성
(클럭 트리 클러스터링)과 버퍼 및 와이어 라우팅
과정으로 나눌 수 있다. 그래서 클럭 트리 합성 과정 중
그림 2에서 보는 것과 같이 클럭 트리 토폴로지 생성
시 머신 러닝 기법인 클러스터링을 방법을 사용한다면
매우 효율적이다. 클럭 트리 토폴로지를 효율적으로
생성한다면, 클럭 트리의 성능이 매우 향상 될 수 있다.
그래서 클럭 트리 토폴로지 생성 단계에서 학습을 통해
클럭 싱크들의 쌍을 짓는다. 본 논문에서는 가장 최소
길이를 가진 클럭 트리를 생성하기 위하여 가장 길이를
최소로 하는 쌍을 머신 러닝 모델을 통해 싱크들의
쌍을 짓는다. 그리고 와이어의 길이를 계산하기 위해
엘모어 지연시간 모델(Elmore delay model)을 기반으로
계산하게 된다. 와이어의 지연 시간을 구할 때, 러닝
모델 학습을 통해 빠르고 정확하게
지연시간을 얻을 수 있다. 또한, 다양한 조건에서 길이,
온도, 두께 다양한 와이어 변이를 고려한 와이어의
지연시간을 러닝 모델 학습을 통해 얻을 수 있다. 머신
러닝 기반으로 클럭 트리 토폴로지를 생성할 때 시간적
비용 감소라는 장점을 얻을 수 있다.
3. 결 론 및 향후 계획
회로가 점점 작아지고 복잡해짐에 따라 클럭 트리
생성하는데 시간이 많이 걸리고 클럭 스큐를 작은 클럭
트리를 생성하기데 어려움이 많다. 하지만, 머신 런닝을
통해서 기존의 클럭 트리 토폴로지 생성하는데 시간을
줄이고, 고성능을 위한 작은 스큐를 가진 클럭 트리를
그림 2 클럭 트리 클러스터링
그림 3 머신 러닝 기반 러닝 모델
생성할 수 있게 된다. 향후 계획으로는 머신 러닝
알고리즘을 클럭 트리 합성 과정 전체에 적용할
계획이고, 온도, 전압, 다양한 공정변이를 고려한 클럭
트리 합성을 위해 머신 러닝 알고리즘을 개발할
계획이다.
3. 참고 문헌
[1] Li-C. Wang and Malgorzata Marek-Sadowska. “Machine
Learning in Simulation-Based Analysis.” in Proceedings of the
Symposium on International Symposium on Physical Design
ACM, New York, NY, USA, 2015, pp. 57-64.
[2] A. B. Kahng, S. Kang, H. Lee, S. Nath and J. Wadhwani,
"Learning-based approximation of interconnect delay and slew
in signoff timing tools," in International Workshop on System
와이어의 Level Interconnect Prediction, Austin, TX, 2013, pp. 1-8.
[3] S. S. Han, A. B. Kahng, S. Nath and A. S. Vydyanathan, "A
deep learning methodology to proliferate golden signoff
timing," in Design, Automation & Test in Europe Conference &
Exhibition (DATE), Dresden, 2014, pp. 1-6.
[4] Bei Yu, David Z. Pan, Tetsuaki Matsunawa and Xuan Zeng,
"Machine learning and pattern matching in physical design," in
the 20th Asia and South Pacific Design Automation Conference,
Chiba, Japan, 2015, pp. 286-293.
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