Outline

• 4-1積體電路的簡介
• 4-2IC的基本工作特性與參數
• 4-3數位積體電路─反相器（NOT）電路
• 4-4各種邏輯族數位電路
• 4-5不同邏輯族之界面問題
• 4-6習題
 積體電路族的分類
DCTL（直接耦合電晶體邏輯）
RTL族 RTL（電阻-電晶體邏輯）
飽 RCTL（電阻-電容-電晶體邏輯）
和
型 DTL（二極體-電晶體邏輯）
双極 HTL（高臨限邏輯）
DTL族
型
TTL-TTL（電晶體-電晶體邏輯）
非 ECL（射極耦合邏輯）
飽
和 CTL（互補電晶體邏輯）
型
MOS（金屬氧化物半導體邏輯）
單極
型 CMOS（互補式MOS）
 4-1 積體電路的簡介
• 積體電路（Integrated Circuit, IC）是將整個電路整
合在一塊晶片上；其包含所有的電晶體、二極體
、電阻、電容等基本元件。具有體積小、可靠度
高、成本低與功率消耗小等優點。
• 積體電路的包裝依其在印刷電路板（PC Board）
上的安裝方式可分為穿孔型安裝與表面型安裝兩
大類。

(a)DIP型包裝 (b)SMT型包裝
• SMT包裝中又可區分為SOIC（小型包裝IC）、
PLCC（塑封晶片載體包裝）、LCCC（無接腳陶
瓷晶片載體）和平面式包裝等幾種，包裝的大小
隨接腳數目而不同，IC的包裝都有標準的接腳編
號方式，如圖4-2(a)所示為DIP型包裝及SOIC包裝
的接腳編號方法。

(a)14 Pin的DIP或SOIC (b)20 Pin的PLCC或LCCC

一、依數位IC的包裝密度來分，可分成
1. 小型積體電路（Small-Scale Integrated Circuit，SSI）：
每一晶片或包裝中含有10個以下的電子元件（或邏輯閘數
）。這類的晶片一般為AND、OR、NOT、NAND、NOR
與XNOR等基本邏輯閘電路，係由CMOS、ECL或TTL等
製造而成的。
2. 中型積體電路（Medium-Scale Integrated Circuit，MSI）：
每一晶片中或包裝含有10～100個電子元件（或邏輯閘數
），典型的MSI晶片有加法器、多工器與計數器等，製造
技術同為CMOS、ECL或TTL。
3. 大型積體電路（Large-Scale Integrated Circuit，LSI）：
每一晶片中包含有數百個～仟個邏輯閘數或電子元件。典
型的LSI晶片如記憶體（Memory）、微處理器與週邊設備
等，其製造技術為NMOS與TTL。
4. 超大型積體電路（Very Large-Scale Integrated Circuit，
VLSI）：
每個晶片中含有數仟個以上的邏輯閘或電子元件。典型的
VLSI晶片如微算機、大的計算機組件等，其製造技術有
CMOS、NMOS、ISL與STL等。
二、若以IC晶片的規格定義，則可分為下列兩種：
1. 標準規格的IC（Standard Specific IC）：例如74系
統中的SSI或MSI等。
2. 應用規格的IC（Applicatltion Specific IC，ASIC）
：
ASIC是LSI或VLSI元件，其產生的方式如下圖所
示：

圖4-3 應用規格IC（ASIC）的產生方式
 4-2 IC的基本工作特性與參數
一、直流電源電壓
TTL和CMOS元件的直流電源電壓額定值為+5V，
此電壓接IC包裝的或接腳，地線接Gnd接腳。包
裝內的所有元件都是使用此電壓與地線。
二、邏輯準位
圖4-4為TTL輸入與輸出的邏輯準位，就TTL電路
而言，輸入電壓為0V～0.8V表示低準位（邏輯0
），2V～（通常為5V）表示高準位（邏輯1）。
當輸入電壓在0.8V～2V時，電路的性能為不定狀
態。TTL的輸出電壓範圍由圖4-4(b)可知最小高準
位輸出電壓VOH(min) 比最小高準位輸入電壓VIH(min)
大，而最大低準位輸出電壓VOL(max)比最大低準位
輸入電壓VIL(max) 小。
(a)輸入 (b)輸出

圖4-4 TTL輸入與輸出的邏輯準位
(a)輸入 (b)輸出

圖4-5 CMOS輸入與輸出的邏輯準位
在圖4-4與圖4-5中，其邏輯準位的術語定義如下：
1.

1.VIH(min)（最小高準位輸入電壓）：輸入必須為邏輯1的電
壓電位，任何低於此電位的電壓將不被視為高電位。
2.VIL(max)（最大低準位輸入電壓）：輸入必須為邏輯0的電
壓電位，任何高於此電位的電壓將不被視為低電位。
3.VOH(min)（最小高準位輸出電壓）：邏輯電路在邏輯1狀
態時的輸出電壓電位。
4.VOL(max)（最大低準位輸出電壓）：邏輯電路在邏輯0狀
態時的輸出電壓電位。
5.IIH（高電位輸入電流）：在指定的高電位電壓加至輸入端
時，流進輸入端的電流。
6.IIL（低電位輸入電流）：在指定的低電位電壓加至輸入端
時，流進輸入端的電流。
7.IOH（高電位輸出電流）：在指定負載的情形下，輸出在邏
輯狀態1時流出的電流。
8.IOL（低電位輸出電流）：在指定負載的情形下，輸出在邏
輯狀態0時的流出電流。
• 在邏輯電路的設計上，每一邏輯電路對於這些參
數都有限制，如此才能使電路正常工作，圖4-6所
示即為輸出與輸入在兩邏輯狀態下的電流和電壓
。

(a)邏輯1狀態

(b)邏輯0狀態
三、雜訊容忍度
在邏輯電路的實作上，常會因靜電或磁場的干擾
，在邏輯電路的接線上感應出電壓，此種不屬於
原電路的假訊號即為雜訊（noise）。其對電路的
正常工作會有所損害；例如使輸入電壓下降至
VIH(min) 之下或上升至VIL(max) 之上，進而造成電路
不正常的動作。
為了消除雜訊對電路的不利影響，邏輯電路必須
具備一定程度的雜訊隔絕能力，亦即抵抗輸入端
一定數量的雜訊電壓干擾，保持輸出狀態不改變
。
 (a)輸入

(b)OR閘 (c)輸出
圖4-7 雜訊對高準位輸入電壓的影響
 (a)輸入

(b)OR閘 (c)輸出

圖4-8 雜訊對低準位輸入電壓的影響
• 雜訊隔絕力的程度即為雜訊容許值，亦稱為雜訊邊限（
Noise Margin），其單位為伏特。任何給定的邏輯電路均
有兩個雜訊邊限；即高準位雜訊邊限 (VNH 與低準位雜訊邊
)
限 (VNL，其定義如下：
)
VNH  VOH(min)  VIH(min)
VNL  VIL(max)  VOL(max)

其量測值的範圍如圖4-9所示。當一個高準位邏輯輸出驅動
一個邏輯輸入時，任何在訊號線上大於VNH的負雜訊電壓，
將使結果降至不定狀態中。同理，當一個低準位邏輯輸出
驅動一個邏輯輸入時，任何在訊號線大於VNL的正雜訊將使
結果上升至不定狀態中，這兩種情況都會產生無法預期的
操作。
圖4-9 雜訊邊限的電壓關係
• 如圖4-10所示，除非有雜訊或不正確的操作，否
則訊號在線上的電壓在高準位時應大於2.4V，低
準位時應低於0.4V。

圖4-10 雜訊邊限的邏輯因子
四、功率需求
每顆IC都需要連接額定的電源才能正常的操作，
而電源的供應通常是接至IC上的電源接腳，所以
IC所需的功率通常是由直流電壓源所吸收的電流
來決定，實際的功率為ICC與VCC的乘積值。
如圖4-11所示為高低準位輸出狀態時，邏輯閘從
直流電源吸收的電流。高準位輸出時取得定電流
ICCH，低準位輸出時取得定量電流ICCL，就TTL而
言，ICCL>ICCH 。例如若VCC=5V，且ICCH=1.2mA，
則當邏輯閘處於高準位輸出狀態時，此閘的功率
消耗PD為：
PD  VCC ICCH  (5V)(1.2mA)  6mw
 圖4-11 直流電源輸出電源

當邏輯閘的輸出在高低準位間轉換時，電源電流也會在ICCH
與ICCL之間變動，所以平均功率消耗取決於準位脈波的週期，
通常是設定為50%，即輸出一半時間為高準位，一半時間為
低準位，所以平均電源電流為：
ICCH  ICCL
ICC(ave) 
2
• 平均消耗功率PD為：
PD(ave)  ICC(ave)  VCC

就TTL與CMOS的消耗功率比較，TTL電路的功率
消耗在工作頻率內大致保持恆定；而CMOS的功率
消耗則取決於頻率的高低，在直流的情況下，其功
率消耗極低（比TTL佳），但頻率升高時，其功率
消耗也隨之升高。
五、傳遞延遲
訊號從輸入端通過邏輯電路會產生時間延遲；如
圖4-12所示輸出準位必須經過一段時間才會變化
，此即邏輯閘的傳遞延遲時間。一般邏輯閘的傳
遞延遲時間有兩種；如圖4-12(b)。
1. tPHL：輸出由高準位變為低準位時；輸入脈波上某
點與輸出脈波上對應點間的時間差。
2. tPLH：輸出由低準位變為高準位時，輸入脈波上某
點與輸出脈波上對應點的時間差。

邏輯閘的傳遞延遲會限制其工作頻率，傳遞延遲
愈大，最大工作頻率愈低，所以在高速邏輯電路中，
傳遞延遲必須非常小。
(a)邏輯閘的延遲

(b)傳遞延遲時間
圖4-12 傳遞延遲
六、速度功率積
量測與比較各積體電路族性能最普遍的方法是計
算其速度功率積（Speed-Power Product），即邏
輯閘傳遞延遲時間與消耗功率的乘積，其單位為
皮克焦耳。較小的傳遞延遲與較低的功率消耗是
我們選擇邏輯種類的主要考量因素，所以速度功
率積愈小愈好。
就 兩 種 常 用 的 邏 輯 族 － CMOS 與 TTL 來 比 較 ，
CMOS的速度功率積遠小於TTL，以100KHZ的操
作頻率為例，HCMOS的速度功率積為1.4PJ，而
LSTTL則為20PJ。
七、負載與扇出
邏輯電路的輸出是用來推動其它數個邏輯的輸入
，輸出閘實際可推動的最大標準邏輯輸入數是有
限制的，此即邏輯閘的扇出數（Fan-out），若超
過出此限制，便不能保証可輸出合乎邏輯電位之
電壓。圖4-13即為一個邏輯閘輸出推動多個邏輯
閘輸入的示意電路。

圖4-13 一個邏輯閘輸出推動多個邏輯閘輸入
• TTL推動閘在高準位時流入負載閘的輸入電流為
IIH ，在低準位時從負載閘吸收的電流為IIL，此電
流供應與匯集的情形如圖4-14所示，邏輯閘內部
的電阻為輸入電阻與輸出電阻。

(a)電流供應 (b)電流匯集
圖4-14 邏輯閘之電流供應與匯集
• 若有多個負載閘與高準位的推動閘相連接；如圖
4-15(a)，則推動閘上的負載增加，電流總額也增
加，使得推動閘內部的壓降隨之增大，進而使輸
出電壓VOH降低。若VOH降至VOH(min)以下，則將使
高準位雜訊邊限降低，將會影響原電路的正常工
作。同時，由於電流總額增加，使得推動閘的功
率消耗也會隨著增加。
• 在低準位下，若同樣有多個負載閘與推動閘相連
，如圖4-15(b)載入的閘輸入越多，電流匯集總額
也會增加，使得低準位推動閘內部的壓降增加，
VOL也隨之增加。若VOL超過VOL(max)，將造成低準
位雜訊邊限的降低。
圖4-15 (a)高準位下的TTL負載

圖4-15 (b)低準位下的TTL負載
• 在TTL中，電流匯集（低準位）與電流供應（高
準位）的能力是決定扇出數的重要因素，以低功
率蕭特基（LS）TTS為例，其扇出數為20。
• 由於CMOS邏輯族使用場效應電晶體（FET）作為
驅動閘的電容性負載當推動閘輸出為高準位時，
負載閘的輸入電容將透過推動閘的輸出電阻充電
；如圖4-16(a)所示。而當輸出為低準位時，電容
放電；如圖4-16(b)所示。若在推動閘的輸出端接
上更多的負載閘時，總電容會因輸入電容並聯而
增加，如此將使充放電時間加長，降低邏輯閘的
最大工作頻率。
• 所以，CMOS的扇出數決定於工作頻率，而負載
閘輸入端越少，最大工作頻率越高。
 (a)充電

(b)放電

圖4-16 CMOS閘的電容性負載特性
例1：有一SN5400（四個二輸入的NAND閘IC）參數如下：
VCC(max)  5.5V, t PLH  22ns, t PHL  15ns
IOH(max)  0.8mA, IOL(max)  0.4mA, ICCH(max)  8mA, ICCL(max)  22mA,
求： (1) 平均傳遞延遲？
(2) 每單個邏輯閘最大平均消耗功率？
(3) 速度功率積？
解:(1) t PHL  15ms, t PLH  22ns
∴ t pd(ave)  (15  22) / 2  18.5ns
(2) ICCH  8mA, ICCL  22mA
1 1
ICC(ave)  (ICCH  ICCL )  (8  22)  15mA
2 2
PD(ave)  15mA  5.5V  82.5mw
1
每個邏輯閘最大平均消耗功率  PD(ave)  20.625mw
4
 (3) 速度功率積
 t pd  PD  18.5ns  20.625mw  381.56PJ
例2：如下圖所示，假設每個NAND閘的延遲參數如下：
t min
PLH  2ns, t max
PLH  5ns, t min
PHL  1.5ns, t PHL  4.5ns
max

則下列由輸入到輸出的延遲參數何者正確？
(B)由X0到Z0, PLH  6.5ns
min
(A)由X0到Z0, t min
PLH  4ns t
，
(C)由X0到Z0, t
max
PLH  9.5ns (A)由X0到Z0, t max
PLH  9ns
解:(C)
t max
PLH (X 0  Z 0 )  t max
PLH (G1 )  t PHL (G 2 )  5ns  4.5ns  9.5ns
max

t min
PLH (X 0  Z 0 )  t min
PLH (G1 )  t PHL (G 2 )  2ns  1.5ns  3.5ns
min

例3：74ALS20NAND閘的電氣參數
IOH(max)  0.4mA, IOL(max)  8mA I IH(max)  20A, I IL(max)  0.1mA
，求驅動相同閘時的個數？
解: IOH 0.4mA
(1)高態扇出數    20
I IH 20A

(2)低態扇出數  IOH  8mA  80

I IL 0.1mA
例4：某74系列的TTL之 VOH(min)  2.4V, VOL(max)  0.4V,
VIH(min)  20V, VIL(max)  0.9V
，則雜訊邊限為：(A)0.4V (B)0.5V (C)0.6V (4)0.7V
解 (A)

VNH  VIL(min)  VOL(min)  2.4V  2.0V  0.4V

VNL  VIL(max)  VOL(max)  0.9V  0.4V  0.5V

雜訊邊限取0.4V
 4-3 數位積體電路─反相器（NOT
）電路
1. Bipolar IC
(1)54/74 LS與54/74 ALS系列：適於一般性用途。
IC (2)74S與74AS系列：適於高速需求的用途。
(3)ECL 10K與100K系列：適於高速需求的用途。
2. MOS IC：以CMOS 4000B系列與74HC系列。

其中ALS代表低功率蕭特基箝位電路（lower-power Schottky-
clamped circuit），而ECL為射極耦合邏輯（Emitter-coupled
logic）的縮寫。
• 反相器是邏輯族系中最基本的邏輯閘，其電路及
輸入輸出波形如下圖所示：

(a)電路

(b)輸入與輸出電壓波形
 (c)符號

(d)電壓轉換特性
圖4-18 基本反相器
一、原理：當輸入VI為高電位（邏輯1）時，電晶體Q導通，
使得輸出Vo為低電位（邏輯0）。反之，當輸入VI為低電位時，
電晶體Q不導通，故輸出Vo為高電位。由此可知：輸出為輸
入之反相。
• 由於電晶體的有限頻寬與電路中的雜散電容影響
，輸入信號與輸出信號之間有一段時間延遲（如
圖(b)所示）；tPHL 為高電位變為低電位的延遲時
間，tPLH則為低電位變高電位的延遲時間。所以該
邏輯閘的傳播延遲時間tpd（propagation delay time
）即為tPHL與tPLH的算術平均值，即：
t pd  (t PHL  t PLH ) / 2

二、圖(d)為輸入輸出電壓轉移特性曲線，當輸入
電壓VI<VIL時，其輸出的高電位時必須大於VOH；
當輸入電壓VI>VIH 時，在電壓轉移曲線的禁止區
內。
三、雜訊邊界（Noise Margin）
雜訊的干擾來源可能是電路內部產生的，也可能
是外部電路（如高頻電路或電源部份）產生的，
一個振幅夠大的雜音脈波可能會促使邏輯閘電路
發生轉態，因而造成不正常的邏輯值輸出。其完
整的定義為：描述一個邏輯閘在低電位與高電位
狀態時，所能承受的雜訊量。
雜訊邊界有兩個參數值，分別為NML（低準位狀
態雜訊邊界）與NMH（高準位狀態雜訊邊界）
 圖4-19 雜訊邊界之定義（TTL族系）

(1) NML  VIL  VOL ：最大的正雜訊脈波量

(2) NMH  VOH  VIH ：最大的負雜訊脈波量
為能獲得有用的雜訊邊界。NML與NMH均須大於0，即
VIL VOL , VOH VIH
例1：在CMOS（CD4000系列）中， VIL  1.5V ，VIH  3.5V
， VOL  0.01V ， VOH  4.99V
，當兩個相同的反相器串接時，雜音邊界值NML與
NMH之值為多少？
解:
NML  VIL  VOL  1.5  0.01  1.49V
NMH  VOH  VIH  4.99  3.5  1.49V
通常CMOS族系的雜訊邊界較TTL族系為佳。
四、扇出（Fan-Out）
所謂的扇出是指一個邏輯閘輸出所能推動的外接
邏輯閘輸入的個數。扇出數的多寡一般由VIL、
VIH、VOL、VOH、IIL、IIH、IOL與IOH有關。假設NL
為低準位輸出的扇出數；NH為高準位輸出的扇出
數，則：
I OL
NL  
I IL
IOH
NH  
I IH

若 NL  NH ，則以較小者為電路實際的扇出數。
(a)輸出為高準位 (b)輸出為低準位
圖4-20 扇出
例2：試求出TTL族系中，一個74LS系列的邏輯閘可
推動幾個74F系列的邏輯閘。74LS與74F系列的電
流特性如下：
74LS系列： IOH  0.4mA； IOL  8mA； IIH  20A ；
IIL  0.4mA
74F系列： IOH  0.4mA ； IOL  20mA ； IIH  20A ；
IIL  0.6mA
解: IOH (74LS) 0.4m
NH     20
I IH (74F) 20

IOL (74LS) 8m
NL     13
I IL (74F) 0.6m

∴扇出數  min(NL , NH )  13
 4-4 各種邏輯族數位電路
4-4-1 TTL邏輯族
一、標準TTL、NOT閘
如圖4-21所示為標準的TTL NOT閘及其電壓轉移
曲線。

(a)電路
 (b)電壓轉換特性
圖4-21 標準TTL NOT閘（54/74系列）
 • 其原理及電路分析如下：
Q1為輸入級，輸入訊號由Q1的射極輸入，箝位二極體用
來防止負雜訊脈波過大將Q1燒壞，在正常工作時，對電
路無影響。Q2為分相器（phase splitter），使輸入信號經
Q2的集極得到反相輸出，經Q2的射極得到正相輸出，再
經Q3與Q4所組成的圖騰輸出對，提供低阻抗的輸出推動
器。
一、原理：當VIN為低準位時，Q1導通，VC1為Lo，Q2不導通，

VC2為Hi，Q4與D1導通，Q3截止，所以Vout為Hi。
二、電路分析：
1.當 VIN  0.1V(Lo) 時，Q1工作於飽和區，此時之IB1為：
5  0.7  0.1
I B1   1.05mA
4k
而IC1約為1nA（漏電電流），所以 IB1 F  IC1 ,Q1
在飽和區。此時
VCE1  VCE(sat )  0.1V VC1  0.1  0.1  0.2V  VB2
∴Q1與Q2均截止，輸出Vout為Hi。
Vout  VOH  VCC  VBE4(ON)  VD1  5  0.7  0.7  3.6V

2. 第一個轉折點BP1發生在Q2導通時，即當 VC1  VB2  0.7V

，而 VE2=0時，因Q1。工作於飽和區，∴ VCE1(sat )  0.1V
VE1  VIN  VC1  VCE1(sat )  0.7  0.1  0.6V
，即第一個轉折座標為（0.6,3.6）。
3. 第二個轉折點BP2發生在Q3導通時，此時VBE2  0.7V
 ∵ VBE3  IE2 R 2
∴ IC2 IE2  0.7 /1K  0.7mA
VC2  VCC  IC2 R 3  5  0.7 1.6  3.9V
VCE2  VC2  VE2  3.9  0.7  3.2V
Vout  VC2  VBE4  VD1∵ 3.9  0.7  0.7  2.5V

故Q2、Q3導通，Q1飽和，輸入電壓VIN為：
VIN  VC1  VCE1(sat )  VBE2  VBE3  VCE1(sat )  1.4  0.1  1.3V
故第二轉折點的應標（1.3,2.5）。
4. 第三個轉折點BP3發生在Q3飽和時。此時Vout=0.1V 。
∵Q2也進入飽和區，所以
VC1  VBE2(sat )  VBE3(sat )  0.8  0.8  1.6V
而Q1仍然處於飽和狀態
∴ VIN  VC1  VCE1(sat )  1.6  0.1  1.5V

∴第三個轉折點BP3的座標為（1.5,0.1）
二、TTL邏輯閘
(一) NAND閘：

(a) NAND閘 (b)真值表

圖4-22 NAND閘
• 原理：當輸入端ｘ與y皆為高電位（大於VIH）
時，Q1工作在反向飽和模式，而Q2與Q3皆進入
飽和狀態，此時Vout=VCE3(sat)=VOL ，即為低電
位。當x或y輸入端為低電位（即小於）時，Q1
工作在（順向）飽和狀態，VC1=VCE(sat)+VIN <
2VBE(on) ，所以Q2 與Q3 截止，Q4 與D1 導通，因
此 Vout=VCC-2VBE(on)=3.6V，即為高電位 (VOH)
。因此，該電路為NAND閘。
(二) NOR閘：

(a) NOR閘 (b) 真值表

圖4-23 TTL NOR閘

• 原理：
1. 當輸入端x與y皆為Lo時，Q1和Q5皆工作於飽
和區，此時VC1=VCE1(sat)+VIN < 2VBE(on)，而
VC5=VCE5(sat)+VIN < 2VBE(on) ，∴Q2、Q6與Q3均
截止。而Q4與D1均導通，故
Vout  VCC  2VBE(ON)  3.6V(Hi)
2. 當輸入端x（或y）為Hi時，Q1（或Q5）工作
在反向飽和區，因而Q2（或Q6）與Q3皆在
飽和區，故 Vout  VCE3  0.1V(Lo) 。
3. 所以此電路為NOR閘。
三、TTL族系的輸出級電路
一般而言，TTL族系的輸出級有三種基本型式：
1. 圖騰對輸出（totem-pole output）；
2. 開路集極輸出（open-collector output，簡稱OC）；
3. 三態輸出（tri-state output）。
(一) 圖騰對輸出級
圖騰方式的輸出級其好處在於其動態提升電路（
active pull-up circuit）能在輸出由Lo變為Hi時，提
供一個較的電流對CL充電，以縮短tPLH時間，如圖
4-24所示。
 圖4-24 圖騰對輸出級
電路分析：
1. 輸出級中的D1之功用：當Q2與Q3進入飽和時，Q4應該截
止，但此時 VC2  VCE2(sat )  VBE3(sat )  0.1  0.8  0.9V
若沒有D1時， VBE4  VC2  VBE3(sat ) =0.9-0.1=0.8V
Q4將導通並進入飽和區，在此情況下，流經Q4的電流
為：
VCC  VCE4(sat )  VCE3(sat ) 5  0.2
  36.9mA
130 130
造成過大電流的浪費。
接上D1後，VC1-VCE3(sat)的0.8V不足以讓Q4與Q1導通，故
Q4與Q1截止。因此，D1二極體的功用為：防止Q4在Q2與
Q3進入飽和時，也進入飽和區，而產生一個相當大的穩
定電流。
2. 動態提升晶體Q4 之功用：當Vout由Lo變Hi時，由於
電容性負載CL 的關係，Vout仍會暫時維持在Lo。但由
於Q2 與Q3 均截止，所以Q4 進入飽和，而D1 導通，此時
： V V  V  V =0.8+0.7+0.1=1.6V
B4 BE4(sat ) D1 out
 VCC  VB4
而Q4的 I B4   2.13mA
1.6
VCC  VB4(sat )  VD4  VCE3(sat )
IC4 
0.13
5  0.1  0.7  0.1
=  31.5mA
0.13
31.5
∴只要βF超過 F(min)   14.79
，Q4就會進入飽和區。由
2.13
於Q4供應一個相當大的充電電流給CL，所以它為一個電流
源。
3.Q4集極端的130Ω電阻為限流電阻，防止在轉態期間由於
Q3和Q4同時導通時，使電源短路。
(二) 開集極輸出級（Open-Collector Output）

圖4-25 開集極輸出級
這種電路可用來推動外部負載如繼電器（Relay）
、燈泡等。其與圖騰對輸出級比較，傳遞延遲時間
(tPLH)較長，並且和RL值有關。
• 開集極電路最大的優點是具有線接－AND（
Wired-AND）的功能，可以將多個輸出端接在
一起，形成AND的特性，如圖4-26所示。

圖4-26 線接－AND閘

例1：如下圖的電路中，有兩個相同的OC型NAND閘線接
在一起，同時推動5個7400負載，則RL應為多少？
解:(1)

當Vout為Hi時，必須提供足夠的負載電流(nIIH)與OC閘
的截止電流(mIoff)。
 VCC  VOH
 R L,max  (VOH  VIH,min  NM H )
mIoff  nI IH
5  .24  VOH  2.0  0.4  2.4; 
  I  40A; I  250A 
2  0.25  5  0.04  IH off 
 3.71k

(2) 當Vout為Lo時，流入輸出電晶體的電流為所有負載電流
IIL與流經RL的電流和，所以

VCC  VOH,min VOL,min  0.4V; IOL  16mA 

R L,max   
IOH  IIL  I IL  1.6mA 
5  0.4

16  5(16)
• 當一邏輯閘的輸出為低準位，而另一邏輯閘的
輸出為高準位時，適當的選擇使經由低準位輸
出的匯集電流不超過IOL 限制。加上Rp可能會
影響電路的交換速率，且比圖騰式TTL 電路慢
，此因圖騰式TTL用Q4作為低阻抗射極隨耦器
以供負載電容充電路之故。故若應用電路考量
交換速度，則不適合使用開集極輸出之邏輯用
。
• 在一般的電路設計中，緩衝器（buffer）或驅
動器（driver）的邏輯電路都比一般邏輯電路
具有更大的輸出電流與（或）電壓，使用最普
遍的開集極緩衝器／驅動器IC是7406 。
• 圖4-29為7406用於白熾燈泡（24V，25mA）驅動電路
，7406控制燈泡的ON／OFF狀態以顯示正反器輸出Q
的狀態，而燈泡由24V供電，其作用像開集極輸出的提
升電阻。

圖4-29 開集極緩衝器/驅動器驅動高電流負載
當Q=1，7406輸出為Low，輸出由24V電源供給25mA燈泡負
載，使得燈泡ON。當Q=0時，7406輸出為Hi，因燈泡無電
流路徑而OFF，此時VOH=24V。
 例2：如下圖所示，用三個集極開路及閘連成一
個接線式AND閘。

(1) 寫出Y的邏輯運算式。
(2)若每個閘 IOL(max)  30mA, VOH(max)  0.4V，試確定 R P(min)
假設接線 “及” 電路正驅動四個標準的TTL輸入（每個－1.6mA）
 解:
(1) Y  ABCDEF
(2) 4 1.6mA  6.4mA
IRp  IOL(max)  6.4mA  30mA  6.4mA  23.6mA
VCC  VOL(max) 5  0.4
 R P(min)    195
I Rp 23.6mA

例3：7405IC是具有六個開集極輸出的反相器，此六個反相器
接成如下圖所示的線－及結構。
(1) 試求，輸出x之邏輯表示式？
(2) 若輸出x用來驅動其它的電路，且其總負載因數為4UL，
則Rp值為何？
 解:
(1) x  A  B  C  D  E  F  A  B  C  D  E  F ，為NOR運算
(2) 由7405資料表得知低準位狀態具有的扇出數為10，
 IOL(max)  16mA(總匯集電流)
IOL(max)  I Rp  I IL 16mA  I Rp  6.4mA I Rp  9.6mA
， VCC  VOL(max) 5  0.4
 R P(min)    480
I Rp 9.6mA
三、三態輸出級（tri-state）
1. 三態輸出級
2. 三態NOT閘及緩衝器

(a)三態閘及緩衝器
 (a)高電位致能緩衝器 (b)低電位致能緩衝器

(c)高電位致能NOT閘 (d)低電位致能NOT閘

(b)三態NOT閘及緩衝器
圖4-31三態閘及緩衝器
三態輸出較同時具有圖騰對輸出的動態提升與開集極輸出
的Wired-AND功能，另外多了一個高阻抗狀態。
• 原理如下：
1. 在正常工作下，致能信號（E）為Hi(>VIH)，
電路為一NOT閘。
2. 當致能信號為Lo(<VIL)時，二極體D3與Q1皆
導通，Q2、Q3與Q4皆截止，所以輸出f為高阻
抗狀態。
三 態 通 常 有 兩 種 類 型 ： NOT 與 緩 衝 閘 （
Buffer），如圖4-31(b)所示。控制端也有兩種
型式：高準位致能與低準位致能。在應用上
一般使用於匯流排系統，如下圖4-32所示。
(a)雙向匯流排 (b)匯流排系統
圖4-32 三態閘的應用
三、蕭特基箝位電路（Schottky-Clamped Circutt）
使用蕭特基技術所製成的TTL邏輯閘系列可分成
下列四種：
1. 54/74XX （蕭特基系列）
2. 54/74LSXX （低功率蕭特基系列，low-power Schottky
Series）
3. 54/74ASXX （改良型蕭特基系列，advanced Schottky
Series）
4. 54/74ALSXX （改良型低功率蕭特基系列，advanced
low-power Schottky series）
(一) 蕭特基系列（54/74S）
圖4-33為蕭特基箝位的NAND閘電路，與標準TTL電路
（圖4-30）比較可知：除了使用蕭特基電晶體外，原
來的D1二極體已由Q5電晶體取代，如此可維持Q2 的集
極與輸出端的電壓為2VBE(on)，Q4與Q5形成串接成射隨
耦器，當Vo由Lo變成Hi，tPLH 之延遲時間顯著降低。
當Q4 與Q5 均導通時，VCE4=VBE4+VCE5 ，Q4 並不會進入
飽和狀態，所以並不需用蕭特基晶體。
Q6為平方電路（squaring circuit），用來清除轉移曲線
中的BP1與BP2轉折點。因為當Q2有電流流動時，Q3與
Q6 會導通，所以電壓轉移曲線的轉態區會變窄，因而
改善了雜訊邊界。
圖4-33 簫特基箝位TTL NAND閘（54/74S）
(二) 低功率蕭特基系列（54/74LS）
圖4-34為低功率蕭特基箝位的NAND電路，與標準電
路比較可知： R1與R3值增大五倍，因此消耗功率可
降低1/5，約為2mw左右。然而會使得電路之傳播延
遲時間增加，是為其缺點。電路中還使用兩個簫特
基二極體D1與D2取代輸入電晶體Q1。
• 其好處有二：
1. Q2電晶體不會進入飽和區，所以不需使用Q1來移去
Q2基極中過多的電荷。
2. 二極體所佔面積較小，所以寄生電容較小。
3. 另外，D3與D4兩個蕭特基二極體可加速移去當Vo由
Hi變Lo時，Q4基極中的電荷，加速Q4的截止，也加
速Q3的導通，故大大縮短了tPHL的延遲時間。
圖4-34 低功率蕭特基箝位TTL NAND閘（54/74LS）
(三) 改良型蕭特基系列（54/74AS與54/74ALS）
由於IC製造技術進步，使得電晶體面積縮小，
雜散電容減少，傳播延遲時間也大幅地縮短。
圖4-35為高等低功率簫特基箝位TTL NAND閘
（54/74ALS）之電路。

圖4-35 高等低功率簫特基箝位TTL NAND閘（54/74ALS）

 4-4-2 沒有使用的TTL輸入
• TTL閘未使用的輸入接腳可視為高準位，此因
輸入開路會使輸入電晶體的射極接面逆偏，其
作用與高準位一樣，如圖4-36所示，這種情形
稱為浮接（Floating）。由於雜訊的關係，沒有
使用的TTL輸入接腳最好不要浮接。

圖4-36 開路的TTL輸入與高態輸入之比較
• 對於未使用的閘輸入，最常使用的處理方法是
將其與同一閘已使用的輸入連接在一起。在
AND和NAND中，所有連在一起的輸入將被視
為低準位下的一個單位負載。
• 對OR和NOR而言，與另一輸入連接的每個輸
入將被視為低準位下的一個獨立單位負載。在
高準位下，對於各種TTL閘將連接在一起的每
個輸入視為一獨立的負載。

(a) 與其它已使用的輸入連接在一起
 (b) 接VCC或接地的輸入

(c) 與沒有使用的閘相連接
圖4-37 TTL沒有使用的輸入腳處理的方法
• 不管有多少輸入連接在一起，AND及NAND都
只代表一個單位負載，而OR與NOR每個輸入
都代表一個單位負載，因對NAND而言，必須
所有輸入均為Hi，輸出才為Low；對NOR而言
，只要有一個輸入為 Hi，輸出即為Low。且
NAND使用的是多射極輸入電晶體，不管有多
少輸入為Low，低態電流總額都被R1限制住，
而NOR則因每個輸入都使用獨立的電晶體，所
以低態電流是所有連接在一起的輸入電流的總
和。
 4-4-3 ECL邏輯族
• ECL邏輯族是目前速度最快的IC系列，其典型
的傳輸延遲時間為1ns，而時脈頻率則高達1G
HZ（1/1ns），所以一般應用於高速的數位線
路上。
• ECL依其設計的不同，可分成兩種系列：10K
系列與100K系列，10K系列使用較普遍，而
100K系列則具有較佳的電壓轉換特性。
一、10K系列的邏輯閘
如下圖所示，為基本的NOR閘電路。下圖中，
Q1、Q2、Q3組成一電流開關（Current switch
），Q2為參考電壓電晶體，其基極的VR取自
Q4（射極隨耦器）的低阻抗電壓源，而Q1及
Q3為輸入電晶體，分別接至兩個輸入端X與Y
。其射極電流IEE由R3及VEE而定。
電流開關輸出經兩個射極隨耦器Q5與Q6送至
外部電路，Q5與Q6的功用有二：輸出電壓推
動及電壓位移電路。它們的輸出電阻（Rout）
是由R4與R5充擔，所以ECL電路的輸出級為動
態提升（active pull up）的方式。
圖4-38 ECL 10K系列OR/NOR閘
• 圖中有兩組VCC接地其目的在隔離由於快速的
狀態改變與負載上的寄生電容。
• 當x與y為Hi時，Q3或Q1導通，Q2截止，輸出
f2為Hi，f1為Lo；當x與y皆為Lo時，Q3與Q1截
止，Q2導通，輸出f2為Lo，f1為Hi，故：
f1  (x  y) （NOR輸出）
f 2  (x  y) （OR輸出）
表4-2 ECL 10K系列之特性
VOH  0.09V t pd  2ns

VOL  1.74V Pd / 閘  24mW

VIH  1.21V NMH  031V

VIL  1.43V NML  0.31V

二、100K系列邏輯閘
ECL 10K系列主要缺點是電壓轉換特性會受溫
度與電源電壓的影響，這些缺點在ECL 100K系
列已得到改善。

圖4-39 ECL 100K系列OR/NOR閘

• 與ECL 10K系列比較，有下列幾點不同：
1. 使用電晶體電流源取代射極電阻。
2. 在電流開關的互補輸出端加上那個反相並接的二
極體（D1與D2）和R4串接，做溫度補償用。
3. 提供一個不受溫度與電源電壓影響的偏壓網路。
• 原理分析如下：
1. 在偏壓網路中，VRS與VCS分別為：
VRS  VBE7  VR 6

VCS  VBE12  VR7 ( VBE8與VBE10相互抵消)

2. Q13為並聯調節器，當IC12 因VEE 變小而增加
時，VR10增加，而使Q13更導通吸收更多電流
，結果IC12、IC11與IC9保持恆定。這使得VBE12
、VR6 、VR7 及VBE7 為定值，故VRS 與VCS 和電
源電壓變化無關。
3. 在偏網路中，VR8=VBE9-VBE11 ，在VR8 上產生
正溫度係數。VR8電壓由R6/R8放大後產生VR6
，而VR6的正溫度係數恰補償VBE7的負溫度係
數。同理，VR8經R7/R8放大後，產生VR7，用
來補償VBE12的負溫度係數。故VRS與VCS與溫
度變化無關。另外Rx用來補償βF與VBE的變化
。
4. VOL與VOH也和VEE變化無關。因：T（溫度）
增加時，VBE4下降，VR3增加，使得IR3增加。
在Q2off而Q1ON下，D1on，R1上的壓降補償
VBE5；同理在 Q1off而Q2ON下，D2on，R2上
的壓降補償VBE6，所以VOL與VOH與溫度變化
無關。
 典型的ECL電路所具有的雜訊邊限約0.2V～
0.25V，比TTL小，使得ECL在雜訊高的環境
中不能可靠的工作，另外高功率消耗是其另
一項缺點。
 另一項問題是ECL負電源供給與邏輯電位無
法與其它邏輯族相容，所以難將ECL與TTL
、MOS電路結合起來。
• ECL邏輯族的重要特性：
1. 電晶體永遠不飽和，所以交換速度快，典型的傳遞延
遲時間為1ns。
2. 邏輯準位1與0的電位分別是-0.9V與-1.75V。
3. ECL在最差的情況下雜訊邊限只有0.25V，使其不適用
於工業環境下。
4. ECL邏輯族具有互補輸出，減少了反相器的需求。
5. 典型的扇出數為25，此由低阻抗射極隨耦器輸出。
6. 基本的ECL閘之消耗功率為40mW，比74AS系列高。
7. ECL電路中的總電流不論邏輯狀態為何都維持定值，
即使在交換變化也能於電路的電源供給處維持不變的
電流源，所以沒有TTL圖騰式電路內部中產生的雜訊
尖波問題。
 4-4-4 NMOS邏輯族
1. NMOS NOT閘
如下圖所示為基本的NMOS NOT閘，它由兩個
N通道的MOSFET組成，Q1為增強型MOS，Q2
為空乏型MOS，Q2為Q1的動態負載（Active
Load），其電壓與電流之特性曲線如圖4-40所
示。
 (a)電路

(b)電壓－電流特性曲線

(c)電壓－電流特性曲線
 (d)電壓轉換特性
圖4-40 NMOS的NOT閘
原理：
(1) 當VIN≤2V時，Q1off，Vout=5V。
(2) 當2V<VIN<3.5V，Q1逐漸導通，Vout由5V逐漸下降。
(3) 當VIN≥3.5V時，Vout=0.2V。
2. NMOS之NAND閘與NOR閘
如圖4-41(a)所示，當輸入端均為Hi時，Q1與Q2
均ON，所以輸出為Lo。當輸入端有一個或均
為Lo時，Q1與Q2只有一個導通或兩個均off，
所以輸出為Hi，故為NAND閘。

(b)NOR閘
(a)NAND閘
 真值表 真值表

輸 入 輸出 輸 入 輸出

x y f x y f

VIL VIL VOH VIL VIL VOH

VIL VIH VOH VIL VIH VOL
VIH VIL VOH VIH VIL VOL
VIH VIH VOL VIH VIH VOL
(a)NAND閘 (b)NOR閘
圖4-41 NMOS邏輯閘
• 在圖4-41(b)中，當兩個輸入端均為Lo時，Q1與
Q2均不導通，輸出端為Hi。當有一個以上的輸
入為Hi時，Q1與Q2有一個或兩個均導通，輸
出為Lo，所以為NOR閘。
例1：試求圖中所示電路的輸出數位邏輯Y=？
(A) AB  AC (B) A  BC
(C) A  BC (D) AB  AC
解:(C)
Y  A  BC  A  BC

例2：如圖所示的MOS電路，其交換函數Y為？
(A) AB  CD (B) AB  CD
(C) (A  B)(C  D) (D) (A  B)(C  D)

解:(A)
Y  AB  CD
例3：下圖MOS電路中，若A輸高電位，B輸入低電位，
求輸出為何？
(A) 0 (B) 1 (C) 未知 (D) 高阻抗

解:(B)
此電路相當於下列的邏輯電路：
A B Yn 1
AB  10 時，
0 0 Yn
Y 1 。
0 1 0
1 0 1
未
1 1
知
例4：寫出下圖之布林函數Y。

解: Y  A  B  C
例5：求下圖之Y的布林表示為何？
(A) Y  AB  (E  D)C
(B) (A  B)(CD  E)
(C) Y  AB  (E  CD)
(D) Y  (A  B)(C  DE)
解:(D)
Y  AB  C(E  D)  AB  C(E  D)  (A  B)(C  DE)
• 與雙極性邏輯族相比，MOS邏輯族有較慢的操
作速度，較少的功率消耗，更佳的雜訊邊限、
較大的電源範圍、更高的扇出數，以及更少的
晶片面積。
• MOSFET有極高的輸入電阻，所以MOS邏輯族
的扇出能力相當大，其功率消耗很小。
 4-4-5 CMOS邏輯族
1. CMOS之NAND閘與NOR閘
如圖4-42(a)所示為CMOS NAND閘，當輸入均
為Hi時，Q1與Q2的導通，輸出為Lo。當輸入
端有一個以上為Lo，Q1與Q2其中一個或兩個
均不導通，所以輸出為Hi，故為一NAND閘。
在圖4-42(b)中，當輸入均為Lo時，Q1與Q2均
不導通，所以輸出為Hi。當輸入端有一個或一
個以上為Hi時，Q1與Q2有一個或兩個均導通
，輸出為Lo，所以為一個NOR閘。
 真值表 真值表
輸 入 輸出 輸 入 輸出
x y f x y f
VIL VIL VOH VIL VIL VOH
VIL VIH VOH VIL VIH VOL
VIH VIL VOH VIH VIL VOL
VIH VIH VOL VIH VIH VOL
(a)NAND閘 (b)NOR閘
圖4-42 CMOS邏輯閘
2. CMOS傳輸閘（Transmission Gate）
下圖為一CMOS的傳輸閘電路，它是由PMOS與
NMOS並接而成的，以閘極為控制接腳，其原
理如下：

(a)電路 (b)邏輯符號
圖4-43 CMOS傳輸閘
1. 當C=1時，VG1=V(1)，而VG2=V(0)，此時若A輸入端
為V(1)，則VGS1=0，Q1截止。VGS2=V(1)>VT ，Q2導
通。
由於沒有VD2電壓，所以Q2工作於歐姆區，VDS2=0，
因此B=A=V(1)。同理可證：當A=V(0)時，Q2off，
Q1ON，B=A=V(0)。
2. 當 C=0 ， VG1=V(0) ，VG2=V(1) ， 若 此 時 A 輸 入 值 為
V(1) ， 則 VGS1=V(0)-V(1)=-V(1)<VT ， Q1 截 止 ； 而
VGS2=0<VT。Q2也截止，所以沒有信號傳輸存在。若
A輸入為V(0)，其原理也一樣，Q1與Q2均off。
3. CMOS傳輸閘相當於一個低電阻的開關電路，常用來
當做類比或數位開關使用。
 3. CMOS之NOT閘

(a)電路 (b)電壓轉換特性
圖4-44 CMOS NOT閘
CMOS的NOT閘是由兩個增加型MOSFET所組成的，Q2為P
通道MOS，Q1為N通道MOS，Q2相當於Q1的動態負載。
• 原理如下：
1. 當輸入為Hi時，VGS1=5V>VT ，Q1ON，而VGS2=0，
Q2off，∴輸出為Lo。
2. 當輸入端為Lo時，VGS1=0，Q1off，而VGS2=-VDD ，
Q2ON，故輸出為Hi，因此為一NOT閘。
3. 其 電 壓 轉 移 曲 線 如 圖 4-44(b) 所 示 ， 在 VIN≤2V 時 ，
Q1off ， Q2ON ， Vo=5V ； 在 VIN≥3V 時 ， Q2off ，
Q1ON，Vo=0V；在2V<VIN≤3V時，Q1與Q2均ON，
此時Vo由5V降至0V。
• 所有CMOS元件都很容易被靜電放電所損壞，因此必須小
心使用，並注意下列事項：
1. 所有CMOS元件都是放在導電泡沫中裝運，如此才能防止
靜電聚積，從泡沫中取出時，也不要去碰觸其接腳。
2. 安裝元件時，將接腳向下接觸到接地面，從保護材料中取
出時，將接腳接觸金屬盤，不要將CMOS元件放在聚苯乙
烯泡沫或塑膠托盤中。
3. 所有工具，測試設備和金屬工作台都須接地。在特定的環
境中使用CMOS元件時，應將腕部用長電線與高值電阻接
地。
4. 電源打開時，不要將CMOS元件插入插座或電路板上。
5. 未使用的輸入腳都必須接地或接電源。
6. 裝在電路板後，在儲存或運送時應將連接器放入導電泡沫
中，CMOS輸入與輸出接腳則應使用高阻值電阻接地。
• CMOS的其它特性方法如下：
1. 電源電壓4000系列與74C系列的操作電壓範圍為3V～
15V，74HC與74HCT系列的操作電壓範圍為2V～6V
，若CMOS與在同一電路中使用，則VDD電源經常調
整為5V。
2. 電壓準位若CMOS輸出僅驅動CMOS輸入時，低準位
的輸出電壓約為0V，而高準位輸出電壓為+VDD。兩
種邏輯狀態所要求的輸入電壓是以的百分比表示，
最高的低電位狀態輸入電壓VIL(max)為VDD的30%。最
低的高電位狀態輸入電壓VIH(min)為VDD的70%。
3. 雜訊邊限
VNH  VOH(min)  VIH(min)  VDD  0.7VDD  0.3VDD

VNL  VIL(max)  VOL(max)  0.3VDD  0  0.3VDD

4. 功率消耗
CMOS邏輯電路在靜態或直流情況下功率消耗非常低，
以VDD=5V為例，典型的CMOS功率消耗為2.5mW。但
電路的功率消耗會隨交換狀態的頻率成比例增加，例
如在100kHz的頻率下，Po為0.1mW，在1MHz下的Po
為1mW。
5. 扇出
CMOS的扇出數是依允許的最大傳遞延遲時間而定，
通常輸出在低頻操作下(≤1MHz)的扇出數限制為50，在
較高頻操作時的扇出數會降低。
例1：下圖為4000系列CMOS反相器電路，當A輸入高電
位(VDD)，B輸入低電位（0），則輸出Y=？
(A) VDD (B) 0 (C) VDD/2 (D) )以上皆有可能。

4000系列CMOS閘
解:(C)
例2：求下圖電路的真值表

解: (a)真值表 (b)等效邏輯符號
B A Y
0 0 1
0 1 0
1 0 高阻抗
1 1 高阻抗
 4-5 不同邏輯族之界面問題
一、一個基本的界面電路，為確保電路正常工作
，推動閘與負載閘之間的電流與電壓的特性值
必須滿足下列的條件：
推動閘 負載閘 電壓/電流條件
IOH NIIH
電流條件
IOL   NI IL

VOL VIL
電壓條件
VOH VIH

圖4-45 推動閘與負載之電壓／電流值
 圖4-46 不同邏輯族之界面問題
當電流條件無法滿足時，通常在推動閘與負載閘間加上
緩衝器（Buffer），用來做電流放大。
當電壓條件無法滿足時，則可在推動閘輸出端加上提升
電阻或在推動閘與負載閘加上電壓準位移位器來解決。
二、TTL與NMOS界面
1. TTL推動NMOS
由下圖TTL（74LS）之IOH、IOL、VOH與VOL之
數據與NMOS之VIL相當小，故TTL（74LS）對
NMOS之扇出數相當大。

圖4-47 TTL（74LS～）推動NMOS
2. NMOS推動TTL

再由上圖的TTL與NMOS數據可知，NMOS對TTL的扇出數為：
IOL 1.6mA
NL    4
I IL 0.4mA

IOH 200A
NL     10
I IH 20A

 N  min(NL , NH )  4
三、TTL與CMOS界面
常用的CMOS邏輯族有兩種系列：4000B與74HC
，其與TTL之間的界接方式分別說明如下：
1. 74HC系列與TTL界接。
(1)如下圖所示，74LS系列推動74HC系列邏輯
閘時，除小於74HC的外，其餘條件均可滿足
，解決小於的方法是在TTL邏輯閘輸出端加上
一個2K～10K的提升電阻（如圖4-51）或使用
開集極輸出即可。
圖4-49 TTL（74LS～）推動CMOS（74HC系列）
(2) 若是74HC系列來推74LS邏輯閘，依下圖之數據可
知電壓條件均可滿足，但電流條件則由扇出數之多寡
決定，N的大小為：
IOL 4mA
NL     10
I IL 0.4mA
IOH 4mA
NL     200
I IH 20A
 N  min(NL , NH )  10
∴一個74HC系列邏輯可推動10個74LS系列邏輯閘。

圖4-50 CMOS（74HC～）推動TTL（74LS～）
2. 4000B與TTL的界接
4000B系列之工作電壓為3～18V，所以它與TTL界接方
式可分成工作電壓5V與工作電壓不是5V兩種情況對論
。
(1) 4000B系列工作電壓5V時：
 在TTL推動CMOS邏輯閘的情況，所有電條件均滿
足，電壓條件VOL≤VIL也滿足，唯一不能滿足的是TTL
的VOH小於CMOS的VIH。解決的方法是在TTL輸出端
加上一個2K～10KΩ的提升電阻，如下圖所示，提升電
阻的大小會影響電路的與功率消耗。
圖4-51 TTL邏輯閘推動CMOS邏輯閘
 在CMOS推動TTL邏輯閘的情況，所有電壓條件均
能滿足，但電流條件則依扇出數N之多寡而定，N的大
小為：
20mA 0.4mA
NH   100 NL  1
20A 0.4mA
 N  min(NH , NL )  1

即一個CMOS（4000B～）只能推動一個TTL（74LS～）
邏輯閘。若欲推動較多的TTL邏輯閘，必須在CMOS輸出
加上緩衝器，如下圖所示。

圖4-52 CMOS緩衝器
(2) 4000B系列之工作電壓不是5V時：
CMOS系列之工作電壓愈高，其雜訊免疫力愈好，且
傳播延遲時間愈小，所以其工作電壓一般為10V以上，
在這種情況下，CMOS與TTL之間的界面必須涉及電壓
準位的轉換。
 TTL邏輯閘推動CMOS邏輯閘
三種常用的TTL推動CMOS的方法如下圖所示：

(a)使用OC級TTL
 (b)使用外部電晶體

(c)使用CMOS位準移位器
圖4-53 TTL與較高工作電壓之CMOS界
 CMOS邏輯閘推動TTL邏輯閘
常用的三種界接方式如下圖所示：

(A)使用CMOS緩衝閘

(B)使用CMOS開路汲極緩衝閘
 (D)使用外部電晶體
圖4-54 CMOS（較高工作電壓）與TTL邏輯閘之界接

例1： 已知CMOS推動TTL時的電壓相容性不會有問題，
但扇出可能會有問題，則下列參數所示何者正確？
 CMOS TTL

74CH/ 74AC/
4000B 74 74LS 74AS 74ALS
HCT ACT

I IH(max) 0.04m 0.02m 0.02m

I OH (max) 0.4mA 4mA 24mA 0.2mA
A A A

IOL(max) 0.4mA 4mA 24mA I IL(max) 1.6mA 0.4mA 2mA 0.1mA

(A) 4000B只能推動一個74LS系列，無法推動74系列。
(B) 74HC/HCT可推動10個74LS系列。
(C) 74AC/ACT可推動所有TTL系列，不會有扇出問題。
(D) 以上皆正確。
解:(D)
(1) (4000B之IOL(max)=0.4mA)≥N×(74LS之IIL(max)=0.4mA)
故N=1，即4000B只能推動一個74LS系列。
(2)(4000B之IOL(max)=0.4mA)≤(74LS之IIL(max)=1.6mA)
故4000B系列無法推動74系列。
(3) (74HC/HCT之IOL(max)=4mA)≥N×(74LS之IIL(max)=0.4mA)
故N=10，即可推動10個74LS系列。
(4) (74AC/ACT之IOL(max)= IOL(max)= 2.4mA)皆大於TTL之
IIH(max)和IIL(max)，所有可推動所有TTL系列。

(5) 74AC/ACT系列的性能特性大致與4000B系列相同，所
以扇出特性問題也類似。
例2：試舉二種高電壓CMOS推動TTL的改善方法。
解: (1) 使用CMOS緩衝器

(2) 使用CMOS汲極開路緩衝閘