Aрхитектура и организација рачунара

1. Организација магистрале

Магистрала (BUS) је уређени низ адресних линија, линија података

и управљачких линија намењених за повезивање процесора,
меморијских модула и улазно/излазних уређаја.
Мастер (Master) - иницијатор процеса на магистрали, поставља
адресне и одговарајуће управљачке линије (RD, WR). Такви уређаји су
процесор и DMA контролер (за време директног приступа меморији).
Слејв (Slave) - прозвана периферија која реагује на иницирани
процес (меморија, контролер периферије и DMA контролер за време
иницирања задатка и очитавања статуса контролера).
 Тип магистрале
Посебне (посвећене) линије - подрaзумева физички одвојене адресне и
линије података.
Мултиплексиране линије - неке од линија користе се и као адресне и као
линије података (временски померене и уз одговарајуће управљачке сигнале у
оквиру истог циклуса преноса података).
 Ширина магистрале
Ширина адресне магистрале представља број адресних линија и
директно одређује величину адресног простора који се може директно
адресирати.
Ширина магистрале података представља број линија података и
директно одређује величину јединичног адресибилног елемента-речи
(Word). Типичне дужине речи су 8, 16, 32 бита.
 Метод арбитрације
 Централизована арбитрација - паралелна веза мастера
 Арбитра
тор
Дистрибуирана арбитрација - серијска веза мастера
 Унутар мастера постоји структура која проверава да ли је тај мастер
тражио излаз на магистралу и ако јесте генерише неактиван ниво
сигнала на излазу BGROUT. На тај начин су сви остали мастери
закочени.
За потребе синхронизације на магистрали, а пошто сваки мастер има
свој такт, уводи се такт магистрале (BCLK).
Мастер који је преузео магистралу, преко сигнала BUSY, саопштава
осталим мастерима да је магистрала заузета.
За време трајања циклуса на магистрали, догађа се и арбитрација. Још
у току трајања циклуса зна се коме ће припасти следећи циклус
магистрале.
 Синхронизација магистрале
Асинхроно управљање магистралом
Циклус читања
- мастер поставља адресу на адресне линије
- мастер генерише сигнал RD
- слејв генерише сигнал FC - сигнализира да је на линијама података
ваљан податак
- после узимања података са магистрале података мастер укида сигнал
RD и адресу
Назив асинхроно потиче отуда што је трајање циклуса различито од
слејва до слејва, па се помоћу сигнала FC одређује крај циклуса.
 Циклус
читања
 Циклус уписа - временски
облици

Недостатак асинхроних магистрала - брзина и комплексност. Губи се

време за генерисање и препознавање сигнала FC.
Предност асинхроних магистрала - флексибилност.
 Синхроно управљање магистралом
У ритму сигнала такта мастер и слејв генеришу своје сигнале.
Упис/читање траје четири периоде.
 Читање
 Упис

Предност синхроних магистрала - уштеда времена које се код асинхроних

троши на генерисање и препознавање сигнала FC и мања комплексност
хардвера.
Недостатак - флексибилност. Тајминг код преноса података прилагођен је
према најспоријој пeриферији, што практично успорава приступ магистрали.
Излаз - хијерархијска организација већег броја магистрала у систему.
 Хијерархијска организација магистрала
Пропусна моћ магистрале повећава се повећањем броја линија
података. Потребе, нарочито код графике, расту много брже.
Процесори развојем технологије све бржи и моћнији - потребна им је
брза меморија и брза магистрала.
Потреба произвођача периферија за стандардном магистралом како би
сви користили њихове периферије.
Решење ових проблема нађено је у хијерархијској организацији
магистрале. Посебне магистрале унутар истог система повезују
подсистеме сличне по брзини.
Веза између магистрала, а тиме и подсистема прикључених на поједине
магистрале, остварује се помоћу посебних интерфејса са баферима.
Традиционална архитектура
магистрале
Архитектура магистрале система високих перформанси