Hệ thống VLSI

Giảng viên: ThS. Đàm Xuân Định

Email: dinhdx@epu.edu.vn
Cell:0986965616
 Giới thiệu chung
• Các thiết bị điện tử đi vào phục vụ đời sống con người gần như
trên các lĩnh vực: Khoa học, Giáo dục, Y tế, Giải trí…
• Sự phát triển của công nghệ chế tạo linh kiện điện tử làm cho các
linh kiện ngày càng nhỏ gọn hơn, tích hợp nhiều tính năng hơn. Nâng
cao năng lực tính toán trợ giúp cho con người xử lý nhiều vấn đề…
 Mạch điện là gì?
Là một tấm PCB(PRINTED CIRCUIT BOARD) với các linh kiện
được hàn trên đó: IC, transistor, diode, điện trở, tụ điện, cuộn
cảm… - dựa vào tính chất hoạt động của mỗi loại linh kiện để tạo
ra một mạch điện thực hiện một công việc nào đó trợ giúp cho
con người. VD:
• Mạch so sánh, tổng hợp các tín hiệu
• Mạch khuếch đại tín hiệu
• Mạch tính toán số học
•…
 Mạch điện là gì?
Các linh kiện gắn trên mạch hoặc là các linh kiện chủ động, hoặc
là các linh kiện thụ động rời rạc được gắn trên PCB và kết nối với
nhau thông qua các dây dẫn.
• Linh kiện chủ động: IC, Transistor…
• Linh kiện thụ động: Điện trở, Tụ điện
•…
 Mạch điện tích hợp là gì?
Là các linh kiện chủ động, thụ động này không phải rời rạc mà
được chế tạo từ một tấm nền chung. Bằng các công nghệ chế
tạo, các linh kiện này được gói gọn trong một diện tích rất bé
được gọi chung là IC (Integrated Circuits)
 IC - Integrated Circuits
Vi mạch, hay vi mạch tích hợp, hay mạch tích hợp (integrated circuit, gọi
tắt IC, còn gọi là chip theo thuật ngữ tiếng Anh) là tập các mạch điện chứa
các linh kiện bán dẫn (như transistor) và linh kiện điện tử thụ động (như 
điện trở) được kết nối với nhau, để thực hiện được một chức năng xác
định. Tức là mạch tích hợp được thiết kế để đảm nhiệm một chức năng
như một linh kiện phức hợp.
Mạch tích hợp giúp giảm kích thước của mạch điện đi rất nhiều, bên cạnh
đó là độ chính xác tăng lên. IC là một phần rất quan trọng của các mạch
logic. Có nhiều loại IC, lập trình được và cố định chức năng, không lập trình
được. Mỗi IC có tính chất riêng về nhiệt độ, điện thế giới hạn, công suất
làm việc, được ghi trong bảng thông tin (datasheet) của nhà sản xuất.
 IC - Integrated Circuits
Phân loại theo tín hiệu được xử lý
• IC digital xử lý hoặc lưu trữ các tín hiệu digital.
• IC analog hay IC tuyến tính xử lý tín hiệu analog.
• IC hỗn hợp, có cả analog và digital.
 IC - Integrated Circuits
Phân loại theo công nghệ
• Monolithic: tất cả các phần tử đặt trên một miếng nền vật liệu bán dẫn đơn tinh
thể. Các linh kiện bán dẫn được tạo bằng pha tạp chất (doping), và theo thứ tự
lớp thực hiện lai ghép điện trở, đường mạch dẫn, tụ điện, lớp cách điện, cực
gate của MOSFET. Ví dụ công nghệ TTL, CMOS, CCD, BiCMOS, DMOS, BiFET-, 
transistor lưỡng cực.
• Mạch màng mỏng hay mạch phim, là những phần tử được tạo bằng lắng đọng
hơi trên nền thủy tinh. Nó thường là các mạng điện trở. Chúng có thể được chế
tạo bằng cách cân bằng điện tử với độ chính xác cao, và được phủ nhúng bảo
vệ. Trong nhóm này bao gồm cả các mạch của transistor màng mỏng (TFT), ví dụ
trong ứng dụng màn hình phẳng.
• Lai mạch màng dày kết hợp một số chip, vết mạch in đường dây dẫn, 
linh kiện điện tử thụ động (gần như chỉ có điện trở). Nền thường là gốm và
thường được nhúng tráng.
Phân loại theo công dụng
• CPU, vi xử lý trong máy tính.
• Memory, bộ nhớ lưu trữ dữ liệu digital
• Thu nhỏ chip trong công nghệ RFID để giám sát (Identification) không tiếp xúc của các đối tượng hay
các sinh vật sống
• IC logic tiêu chuẩn thuộc họ logic khác nhau
• ASIC dành cho phát triển ứng dụng cụ thể, ví dụ cho điều khiển lò nướng bánh, xe hơi, máy giặt,...
• ASSP là sản phẩm tiêu chuẩn cho ứng dụng cụ thể, tương tự như ASIC, nhưng có sẵn từ các nhà sản
xuất và không được xây dựng theo yêu cầu của khách hàng
• IC cảm biến quá trình vật lý, hoá, sinh hoá,... ví dụ gia tốc, ánh sáng, từ trường, chất độc,...
• DSP (Digital signal processing) xử lý tín hiệu digital.
• ADC và DAC, chuyển đổi analog ←→ digital
• FPGA (Field-programmable gate array) được cấu hình bởi các IC digital của khách hàng, trong đó bao
gồm một số lượng lớn các đơn vị chức năng kết nối được (interconnectable)
• Vi điều khiển (microcontroller) chứa tất cả các bộ phận của một máy tính nhỏ (bộ nhớ chương trình,
ALU, bộ nhớ và thanh ghi)
• IC công suất có thể xử lý các dòng hay điện áp lớn (ví dụ khuếch đại công suất lớn, kiểm soát mạng
điện lưới)
• System-on-a-chip (SoC) là hệ thống trong một chip.
 IC - Integrated Circuits
Phân loại theo mức độ tích hợp
IC (Integrated Circuit), tên chung và chia ra
• SSI (small-scale integration)
• MSI (medium-scale integration)
• LSI (Large Scale Integrated)
• VLSI (Very Large Scale Integrated) Các CPU, GPU, ROM, RAM, PLA,
chipset, microcontroller,...
• ULSI (ultra-large-scale integration) dự đặt cho mạch hàng triệu
transistor.
Intel 80486 DX2: IBM 4Mb dynamic RAM: Toshiba NAND Flash
- 1.2 million transistors - 4 million transistors Memory 32Gb :
- 32 billion transistors
Chương 1: Digital Systems and VLSI
• VLSI and Moore’s Law
• CMOS technology
1.1 VLSI and Moore’s Law

Định luật ban đầu được phát biểu:

"Số lượng transistor trên mỗi đơn vị inch vuông sẽ tăng lên gấp

đôi sau mỗi năm.“(1 inch vuông xấp xỉ 6,45 cm²).

Năm 2000 định luật được sửa đổi và công nhận là sau mỗi chu
kỳ 18 tháng

Tương lai định luật Moore sẽ không còn đúng nữa khi
không thể giảm kích thước của Transistor xuống hơn nữa.
1.1 VLSI and Moore’s Law
1.1 VLSI and Moore’s Law
1.1 VLSI and Moore’s Law
• Hơn 95% các chip VLSI hiện nay được chế tạo từ Silicon
• Silicon(SI) là chất bán dẫn thuộc nhóm IV
• Do tính chất đặc biệt của SI dẫn đến việc nó được sử dụng để
chế tạo các linh kiện bán dẫn chủ động.
• Transistor
• Lưỡng cực BJT (bipolar junction transistor)
• Trường MOSFET
• Diode
Sự cần thiết của VLSI
• Tích hợp được nhiều chức năng
• Tốc độ xử lý công việc
• Tiết kiệm năng lượng
• Cắt giảm được nhiều chi phí (Vật tư, tốc độ công việc…)
Công nghệ điện tử ngày càng phát triển dẫn đến năng lực các
thiết bị ngày càng cao hơn, tính năng nhiều hơn, tiết kiệm năng
lượng hơn vì vậy các linh kiện cũng cần phải nhỏ hơn để đáp
ứng sự phát triển của các thiết bị điện tử. Các yếu tố liên quan
đến tốc độ phát triển của thiết bị bao gồm:
Kích thước
Đối với một IC khoảng cách giữa 2 transistor là yếu tố liên quan
đến số lượng transistor trên một đơn vị diện tích
• Nếu khoảng cách này càng nhỏ thì IC sẽ chứa được nhiều transistor
hơn và năng lực của nó sẽ được nâng lên, khoảng cách này được tính
cỡ micromet, nanomet.
• Khoảng cách càng nhỏ thì càng tích hợp được nhiều linh kiện phụ trợ
hơn, không phải sử dụng nhiều linh kiện rời cho mạch điện.
• Kích thước nhỏ thì chức năng nhiều hơn và cho ra đời nhiều thiết bị đa
tính năng nhưng rất nhỏ gọn.

• VD: cùng một kích thước, chip RAM 4Mb và 4Gb khác nhau về số
lượng transistor 4 triệu và 4 tỷ, điện áp hoạt động là 3.3-5V và 1-1.5V
Tốc độ
- Một tín hiệu điện có thể chuyển đổi giữa hai trạng thái hoặc
logic 1 hoặc logic 0.
- Tín hiệu được xử lý từ đầu vào đến đầu ra trên một con chip
nhiều tính năng thì tốc độ xử lý sẽ nhanh hơn rất nhiều so với
việc sử dụng nhiều con chip cho công việc tương tự.
- Tại sao tốc độ nhanh hơn? Vì dây dẫn tín hiệu ngắn hơn, tín
hiệu ít bị ảnh hưởng của nhiễu ký sinh, tác động của tầng
nhiệm vụ trước đến nhiệm vụ sau nhanh hơn…
- Tốc độ xử lý nhanh sẽ tiết kiệm thời gian và xử lý được nhiều
việc hơn
- VD: chuyển một bản tin…
Tiêu thụ năng lượng
- Việc sử dụng nhiều linh kiện cho một nhiệm vụ sẽ tốn nhiều
năng lượng hơn so với việc sử dụng một con chip có tính năng
tương tự.
- Một thiết bị cầm tay nhỏ gọn cần thiết phải sử dụng năng lượng
tiết kiệm để dùng được lâu, nhưng những tính năng thì không
thể thiếu, vì vậy một con chip đa năng sẽ hiệu quả trong việc
tiết kiệm năng lượng.
1.2 Integrated Circuit Manufacturing
1.2.1 Công nghệ sản xuất
• Một tấm nền Silicon gọi là Wafer(đĩa bán dẫn). Wafer được cắt ra từ
một trụ thuần Silicon thành những tấm có độ dày khoảng vài trăm
micromet – đây là vật liệu cơ bản để từ đó tiến hành chế tạo các linh
kiện trên đó.
• Wafer qua quá trình bao phủ và ăn mòn hóa học bề mặt để tạo thành
các vùng chức năng theo một cấu trúc định sẵn.
• Cấu trúc này được tạo ra từ một mặt nạ (Masks) thiết kế từ trước.
Phương pháp tạo cấu trúc trên bề mặt Wafer giống như việc làm
mạch in PCB.
• Để kết nối các transistor trên nền Silicon thì các dây nối sẽ được xếp
lớp, các lớp này sẽ được xếp tầng trong IC.
• Trên hình là cổng ĐẢO gồm 2 transistor p-type và n-type, để chuyển
từ mạch logic sang vật lý thì người thiết kế phải tạo ra một layout với
các điểm và dây dẫn. Từ bản layout này thông qua một quy trình in
mạch Lito (photolithographic ) để xuất layout thànhmặt nạ Masks
1.2 Integrated Circuit Manufacturing
1.2.1 Công nghệ sản xuất
• Trên tấm Wafer thường tạo ra nhiều nhân IC.
• Các nhân độc lập này sẽ được kiểm tra độ hoàn thiện thông
qua việc soi chiếu kiểm tra cấu trúc bề mặt. Những nhân không
đạt yêu cầu sẽ được đánh dấu để loại bỏ
• Việc cuối cùng là tấm Wafer sẽ được cắt ra thành các nhân độc
lập hoàn thiện.
• Các nhân hoàn thiện sẽ được gắn lên đế, tạo chân, đóng gói và
rồi cho ra sản phẩm thương mại.
• Với cùng một hệ thống chuyên sản xuất IC, chỉ cần thay đổi các mặt
nạ sẽ cho ra các loại IC khác nhau.
1.2.2 Thiết kế IC
• Với công nghệ hiện nay, việc thiết kế một IC được thực hiện
thông qua các phần mềm chạy trên máy tính. Việc thiết kế ảo
này được thực thi và kiểm thử trên các Kit FPGA…, như vậy
phần nào việc thiết kế được dễ dàng hơn.
• Căn cứ vào các yêu cầu kỹ thuật để thực hiện các chức năng
như mong muốn đối với IC thì việc thiết kế logic sẽ được thực
hiện đầu tiên trong chuỗi quá trình làm ra IC.
• Chi phí thiết kế sẽ quyết định đến kích thước, độ ổn định, hay
tốc độ làm việc của IC.
• Với các công cụ hỗ trợ thì thời gian thiết kế sẽ giảm đáng kể.
1.2.2 Thiết kế IC
• Thiết kế layout: Kỹ sư thiết kế dựa vào bản vẽ mạch điện để tiến hành
đặt và nối các linh kiện với nhau sử dụng phần mềm chuyên dụng
dành cho thiết kế layout. Phần mềm này cũng cho phép kỹ sư kiểm tra
bản layout đúng với các tiêu chuẩn của công nghệ cũng như đảm bảo
các linh kiện được nối với nhau trên hình vẽ layout hoàn toàn khớp
với mô tả trên bản vẽ mạch điện.
• Thiết kế mask: Các dữ liệu thiết kế layout mã hóa ở dạng (format) GDS
sẽ được những máy chuyên dụng đọc và tạo ra một bộ mask. Có thể
hiểu mask như một tấm phim âm bản dùng để hình thành những lớp
vật liệu của một IC.
• Chế tạo (fabrication): Các máy móc chuyên dùng trong nhà máy dựa
vào bộ mask sẽ hình thành các lớp vật liệu của một IC trên một tấm
silicon gọi là wafer.
• Kiểm tra wafer (wafer sort): Trước khi được cắt ra từ wafer các die (IC)
sẽ được test để loại ra những die sai hỏng. Ở bước này các máy kiểm
tra chuyên dụng sẽ load wafer và chay chương trình test đã được lập
trình sẵn để kiểm tra từng die một đồng thời tiến hành trim để điều
chỉnh các thông số thiết kế về giá trị mong muốn.
• Đóng gói (Assembly): Sau khi loại bỏ các die sai hỏng, các die sẽ được
đưa đến dây chuyền đóng gói và nối dây từ các pad trên die tới các
chân trên package (bonding). Có các loại package như DIP, QFN, . .
• Kiểm tra (Testing): Trước khi giao cho khách hàng, các IC (package)
được kiểm tra để đảm bảo các thông số đúng như thiết kế và loại trừ
những sai hỏng do quá trình đóng gói tạo ra. Cùng với nó là các kết
quả kiểm tra đạt các tiêu chuẩn chất lượng như ESD, Latch-up, Burn-in
(tuổi thọ IC), …
1.2.3 CMOS
• Các hệ thống số hiện nay hầu hết các IC đều là IC số và được chế tạo
bằng công nghệ CMOS bởi kích thước của mỗi transistor nhỏ và tiêu thụ ít
năng lượng.
• CMOS, viết tắt của "Complementary Metal-Oxide-Semiconductor" trong 
tiếng Anh, là thuật ngữ chỉ một loại công nghệ dùng để chế tạo mạch tích hợp.
Công nghệ CMOS được dùng để chế tạo vi xử lý, vi điều khiển, RAM tĩnh và các 
cổng logic khác. Công nghệ CMOS cũng được dùng rất nhiều trong các mạch
tương tự như cảm biến ảnh, chuyển đổi kiểu dữ liệu, và các vi mạch thu phát có
mật độ tích hợp cao trong lĩnh vực thông tin.
• Trong tên gọi của vi mạch này, thuật ngữ tiếng Anh "complementary" ("bù"), ám
chỉ việc thiết kế các hàm lôgíc trong các vi mạch CMOS sử dụng cả hai loại 
transistor PMOS và NMOS và tại mỗi thời điểm chỉ có một loại transistor nằm ở
trạng thái đóng (ON).
1.2.3 CMOS
• Hai đặc tính cơ bản của các linh kiện được chế tạo bằng công nghệ
CMOS là có độ miễn nhiễu cao và tiêu thụ năng lượng ở trạng thái
tĩnh rất thấp. Các vi mạch CMOS chỉ tiêu thụ năng lượng một cách
đáng kể khi các transistor bên trong nó chuyển đổi giữa các trạng thái
đóng (ON) và mở (OFF). Kết quả là các thiết bị CMOS ít tiêu thụ 
năng lượng và tạo ra ít nhiệt.
• CMOS cũng cho phép tích hợp các hàm lôgíc với mật độ cao trên chíp.
1.2.4 Transistor MOS
• Mỗi transistor bao gồm một chồng (Stack) gồm:
• cổng (Gate) dẫn điện,
• lớp cách điện SiO2
• Silicon Wafer ( còn gọi là Substrate, body, bulk)
• Cổng trước đây được tạo bằng kim loại nên gọi là Metal-oxide-
semiconductor hay MOS.
• Hiện nay, Cổng được tạo từ Silicon đa tinh thể Polysilicon
nhưng vẫn gọi là MOS
• Transistor nMOS được xây dựng với thân loại p và có các miền bán
dẫn loại n để tạo nên cực Nguồn và cực Máng. NPN
• Transistor pMOS được xây dựng với thân loại n và có các miền bán
dẫn loại p để tạo nên cực Nguồn và cực Máng. PNP
• Trong công nghệ CMOS với cả 2 loại Transistor được sử dụng
Substrate sẽ là loại n hoặc p. Một trong 2 transistor kia phải được xây
dựng từ một well đặc biệt trong đó những phân tử kích tạp được
thêm vào cục bộ để tạo thành thân của loại đối nghịch
Xét transitor nMOS:
• Cổng (Gate) là ngõ vào điều khiển tác
động lên dòng điện chạy từ cực Nguồn
đến Máng.
• Thân của nMOS được nối đất, tiếp giáp
Thân(p)-(n)Nguồn, Máng phân cực nghịch.
• Điện áp cực Cổng bằng 0V – nMOS tắt
• Điện áp tại Cổng tăng dần từ 0V lên tạo
thành điện trường thu hút các điện tử tự
do đến bề mặt Si-SiO2 . Khi điện áp cổng
đủ lớn số lượng điện tử vượt qua lỗ trống
sẽ tạo thành kênh hoạt động như bán dẫn
loại n. Như vậy dòng điện từ cực S sang D
sẽ thông qua kênh này.
Xét transitor pMOS:
• Cổng (Gate) là ngõ vào điều khiển tác
động lên dòng điện chạy từ cực Nguồn
đến Máng.
• Thân của pMOS được giữ ở điện áp cao,
tiếp giáp Thân(p)-(n)Nguồn, Máng phân
cực nghịch.
• Điện áp cực Cổng mức cao – pMOS tắt
• Điện áp tại Cổng giảm dần từ điện áp cao
các điện tích dương được hình thành tại
lớp tiếp giáp Si-SiO2 tạo thành kênh dẫn.
Như vậy dòng điện từ cực S sang D sẽ
thông qua kênh này.
Điện áp và mức logic
• Hệ thống số nhận 2 giá trị logic là 0 và 1
• Đối với các hệ thống số vật lý tương ứng sẽ là các mức điện áp thấp và
cao. Ở đây ta gọi điện áp cao là VDD , điện áp thấp là Vss
• Công nghệ chế tạo linh kiện phát triển làm thay đổi các mức điện áp
logic. Trước đây VDD có thể là 12V, 5V theo sự phát triển mức điện áp
giảm còn 3.3V, 2.5V, 1.8V, 1.5V, 1.2V…. . VDD biểu thị mức logic 1.
• Còn Vss luôn là 0V biểu thị mức logic 0
• Hay phát triển hơn nữa thì phụ thuộc vào mức độ hoạt động nhiều hay ít
thì mức điện áp logic cũng có thể thay đổi theo trạng thái hoạt động
• Vậy ta có Cổng của Transistor MOS đóng vai trò điều khiển dòng điện
giữa cực Nguồn và Máng, Cổng như là chuyển mạch ON/OFF.
• Khi cổng của nMOS ở mức logic 1 thì transistor này dẫn, logic 0 thì tắt
• Còn pMOS ở mức logic 1 thì tắt, logic 0 thì dẫn.
1.3 Mạch Logic CMOS
1.3.1 Cổng đảo
• Cổng đảo (NOT) CMOS sử dụng 1 transitor
pMOS và 1 transistor nMOS

A Y
0 1
1 0
1.3.2 Cổng NAND

• Hình bên trình bày cổng NAND 2 ngõ vào A

và B. Cổng này sử dụng 2 transistor nMOS
nối tiếp giữa Y và GND, 2 transistor pMOS
mắc song song giữa VDD và Y.

A B Kéo lên Kéo xuống Y

0 0 OFF ON 1
0 1 OFF ON 1
1 0 OFF ON 1
1 1 ON OFF 0
Cổng NAND 3 ngõ vào

A B C Kéo lên Kéo xuống Y

0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
1.3.3 Mạch logic tổ hợp

• Cổng Đảo và NAND được gọi ví dụ về cổng Logic

Bù, còn gọi là cổng CMOS tĩnh.
• Tổng quát cho việc Bù này là các mạng kéo
xuống (pull-down network) nMOS để nối ngõ ra
với GND và mạng kéo lên (pull-up network)
pMOS để nối ngõ ra với VDD. Các mạng này được
sắp xếp để một mạng dẫn thì mạng kia sẽ không
dẫn đối với bất kỳ biểu đồ ngõ vào nào.
• Vd: Cổng đảo sử dụng một transistor cho mỗi
việc kéo xuống hoặc lên. Cổng NAND sử dụng
hai transistor cho mỗi việc.
1.3.3 Mạch logic tổ hợp

• Những mạng phức tạp hơn được sử dụng cho

các mạch phức tạp hơn
• Mạng 2 hoặc nhiều transistor nối tiếp chỉ dẫn khi
tất cả các transistor đều dẫn.
• Mạng 2 hoặc nhiều transistor song song dẫn khi
một trong các transistor dẫn.
1.3.3 Mạch logic tổ hợp
Kéo lên OFF Kéo Lên ON

Kéo xuống OFF Z 1

Kéo xuống ON 0 X

Trường hợp tổng quát:

• Kết hợp mạng kéo lên và kéo xuống để hình thành cổng logic sẽ cho
ra kết quả như bảng trên.
• Bảng trên ví dụ cho cổng NAND có 2 đầu vào gồm 2 mạng kéo lên và
kéo xuống. Một trong 2 mạng sẽ kéo lên hoặc kéo xuống OFF còn
mạng kia dẫn ON
1.3.3 Mạch logic tổ hợp
Kéo lên OFF Kéo Lên ON

Kéo xuống OFF Z 1

Kéo xuống ON 0 X

• Khi cả 2 mạng kéo lên và kéo xuống đều tắt OFF ngõ ra ở trạng thái
tổng trở cao (high-impedance) hoặc thả nổi (floating) Z
• Khi cả 2 mạng kéo lên và kéo xuống đều bật ON ngõ ra ở trạng thái
tranh chấp (crowbarred hay contention) – dẫn đến việc ko xác định
được trạng thái và gây tổn hao năng lượng
1.3.3 Mạch logic tổ hợp
1.3.3 Mạch logic tổ hợp
1.3.4 Cổng NOR

• Hình bên trình bày cổng NOR 2 ngõ vào A và

B. Cổng này sử dụng 2 transistor nMOS song
song giữa Y và GND, 2 transistor pMOS mắc
nối tiếp giữa VDD và Y.

A B Y
0 0 1
0 1 0
1 0 0
1 1 0
1.3.4 Cổng NOR
• Cổng NOR 3 ngõ vào:

A B C Y
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0
1.3.5 Cổng phức hợp
• Cổng phức hợp (compound gate) được tạo ra từ việc tổ hợp những
cấu trúc chuyển mạch nối tiếp và song song.
• Ví dụ:
Cho hàm
Hàm này được gọi là AND-OR-INVERT-22
1.3.5 Cổng phức hợp
• Cổng phức hợp (compound gate) được tạo ra từ việc tổ hợp những
cấu trúc chuyển mạch nối tiếp và song song.
1.3.5 Cổng phức hợp
• Cổng phức hợp (compound gate) được tạo ra từ việc tổ hợp những
cấu trúc chuyển mạch nối tiếp và song song.
1.3.5 Cổng phức hợp
• Cổng phức hợp (compound gate) được tạo ra từ việc tổ hợp những
cấu trúc chuyển mạch nối tiếp và song song.
1.3.6 Transistor cho qua và cổng truyền
• Các transistor của các mạch logic hoạt động ở hai trạng thái logic 1 và
logic 0 tương ứng với các mức điện áp cao và điện áp thấp, các mức
cao và thấp này sẽ là lý tưởng tương ứng với VDD và GND.
• Độ mạnh (strength) của một tín hiệu được đo bằng cách xấp xỉ gần
đúng với một nguồn điện áp lý tưởng đến mức bao nhiêu. Một cách
tổng quát tín hiệu càng mạnh, dòng điện mà tín hiệu này cấp ra hoặc
hút vào sẽ càng lớn. Điện áp lý tưởng ở đây chính là điện áp mức cao
(logic 1) VDD và điện áp mức thấp (logic 0) GND.
1.3.6 Transistor cho qua và cổng truyền
• Transistor nMOS chuyển mạch gần như hoàn thiện khi truyền mức
logic 0, vậy nMOS gọi là truyền mức 0 mạnh (strong 0). Tuy nhiên,
nMOS lại không hoàn thiện khi truyền mức logic 1, mức điện áp cao
không đạt đến mức VDD , vậy nMOS gọi là truyền mức 1 yếu suy biến
(degraded) hay yếu (weak 1).
• Ngược lại với nMOS, pMOS truyền mức logic 1 gọi là truyền mức 1
mạnh (strong 1) và truyền mức logic 0 gọi là truyền mức 0 yếu.
1.3.6 Transistor cho qua và cổng truyền
1.3.6 Transistor cho qua và cổng truyền
• Trong một mạch mà chỉ có mức logic 0 hoặc 1 được truyền, thường
thì sẽ sử dụng một cặp nMOS và pMOS.
• Mục đích của việc sử dụng cả 2 loại nMOS và pMOS là cần 2 ngõ vào
điều khiển, một ngõ thật và một ngõ bù.
• Cổng này còn được gọi là mạch logic đường ray kép (double rail logic)
1.3.6 Transistor cho qua và cổng truyền
1.3.6 Transistor cho qua và cổng truyền
• Trong các ví dụ, tín hiệu vào sẽ kích cực cổng của các transistor nMOS
trong mạng kéo xuống và các transistor pMOS trong mạng kéo lên,
tức là transistor nMOS chỉ truyền logic 0, pMOS chỉ truyền logic 1.
• Đánh giá mạch đệm không đảo
1.3.6 Transistor cho qua và cổng truyền
1.3.6 Transistor cho qua và cổng truyền

Cách biểu diễn khác của AOI22

Cổng AND CMOS 4 ngõ vào

1.3.7 Mạch 3 trạng thái
a, Cổng truyền
• Hình bên trình bày các ký hiệu của
mạch đệm 3 trạng thái.
• Khi ngõ vào cho phép EN (Enable
input) ở logic 1, ngõ ra Y bằng với
ngõ vào A, hoạt động như mạch
đệm bình thường.
• Khi ngõ vào cho phép ở logic 0, Y
được thả nổi (giá trị Z)
1.3.7 Mạch 3 trạng thái
b, Cổng đảo 3 trạng thái
• Ngõ ra của cổng này được kích tích cực từ VDD hoặc GND nên đây
là cổng logic khôi phục.
• Cổng đảo 3 trạng thái không tuân theo luật dẫn bổ phụ do cổng
này cho phép ngõ ra có thể thả nổi với một số tổ hợp ngõ vào
• Cổng đệm 3 trạng thái có thể được xây dựng từ cổng đảo 3 trạng
thái theo sau cổng đảo thông thường—mục đích làm chậm tín
hiệu
1.3.7 Mạch 3 trạng thái
1.3.8 Mạch ghép kênh
• Cổng đảo 3 trạng thái có hiệu quả trong việc phân phối các tín
hiệu cho phép không cao trong các chip lớn nên mạch ghép kênh
thường được sử dụng hơn
• Mạch ghép kênh là thành phần chính trong các phẩn tử nhớ
CMOS và cấu trúc quản lý dữ liệu.
• Mạch ghép kênh quyết định ngõ ra sẽ bằng với một trong vài ngõ
vào dựa trên tín hiệu lựa chọn (select signal)
1.3.8 Mạch ghép kênh
• Mạch ghép kênh 2 ngõ vào (2:1 multiplexer) sẽ chọn ngõ vào D0
khi tín hiệu chọn ở logic 0 và ngõ vào D1 khi tín hiệu lựa chọn ở
logic 1
+S.D1
1.3.8 Mạch ghép kênh
• Mạch ghép kênh Đảo
Bài tập
1, Thiết kế cổng NOR CMOS 4 đầu vào ở mức độ transistor
2, Thiết kế các cổng logic sau:
a) Y = (A.B.C + D)’
b) Y = ((A.B + C) . D)’
c) Y = (A.B + C . (A + B))’
1.3.9 Mạch Chốt và FlipFlop
• Bằng cách sử dụng các mạch logic cơ bản ta có thể xây dựng các
mạch tuần tự như là mạch chốt (latch) hay flipflop
• Mạch chốt D sử dụng một mạch ghép kênh 2-ngõ vào và 2-cổng
đảo.
• 2 ngõ vào là ngõ vào dữ liệu D và ngõ vào clock CLK và các ngõ ra
thật Q, Q’
• Mạch chốt dùng trong việc đồng bộ dữ liệu ở các mạch ghép
kênh.
1.3.9.1 Mạch Chốt
• Khi CLK = 1 mạch Chốt D là trong suốt tức là D=Q và D’=Q’
• Trạng thái đầu ra Q của mạch chốt sẽ được giữ nguyên để chờ
tín hiệu CLK mới
1.3.9.1 Mạch Chốt
1.3.9.1 Mạch Chốt
• Khi CLK = 0 mạch không còn trong suốt
• Vòng hồi tiếp quanh 2 cặp cổng đảo được thiết lập để lưu giữ
trạng thái hiện hành của Q vô hạn định. Lúc này ngõ vào D được
bỏ qua
• Mạch Chốt được trình bày ở trên là mạch chốt nhạy với mức
dương.
• Khi đảo ngược các kết nối điều khiển thì mạch chốt sẽ nhạy với
mức âm.
1.3.9.2 Mạch FlipFlop
• Mạch FlipFlop được xây dựng từ mạch Chốt.
• Một mạch FlipFlop kích cạnh được xây dựng từ 2 mạch chốt có 2
mức nhạy, một mạch chốt nhạy mức dương, một mạch chốt
nhạy mức âm.
• Theo quy ước mạch chốt tầng đầu tiên được gọi là chủ (Master),
tầng thứ 2 được gọi là tớ (Slave)
1.3.9.2 Mạch FlipFlop
1.3.9.2 Mạch FlipFlop
1.3.9.2 Mạch FlipFlop
1.3.9.2 Mạch FlipFlop
• Mạch FlipFlop thực hiện việc sao chép ngõ vào D đến ngõ ra Q ở
cạnh lên của tín hiệu CLK.
• Mô tả của mạch FlipFlop trên được gọi là mạch FF kích cạnh
dương (hay FF D, thanh ghi D, FF chủ tớ).
• Đảo ngược cực tính của mạch chốt ta có mạch FF kích cạnh âm.
• Một tập hợp 2 hay nhiều FF D sử dụng chung tín hiệu CLK được
gọi là thanh ghi (register)
1.4 Layout và chế tạo CMOS
• Việc thiết kế các cổng logic và mạch chốt được tạo bởi các
Transistor dựa trên nguyên lý hoạt động của 2 loại transistor
nMOS và pMOS
• Vậy các Transistor thực tế đc tạo ra như thế nào?
1.4 Layout và chế tạo CMOS
• Các transistor được tạo ra trên tấm Silicon Wafer.
• Silicon Wafer này đóng vai trò là giá đỡ cho các transistor đồng
thời là điểm chung về điện và điểm chung về điện này được gọi
là Substrate.
• Layout là gì? Layout hay là sắp xếp vật lý của transistor từ 2 phối
cảnh, một là nhìn tấm Wafer từ trên xuống, hai là nhìn mặt cắt
ngang của tấm Wafer
1.4.1 Mặt cắt ngang của cổng Đảo
• Cổng đảo được tạo ra trên Substrate loại p.
• Transistor pMOS có miền thân (body) là loại n vì vậy để tạo ra
phần thân cho pMOS thì một phần Substrate được khuếch tán
các điện tử tạo thành n-well
• Trong trường hợp nếu Substrate là loại n thì việc tạo ra
transistor nMOS được thực hiện tương tự nhưng ngược lại.
1.4.1 Mặt cắt ngang của cổng Đảo

Mặt cắt cổng đảo

1.4.2 Quá trình chế tạo
• Để tạo ra Chip hoàn chỉnh từ tấm Wafer thì quá trình sẽ diễn ra
gồm chuỗi nhiều bước.
• Tùy theo độ phức tạp của chip thì số lượng các lớp tạo ra chíp
cũng sẽ khác nhau.
• Các lớp này được tạo ra bởi quá trình được gọi là in ảnh lito
(photolithography)
• Do toàn bộ nhiều chip được in một lần, giá thành của chip sẽ tỉ
lệ với diện tích chip thay vì số lượng transistor
1.4.2 Quá trình chế tạo
• Công nghệ chế tạo ngày càng phát triển, dẫn đến kích thước của
transistor càng ngày càng nhỏ. Vì vậy số lượng transistor sẽ
nhiều hơn trên một chip
• Do kích thước transistor nhỏ, dẫn đến tốc độ làm việc cũng sẽ
được tang lên đáng kể do khoảng cách các điện tử dịch chuyển
giữa các transistor ngắn hơn rất nhiều.
• Điều này cho thấy năng lực của các máy tính ngày càng tăng lên.
1.4.2 Quá trình chế tạo
Các mặt nạ của cổng đảo
1.4.2 Quá trình chế tạo
Các mặt nạ của cổng đảo
1.4.2 Quá trình chế tạo
Các mặt nạ của cổng đảo
1.4.2 Quá trình chế tạo
Các mặt nạ của cổng đảo
1.4.2 Quá trình chế tạo
Chế tạo n-well
1.4.2 Quá trình chế tạo
Chế tạo n-well
1.4.2 Quá trình chế tạo
Chế tạo polysilicon và n-diffusion
1.4.2 Quá trình chế tạo
Chế tạo polysilicon và n-diffusion
1.4.3 Quy luật thiết kế layout
1.4.3 Quy luật thiết kế layout
• Quy luật thiết kế layout mô tả những đặc điểm đặc trưng của
chips, nó cho biết transistor trên chips có thể nhỏ bao nhiêu và
khoảng cách của các transistor này có thể gần nhau bao nhiêu.
• Có 2 quy luật được sử dụng trong thiết kế layout: micron(µ) và
lambda (λ).
• Đối với micron, do đây là quy luật tuyệt đối, dẫn đến quá trình
phát triển công nghệ của chips bị hạn chế về kích thước, chips
càng phức tạp thì kích thước sẽ ngày càng phình to ra.
1.4.3 Quy luật thiết kế layout
• Để linh động trong quá trình thiết kế layout cho chips, Mead &
Conway đã phổ biến quy luật thiết kế dựa trên lambda (λ).
• Quy luật Lambda (λ) đặc trưng cho hóa độ phân giải của layout
trong quá trình thiết kế.
• Lambda (λ) là phân nửa chiều dài KÊNH tối thiểu được suy ra của
transistor. Chiều dài này là khoảng cách giữa cực nguồn và cực
máng của transistor và được thiết lập bằng bề rộng tối thiểu của
dây dẫn polysilicon
• Vd: quá trình xử lý 180nm có bề rộng tối thiểu của polysilicon là
0.18micron thì sử dụng quy luật thiết kế với lambda λ=0.09micron
1.4.3 Quy luật thiết kế layout
• Sử dụng thiết kế theo Lambda (λ) tiện lợi trong việc giữ nguyên
layout và chỉ cần thay đổi (λ) là có thể thiết kế theo một tiến trình
mới hơn.
• Việc thiết kế chips được tối ưu thông qua quá trình dài của việc
lựa chọn các thiết kế hợp lý theo quy luật Lambda (λ). MOSIS thực
hiện việc thu thập này và cung cấp cho các nhà sản xuất chips.
• Tập hợp các thiết kế chips này tuy đã cũ nhưng là nền tảng cho
các thiết kế sau này.
1.4.3 Quy luật thiết kế layout
• Các quy luật này mô tả bề rộng tối thiểu để tránh những điểm gãy
trên đường dây, khoảng cách tối thiểu để tránh những ngắn mạch
giữa nhiều đường dây.
• Tập quy luật này dễ sử dụng cho các layout có 2 lớp kim loại trong
quá trình xử lý n-well như sau:
• Phần kim loại và diffusion có độ rộng và khoảng cách tối thiểu là 4λ
• Các tiếp xúc là 2λ x 2λ và được bao quanh 1λ ở lớp bên trên và dưới
• Polysilicon sử dụng có bề rộng 2λ
• Polysilicon và diffusion chồng lấp nhau 2λ ở những nơi có transistor và 1λ
ở nơi không có transistor
• ….
1.4.3 Quy luật thiết kế layout
• Tập quy luật này dễ sử dụng cho các layout có 2 lớp kim loại trong
quá trình xử lý n-well như sau:
•…
• Polysilicon và các tiếp xúc có khoảng cách 3λ đối với polysilicon hoặc tiếp
xúc khác
• n-well bao quanh transistor PMOS 6λ và cách xa transistor NMOS 6λ
1.4.3 Quy luật thiết kế layout
Quy luật thiết kế cơ bản của MOSIS đối với quá trình xử lý có 2 lớp
kim loại
1.4.3 Quy luật thiết kế layout
• Kích thước transistor thường được chỉ ra bằng tỉ số Bề rộng/Chiều dài
(W/L) cực cổng của transistor
• VD: transistor NMOS ở hình trước được tạo thành ở nơi Polysilicon
giao với n-diffusion có W/L là 4/2. Trong quá trình xử lý 0.6micron điều
này tương ứng với bề rộng thực tế là 1.2micron và chiều dài là
0.6micron.
• Transistor tiếp xúc bề rộng tối thiểu như vậy được gọi là transistor đơn
vị.
1.4.3 Quy luật thiết kế layout
• Transistor PMOS thường rộng hơn NMOS do lỗ trống di chuyển chậm
hơn so với điện tử, do vậy transistor này phải rộng hơn để phân phát
cùng dòng điện.
1.4.4 Layout của cổng logic
• Sử dụng thiết kế theo Lambda (λ) tiện lợi trong việc giữ nguyên
layout và chỉ cần thay đổi (λ) là có thể thiết kế theo một tiến trình
mới hơn.
1.4.2 Quy luật thiết kế layout
Chế tạo n-well
1.4.3 Quy luật thiết kế layout
2 Lý thuyết transistor MOS
Chế tạo n-well
• VLSI(Very Large Scale Integration or Very Large Scale Integrated
Circuits)
CHƯƠNG 2: TRANSISTOR MOS

Ký hiệu transistor MOS

Transistor MOS
• Dòng điện trong kênh dẫn giữa cực nguồn (source) và cực máng
(drain) được điều khiển bởi điện áp ở cực cổng (gate)
• Transistor NMOS – hạt mang điện đa số là điện tử (electron)
• Transistor PMOS – hạt mang điện đa số là lỗ trống (hole)
Transistor MOS
• Polysilicon Gate: Cổng
Polysilicon
• Silicon Dioxide Insulator: chất
cách điện SiO2
• Depletion Region: Miền suy biến
(nghèo hạt mang điện)
• Inversion Region: Miền nghịch
chuyển
• Vg: Điện áp cực cổng (gate)
• Vt: Điện áp ngưỡng
 Transistor MOS
Transistor nMOS hoạt động ở miền
Cutoff, tuyến tính và bão hòa
• Cutoff: No Channel - Ngưng: không có
kênh dẫn
• Linear: Channel Formed – Tuyến tính:
Kênh được hình thành; Ids tăng theo Vds
• Saturation: Channel piched-off – bão
hòa: kênh bị thắt; Ids độc lập với Vds
• p-type body: thân loại p
• pMOS hoạt động ngược lại
 Đặc tính I-V
Transistor nMOS hoạt động ở miền Cutoff,
tuyến tính và bão hòa
• Miền cutoff Vgs< Vt không có kênh, dòng điện
từ nguồn đến máng ≡ 0
• Điện tích trên mỗi bản tụ điện là Q=C.V; điện
tích trong kênh:
Qchannel = Cg(Vgc-Vt)
• Điện áp trung bình cực cổng:
Vgc= (Vgs+ Vgd)/2 = (Vgs - Vds)/2
 Đặc tính I-V

• Vdast : điện áp dẫn hoàn toàn ~VGT

• Hệ số β phụ thuộc vào dạng hình
học và công nghệ chế tạo:

• μ: hằng số độ linh động

• Cox: Điện dung trên mỗi đơn vị
diện tích cổng
Đặc tính I-V
 Đặc tính C-V
Cực cổng và kênh tạo thành tụ điện cực
cổng với điện môi là SiO2. Điện dung này
là:
Cg = CoxWL
 Đặc tính C-V
Cực cổng và kênh tạo thành tụ điện cực
cổng với điện môi là SiO2. Điện dung này
là:
Cg = CoxWL

Giải thích chi tiết ở trang 86

CHƯƠNG 3: CÔNG
NGHỆ XỬ LÝ
CMOS

• Xử lý n-well
• Xử lý p-well
• Xử lý twin-well
• Xử lý triple-well
 CHƯƠNG 3

Hình thành Wafer:

•Nấu chảy silic tạo thành khối trụ
silic tinh khiết
• Có thể bổ sung tạp chất để tạo
thành vật liệu có tính chất dẫn
điện mong muốn
• Sử dụng khí trơ để ngăn cản sự
ôxy hóa
• Cắt ra thành các đĩa wafer
(đường kính khoảng 75-300mm;
độ dày khoảng 1mm)
 CHƯƠNG 3
Photolithography:
Phương pháp này tạo
ra các vùng sẽ bị ăn
mòn hoặc không ăn
mòn trên bề mặt wafer

• UV light floods backside of mask: nguồn phát
chiếu đến mặt nạ quang
• Photomask: mặt nạ quang
• Quartz Glass: thủy tinh silic kết tinh
• Chrome Pattern: khuôn mẫu Chrome
• Gaps in chrome allow through: Khoảng hở cho tia UV
đi qua
• Photoresist is exposed UV where UV illuminates it: chất
cản quang bị phơi bởi tia UV chiếu đến
• Unexposed photoresist is eventually removed by an
appropriate solvent leaving the islands of exposed
photoresist: chất cản quang không được phơi bởi tia
UV sẽ bị ăn mòn
 CHƯƠNG 3

Hình thành Well và kênh:

• Sử dụng phương pháp
ghép, lắng đọng hoặc
cấy để hình thành các
well
• Các phương pháp này
mục đích để kích tạp
trên các vùng đã được
chọn
 CHƯƠNG 3

Lớp cách điện SiO2:

• Cần mỏng ở cực cổng
• Dày ở các vị trí khác
hoặc trong các
transistor có điện áp
cao hơn
 CHƯƠNG 3

Cách điện
•Cách điện giữa các well
•Tránh sự ảnh hưởng về điện
giữa các linh kiện

- Trench etch: khắc acid rãnh

- Liner oxidation: Oxy hóa lớp lót
- Fill trench with dielectric làm đầy rãnh bằng chất
điện môi
- Buried oxide oxide ngầm
- CMP for planarization: CMP để làm phẳng
 CHƯƠNG 3

Oxide cổng:
• Sau quá trình CMP là quá
trình xử lý để hình thành
oxide cổng
• Độ dày của oxide cổng tùy
thuộc vào tính chất của
transistor
• Oxide cổng sử dụng SiO2 và
bổ sung thêm vài lớp
oxynitrided oxide
 • Tạo oxide cổng có diện tích = nguồn + máng + cổng
• Độ dày của oxide cổng ở đây sẽ mỏng hơn các vị trí khác

CHƯƠNG 3

Hình thành
cổng/nguồn/máng:
• Các silicon đa tinh thể • Tiến hành lắng đọng silicon đa tinh thể (Polysilicon) trên bề mặt
(Polysilicon) được hình thành Gate Oxide
trên bề mặt Gate oxide
• Polysilicon có điện trở suất
cao; để giảm điện trở suất
polysilicon được kích tạp
 • Tạo khuôn mẫu polysilicon ( cả các cổng và các liên kết nối)

CHƯƠNG 3

Hình thành
cổng/nguồn/máng:
• Các silicon đa tinh thể
(Polysilicon) được hình thành
trên bề mặt Gate oxide
• Ăn mòn acid oxide cổng đã được phơi UV, ở bước này sẽ ăn mòn
2 bên vị trí đã phủ polysilicon, việc ăn mòn sẽ lộ ra đến vị trí của
well hoặc substrade, vị trí ăn mòn sẽ tiến hành làm thành nguồn
và máng

• Polysilicon có điện trở suất

cao; để giảm điện trở suất
polysilicon được kích tạp
 • Tiến hành cấy ghép ion vào các vùng quanh polysilicon đã
ăn mòn để tạo thành cực nguồn và cực máng của transistor
nMOS và pMOS

CHƯƠNG 3

Hình thành
cổng/nguồn/máng:
• Các silicon đa tinh thể
(Polysilicon) được hình thành
trên bề mặt Gate oxide
• Polysilicon có điện trở suất
cao; để giảm điện trở suất
polysilicon được kích tạp
 • Hoàn tất các quá trình trên, bề mặt cổng, nguồn, máng sẽ
được Silicide hóa nhằm làm giảm thấp điện trở của liên kết
nối polysilicon, nguồn và máng. Tránh rò rỉ ion trên các cực

CHƯƠNG 3

Hình thành
cổng/nguồn/máng:
• Các silicon đa tinh thể
(Polysilicon) được hình thành
trên bề mặt Gate oxide
• Polysilicon có điện trở suất
cao; để giảm điện trở suất
polysilicon được kích tạp
 • Hoàn tất các quá trình trên, bề mặt cổng, nguồn, máng sẽ
được Silicide hóa nhằm làm giảm thấp điện trở của liên kết
nối polysilicon, nguồn và máng. Tránh rò rỉ ion trên các cực

CHƯƠNG 3

Tiếp xúc và tạo kim loại:

• Các silicon đa tinh thể
(Polysilicon) được hình thành
trên bề mặt Gate oxide
• Polysilicon có điện trở suất
cao; để giảm điện trở suất
polysilicon được kích tạp