Professional Documents
Culture Documents
Lect5 Dctran
Lect5 Dctran
Lect5 Dctran
DC &
Transient
Response
Outline
Pass Transistors
DC Response
Logic Levels and Noise Margins
Transient Response
RC Delay Models
Delay Estimation
VDD
VDD-Vtn
Vs = |Vtp|
VDD VDD-2Vtn
VSS
Idsn Vgsn4
-Vdsp Vgsn3
-VDD Vgsn2
Vgsp1 Vgsn1
Vgsp2 0 VDD
Vgsp3 Vdsn
Vgsp4 -Idsp
Vgsp5
Vin0 Vin5
Vin1 Vin4
Idsn, |Idsp|
Vin2 Vin3
Vin3 Vin2
Vin4 Vin1
VDD
Vout
Vin1 Vin4
Idsn, |Idsp|
VDD
Vin2 Vin3
Idsp
Vin3 Vin2 Vin Vout
Vin4 Vin1 Idsn
VDD
Vout
Vin0 Vin5
in5
Vin1 Vin4
dsn, |Idsp
Idsn dsp
|
Vin2 Vin3
Vin3 Vin2
Vin4 Vin1
in0
VDD
DD
Vout
out
Vin0 Vin1
VDD Vin2
Vin0 Vin5
A B
Vout
Vin1 Vin4
C
Vin2 Vin3
Vin3
Vin3 Vin2 D Vin4 Vin5
Vin4 Vin1 E
0 Vtn VDD/2 VDD+Vtp
VDD VDD
Vout Vin
Vin Vout
0
VDD
Vin
Vout
p/ n > 1
Vin Vout
VOL
Vin
0
Vtn VIL VIH VDD- VDD
|Vtp|
1.5
1.0
(V)
tpdf = 66ps tpdr = 83ps
Vin
Vout
0.5
0.0
2C 2C
2C 2C
2 Y 2
A Y
1 1 R C
C
R C C
d = 6RC
2 2 2
3
3
3
2C 2C 2C
2C 2C 2C
2 2 2
2C 2C 2C
9C
3C
3
5C 3C
3C
3
5C 3C
3C
3
5C 3C
3C
C1 C2 C3 CN
2 2 2 Y
3 9C 5hC
n2
3 n1 3C
3 3C
R 5
tcdr 9 5h C 3 h RC
3 3
3C 3C 3C 3 3C
VDD VDD
A B A B
Y Y
GND GND